JP2010225815A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセル中の可変抵抗素子の電気的特性の安定性が高く、しかも消費電力が小さい不揮発性半導体記憶装置を提供する。
【解決手段】この不揮発性半導体記憶装置は、ビット線ＢＬとワード線ＷＬの間に配置され且つ可変抵抗素子ＶＲを含むメモリセルＭＣを配列してなるメモリセルアレイを備えている。可変抵抗素子ＶＲは、炭素（Ｃ）を含む薄膜を有し、その薄膜は、側面に窒化炭素（ＣＮｘ）の薄膜を有している。
【選択図】図３
【解決手段】この不揮発性半導体記憶装置は、ビット線ＢＬとワード線ＷＬの間に配置され且つ可変抵抗素子ＶＲを含むメモリセルＭＣを配列してなるメモリセルアレイを備えている。可変抵抗素子ＶＲは、炭素（Ｃ）を含む薄膜を有し、その薄膜は、側面に窒化炭素（ＣＮｘ）の薄膜を有している。
【選択図】図３
Description
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
このような抵抗変化メモリの可変抵抗素子の材料として遷移金属酸化物が知られている。しかし、遷移金属酸化物は、一般的に膜の組成の制御等が容易ではなく、結果として抵抗変化特性の低下及びバラツキを避けることが容易ではないという問題を有している。
一方、抵抗変化メモリの可変抵抗素子の材料として、炭素（Ｃ）の薄膜が注目されている。この炭素膜は、加工性に問題を有する。具体的には、エッチング時に炭素薄膜にサイドエッチングが入り易く、また、エッチングガスと容易に反応するため、加工後の素子の電気的特性が著しく低下する場合がある。従って、メモリセルに対し安定した電気的特性を求めることが容易ではない。また炭素は高い電気抵抗率を有する物質であるため動作時に大電流を要し、消費電力が大きくなるという問題を有する。
本発明は、メモリセル中の可変抵抗素子の電気的特性の安定性を高めることができ、しかも消費電力が小さい不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイを備え、前記可変抵抗素子は、炭素（Ｃ）を含む薄膜を有し、その薄膜は、前記メモリセルを流れる電流の方向に沿った面である側面に窒化炭素（ＣＮｘ）の薄膜を有していることを特徴とする。
本発明に係る不揮発性半導体記憶装置によれば、メモリセル中の可変抵抗素子の電気的特性の安定性を高めることができ、しかも消費電力が小さい不揮発性半導体記憶装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[全体構成]
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。
可変抵抗素子ＶＲは炭素（Ｃ）の薄膜により構成されている。この可変抵抗素子ＶＲの中心部分ＶＲ１の主成分は炭素（Ｃ）である。一方、その側面部分ＶＲ２（メモリセルＭＣを流れる電流の方向に沿った面）は、窒化炭素（ＣＮｘ）を主成分とした薄膜とされている。側面部分ＶＲ２の窒素の含有率は、窒素の含有率[ａｔ．％]を、炭素の含有率[ａｔ．％]で割った値をｘとしたときに、ｘは０．１５以上であることが好ましく、更に好ましくは、ｘは０．２以上１以下である。ｘが０．１５未満では、エッチング耐性に乏しく、また、側面部分ＶＲ２の抵抗が低い為、動作に大電流を要する。理想的には、窒化炭素（ＣＮｘ）の含有率Ｑは、可変抵抗素子ＶＲ（炭素薄膜）の中心部分ＶＲ１から側面部分ＶＲ２に向かうに従って連続的に且つ単調に増加するのが好ましい（図３のグラフ参照）。
また、この窒化炭素（ＣＮｘ）は絶縁物である。可変抵抗素子ＶＲにおいて、窒化炭素（ＣＮｘ）の含有率Ｑは、側面部分ＶＲ２において最も大きく（例えば第１の値ｑ１を有し）、中心部分ＶＲ１に向かうにつれ含有率が小さくなる（例えば、一番低い部分において含有率Ｑ＝ｑ２（＜ｑ１）となる）。従って、可変抵抗素子ＶＲは、その中心部分ＶＲ１においては例えば１０−４［Ωｍ］か、それ以下程度の抵抗率ｒ１を有する一方、側面部分ＶＲ２ではこのｒ１よりも遥かに高い抵抗率ｒ２を有する。側面部分ＶＲ２の抵抗率は、１０８[Ωｃｍ]以上であることが好ましい。可変抵抗素子ＶＲ中の炭素（Ｃ）の形態は、ダイヤモンド、ＤＬＣ（ダイヤモンドライクカーボン）、グラファイト（アモルファスカーボン）、ＣＮＴ（カーボンナノチューブ）のいずれかであることが好ましい。また、窒化炭素（ＣＮｘ）中にＣＮＴが分散した構造であっても良い。
なお、可変抵抗素子ＶＲは、炭素（Ｃ）、窒素（Ｎ）に加え、水素（Ｈ）が含まれていても良い。水素の含有率は、好ましくは、０．１［ａｔ．％］以上７０［ａｔ．％]以下、更に好ましくは、５［ａｔ．％］以上４０［ａｔ．％］以下である。また、ＳｉＯ２、ＳｉＮｘ、ＡｌＮｘ，Ａｌ２Ｏ３，Ｂ，ＢＮ等の絶縁体との混合物といった形態であっても良い。
なお、可変抵抗素子ＶＲ中の炭素（Ｃ）、窒素（Ｎ）等の元素の同定・定量は、ＸＰＳ（X-ray photoelectron spectroscopy、Ｘ線光電子分光）、ＩＣＰ（Inductively Coupled Plasma）分析、ＳＩＭＳ（Secondary Ionization Mass Spectrometer、二次イオン質量分析）、ＥＤＸ（Energy Dispersive X-ray Fluorescence Spectrometer、エネルギー分散型蛍光Ｘ線分析）等を用いて実行することができる。
この可変抵抗素子ＶＲの上下の面には、バリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。また、ダイオードＤＩとビット線ＢＬｉとの間には、バリアメタル及び接着層として機能する電極ＥＬ３が形成されている。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。
可変抵抗素子ＶＲは炭素（Ｃ）の薄膜により構成されている。この可変抵抗素子ＶＲの中心部分ＶＲ１の主成分は炭素（Ｃ）である。一方、その側面部分ＶＲ２（メモリセルＭＣを流れる電流の方向に沿った面）は、窒化炭素（ＣＮｘ）を主成分とした薄膜とされている。側面部分ＶＲ２の窒素の含有率は、窒素の含有率[ａｔ．％]を、炭素の含有率[ａｔ．％]で割った値をｘとしたときに、ｘは０．１５以上であることが好ましく、更に好ましくは、ｘは０．２以上１以下である。ｘが０．１５未満では、エッチング耐性に乏しく、また、側面部分ＶＲ２の抵抗が低い為、動作に大電流を要する。理想的には、窒化炭素（ＣＮｘ）の含有率Ｑは、可変抵抗素子ＶＲ（炭素薄膜）の中心部分ＶＲ１から側面部分ＶＲ２に向かうに従って連続的に且つ単調に増加するのが好ましい（図３のグラフ参照）。
また、この窒化炭素（ＣＮｘ）は絶縁物である。可変抵抗素子ＶＲにおいて、窒化炭素（ＣＮｘ）の含有率Ｑは、側面部分ＶＲ２において最も大きく（例えば第１の値ｑ１を有し）、中心部分ＶＲ１に向かうにつれ含有率が小さくなる（例えば、一番低い部分において含有率Ｑ＝ｑ２（＜ｑ１）となる）。従って、可変抵抗素子ＶＲは、その中心部分ＶＲ１においては例えば１０−４［Ωｍ］か、それ以下程度の抵抗率ｒ１を有する一方、側面部分ＶＲ２ではこのｒ１よりも遥かに高い抵抗率ｒ２を有する。側面部分ＶＲ２の抵抗率は、１０８[Ωｃｍ]以上であることが好ましい。可変抵抗素子ＶＲ中の炭素（Ｃ）の形態は、ダイヤモンド、ＤＬＣ（ダイヤモンドライクカーボン）、グラファイト（アモルファスカーボン）、ＣＮＴ（カーボンナノチューブ）のいずれかであることが好ましい。また、窒化炭素（ＣＮｘ）中にＣＮＴが分散した構造であっても良い。
なお、可変抵抗素子ＶＲは、炭素（Ｃ）、窒素（Ｎ）に加え、水素（Ｈ）が含まれていても良い。水素の含有率は、好ましくは、０．１［ａｔ．％］以上７０［ａｔ．％]以下、更に好ましくは、５［ａｔ．％］以上４０［ａｔ．％］以下である。また、ＳｉＯ２、ＳｉＮｘ、ＡｌＮｘ，Ａｌ２Ｏ３，Ｂ，ＢＮ等の絶縁体との混合物といった形態であっても良い。
なお、可変抵抗素子ＶＲ中の炭素（Ｃ）、窒素（Ｎ）等の元素の同定・定量は、ＸＰＳ（X-ray photoelectron spectroscopy、Ｘ線光電子分光）、ＩＣＰ（Inductively Coupled Plasma）分析、ＳＩＭＳ（Secondary Ionization Mass Spectrometer、二次イオン質量分析）、ＥＤＸ（Energy Dispersive X-ray Fluorescence Spectrometer、エネルギー分散型蛍光Ｘ線分析）等を用いて実行することができる。
この可変抵抗素子ＶＲの上下の面には、バリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。また、ダイオードＤＩとビット線ＢＬｉとの間には、バリアメタル及び接着層として機能する電極ＥＬ３が形成されている。
電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
[メモリセルアレイの変形例]
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図６に示した回路とは、ダイオードＳＤの極性を逆にして（ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるよう接続して）、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
［可変抵抗素子ＶＲ］
次に、可変抵抗素子ＶＲの詳細につき図７〜図１１を参照して説明する。本実施の形態の可変抵抗素子ＶＲは、図３において説明したように、炭素（Ｃ）の薄膜からなり、中心部分ＶＲ１は炭素（Ｃ）を主成分とする一方、その側面部分ＶＲ２は窒化炭素（ＣＮｘ）からなる薄膜とされている。
次に、可変抵抗素子ＶＲの詳細につき図７〜図１１を参照して説明する。本実施の形態の可変抵抗素子ＶＲは、図３において説明したように、炭素（Ｃ）の薄膜からなり、中心部分ＶＲ１は炭素（Ｃ）を主成分とする一方、その側面部分ＶＲ２は窒化炭素（ＣＮｘ）からなる薄膜とされている。
この窒化炭素（ＣＮｘ）の側壁膜の効果につき、図７を参照して説明する。図７は、このような窒化炭素（ＣＮｘ）の側壁膜を形成しない場合の問題を説明する説明図である。炭素薄膜からなる可変抵抗素子を有するメモリセルを反応性イオンエッチング（ＲＩＥ）等により加工した後、エッチングに用いたレジストを剥離するためには、酸素プラズマを用いたアッシングを実行する必要がある。このとき、この酸素プラズマの影響により、炭素薄膜からなる可変抵抗素子ＶＲの側面がダメージを受ける。例えば、炭素薄膜の側面が酸化されて一酸化炭素や二酸化炭素（ＣＯｘ）に変化し気化してしまうという事態が生じる。これにより、炭素薄膜の形状が劣化し、安定した電気的特性を有する可変抵抗素子を得ることが難しいという問題が生じる。このように形状劣化した可変抵抗素子は、形状劣化の無い場合に比べ、セット動作、リセット動作において高い電圧を必要とする。また、セット／リセットの回数が増えるに従って、徐々に抵抗値の変化が起こり難くなる（繰り返しセット／リセット回数が低下する）など、可変抵抗素子としての基本特性が低下する傾向にあることが、発明者らの実験により判明している。
一方、本実施の形態では、可変抵抗素子ＶＲを構成する、炭素（Ｃ）を含む炭素薄膜の側面に窒化炭素（ＣＮｘ）が形成されている。窒化炭素（ＣＮｘ）は、炭素（Ｃ）に比べ、酸素プラズマのアッシング等に対して耐性が高い。このため、酸素プラズマのアッシングを実行したとしても、その形状劣化が抑制される。従って、可変抵抗素子ＶＲの電気的特性を安定なものとすることができる。
このような炭素薄膜からなる可変抵抗素子ＶＲを含むメモリセルＭＣの製造方法を、図８〜１０を参照して説明する。まず、図８に示すように、半導体基板（図示せず）の上に窒化シリコン膜（ＳｉＮ）２１をＣＶＤ法等を用いて形成した後、このシリコン窒化膜２１にＣＶＤ法を用いてｄＴＥＯＳ膜２２を形成する。このｄＴＥＯＳ膜２２に、ワード線ＷＬを形成するためのトレンチを形成する。このトレンチ内に、窒化チタン（ＴｉＮ）、及びチタン（Ｔｉ）の積層膜である複合膜２４を形成し、更にその上にタングステン（Ｗ）等の金属膜２３を形成する。この金属膜２３は、ワード線ＷＬとなる。この金属膜２３の上に更に複合膜２４を形成する。
そして、この複合膜２４の上に、順次、炭素薄膜２５、窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）の複合膜２６、ダイオードＤ１を構成するシリコン膜２７、及びタングステン（Ｗ）等からなる金属膜２８を堆積させる。金属膜２８は、ビット線ＢＬとなる。炭素薄膜２５は、可変抵抗素子ＶＲとなる膜であり、例えばＰＥＣＶＤ法等を用いて堆積させることができる。金属膜２８は、スパッタリング法等を用いて堆積させることができる。
その後、図９に示すように、金属膜２８の上面にレジストを塗布して現像した後、このレジスト膜をマスクとして、ＣＦ４と酸素の混合ガスをエッチングガスとした反応性イオンエッチング（ＲＩＥ）により、炭素薄膜２５、複合膜２６、シリコン膜２７及び金属膜２８をパターニングする。その後、図１０に示すように、窒素プラズマを用いて、炭素薄膜２５の側面の炭素（Ｃ）を窒化炭素（ＣＮｘ）に変成させる。さらに、酸化プラズマを用いたアッシングを実行して、ＲＩＥに用いたレジスト膜を剥離する。このとき、炭素薄膜２５の側面は既に窒化炭素（ＣＮｘ）に変化しているので、酸化プラズマの影響は殆ど受けず、その側面の形状劣化は生じない。
このように、抵抗変化素子ＶＲを構成する炭素薄膜２５の側面を窒化炭素（ＣＮｘ）に変性させることは、アッシング等による形状劣化を防ぎ、抵抗変化素子ＶＲの電気的特性を安定化させるのに役立つ。また、窒化炭素（ＣＮｘ）は絶縁体であるため、この部分には電流は流れない（図１１参照）。抵抗変化素子ＶＲの全体が炭素薄膜からなる場合、セル電流は抵抗変化素子ＶＲの断面の全体を流れる。このため、電流密度が小さくなる。可変抵抗素子ＶＲの抵抗値を変化させるためには所定の電流密度が必要であるので、メモリセルに大きな電流を流す必要が生じ、消費電力が大きくなってしまう。
これに対し、本実施の形態では、可変抵抗素子ＶＲの側面が高抵抗率の窒化炭素（ＣＮｘ）とされており、従って可変抵抗素子ＶＲの周辺部分には電流は流れず、可変抵抗素子ＶＲの中央部分のみにセル電流が流れることとなる。従って、電流密度を中央部分において高くすることができ、少ない電流により可変抵抗素子ＶＲの抵抗値を変化させることができる。このため、消費電力を低減することができる。また、側面に窒化炭素膜があることにより、例えばリセット動作により生じたジュール熱が外部に拡散することが抑制され、これにより、リセット動作をより小さい電流で行うことが可能になると共に、隣接セルメモリセルへの熱干渉を抑止し、これにより誤リセット動作を抑制することができる。結果として、メモリセルの微細化を達成することができる。
これに対し、本実施の形態では、可変抵抗素子ＶＲの側面が高抵抗率の窒化炭素（ＣＮｘ）とされており、従って可変抵抗素子ＶＲの周辺部分には電流は流れず、可変抵抗素子ＶＲの中央部分のみにセル電流が流れることとなる。従って、電流密度を中央部分において高くすることができ、少ない電流により可変抵抗素子ＶＲの抵抗値を変化させることができる。このため、消費電力を低減することができる。また、側面に窒化炭素膜があることにより、例えばリセット動作により生じたジュール熱が外部に拡散することが抑制され、これにより、リセット動作をより小さい電流で行うことが可能になると共に、隣接セルメモリセルへの熱干渉を抑止し、これにより誤リセット動作を抑制することができる。結果として、メモリセルの微細化を達成することができる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、メモリセルが可変抵抗素子とダイオードの直列接続構造であるユニポーラ型の例を説明したが、本発明はこれに限定されるものではなく、上記のような炭素薄膜の可変抵抗素子とトランジスタとからなるバイポーラ型のメモリセルにも本発明を適用することができる。
[実施例]
以下に、本発明の実施例を示す。但しこれらの実施例は、本発明を何ら制限するものではない。
以下に、本発明の実施例を示す。但しこれらの実施例は、本発明を何ら制限するものではない。
［実施例１〜６］
図３に示すメモリセルＭＣを、側面部分ＶＲ２の窒素含有率を様々に変化させて作製した。表１に、側面部分ＶＲ２の窒素含有率[ａｔ．％]を側面部分ＶＲの炭素含有率[ａｔ．％]で割った値（以下、窒素量ｘという）と、メモリセルＭＣの抵抗変化特性との関係を示す。なお、以下に説明する全ての実施例において、メモリセルＭＣの断面形状は円であり、その直径は２５０ｎｍ、炭素（Ｃ）の膜厚は１０ｎｍ、可変抵抗素子ＶＲの上下の電極には窒化チタン（ＴｉＮ）が用いられている。
図３に示すメモリセルＭＣを、側面部分ＶＲ２の窒素含有率を様々に変化させて作製した。表１に、側面部分ＶＲ２の窒素含有率[ａｔ．％]を側面部分ＶＲの炭素含有率[ａｔ．％]で割った値（以下、窒素量ｘという）と、メモリセルＭＣの抵抗変化特性との関係を示す。なお、以下に説明する全ての実施例において、メモリセルＭＣの断面形状は円であり、その直径は２５０ｎｍ、炭素（Ｃ）の膜厚は１０ｎｍ、可変抵抗素子ＶＲの上下の電極には窒化チタン（ＴｉＮ）が用いられている。
実施例１〜６は、この窒素量ｘの値がそれぞれ異なっている。表１は、この異なる窒素量ｘに対し、メモリセルＭＣの抵抗変化特性（セット電圧Ｖｓｅｔ（メモリセルＭＣを高抵抗状態から低抵抗状態に移行させるセット動作時にビット線ＢＬとワード線ＷＬの間に印加される電圧）、リセット電圧Ｖｒｅｓｅｔ（メモリセルＭＣを低抵抗状態から高抵抗状態に移行させるリセット動作時にビット線ＢＬとワード線ＷＬとの間に印加される電圧）、セット動作後の可変抵抗素子ＶＲの抵抗値Ｒｏｎ、リセット動作後の可変抵抗素子ＶＲの抵抗値Ｒｏｆｆ、両者の比である抵抗比Ｒｒａｔｉｏ＝Ｒｏｆｆ／Ｒｏｎ）がどのように変化するかを示している。
抵抗変化特性は以下の様にして調べた。電極ＥＬ１、ＥＬ２間の抵抗値を測定しつつ、電圧印加動作を複数回繰り返し、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、抵抗Ｒｏｎ、抵抗Ｒｏｆｆを測定した。なお、印加電圧は、セット時は、パルス幅１ｍｓ、リセット時は、パルス幅５０ｎｓのパルス電圧であり、電圧極性は、セット時、リセット時いずれも、電極ＥＬ２を負極、電極ＥＬ１を正極とした。
実施例１〜６のメモリセルＭＣは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも抵抗比Ｒｒａｔｉｏの劣化は小さく、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
一方、比較例１は、窒素を含まない、炭素のみからなる可変抵抗素子を有するメモリセルである。この比較例では、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔとも、実施例１〜６に比べ高くなる。また、繰り返し耐性が低く、１０２回程度の電圧印加により、可変抵抗素子が抵抗変化を示さなくなった。また、比較例２では、電圧印加前の抵抗が非常に高く、電圧印加によっても抵抗変化をまったく示さなかった。
抵抗変化特性は以下の様にして調べた。電極ＥＬ１、ＥＬ２間の抵抗値を測定しつつ、電圧印加動作を複数回繰り返し、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、抵抗Ｒｏｎ、抵抗Ｒｏｆｆを測定した。なお、印加電圧は、セット時は、パルス幅１ｍｓ、リセット時は、パルス幅５０ｎｓのパルス電圧であり、電圧極性は、セット時、リセット時いずれも、電極ＥＬ２を負極、電極ＥＬ１を正極とした。
実施例１〜６のメモリセルＭＣは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも抵抗比Ｒｒａｔｉｏの劣化は小さく、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
一方、比較例１は、窒素を含まない、炭素のみからなる可変抵抗素子を有するメモリセルである。この比較例では、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔとも、実施例１〜６に比べ高くなる。また、繰り返し耐性が低く、１０２回程度の電圧印加により、可変抵抗素子が抵抗変化を示さなくなった。また、比較例２では、電圧印加前の抵抗が非常に高く、電圧印加によっても抵抗変化をまったく示さなかった。
[実施例７〜９]
表２には、実施例７〜９、及びその比較例３，４を示している。
表２には、実施例７〜９、及びその比較例３，４を示している。
この実施例７〜９は、側面部分ＶＲ２の窒素含有率を適宜変化させてものである。ただし、窒素含有率の数値自体を特定せず、代わりに側面部分ＶＲ２の抵抗率を特定したものである。表２は、この側面部分ＶＲ２の抵抗率が、窒素含有率の変化に基づき変化した場合におけるメモリセルＭＣの抵抗変化特性の変化を示している。
表２に示すように、実施例７〜９のメモリセルＭＣは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔが共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも、抵抗比Ｒｒａｔｉｏの劣化は小さく、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
一方、比較例３と４では、側面部分ＶＲ２の抵抗率が低い為に、動作に大電流・大電圧を要し、セット電圧Ｖｓｅｔ・リセット電圧Ｖｒｅｓｅｔが共に高い。また、繰り返し耐性が低く、１０２回程度の電圧印加により、抵抗変化を示さなくなった。
表２に示すように、実施例７〜９のメモリセルＭＣは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔが共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも、抵抗比Ｒｒａｔｉｏの劣化は小さく、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
一方、比較例３と４では、側面部分ＶＲ２の抵抗率が低い為に、動作に大電流・大電圧を要し、セット電圧Ｖｓｅｔ・リセット電圧Ｖｒｅｓｅｔが共に高い。また、繰り返し耐性が低く、１０２回程度の電圧印加により、抵抗変化を示さなくなった。
［実施例１０〜１３］
表３には、実施例１０〜１３、及びその比較例５を示している。
表３には、実施例１０〜１３、及びその比較例５を示している。
この実施例１０〜１３は、側面部分ＶＲ２の窒素含有率を所定の範囲に設定する一方、水素含有率を適宜変化させてものである。
すなわち、この実施例１０〜１３の側面部分ＶＲ２は、窒化炭素（ＣＮｘ）を主成分とする一方、水素（Ｈ）を含んでいる。表３は、側面部分ＶＲ２に含有される水素の含有率[ａｔ.％]と、メモリセルＭＣの抵抗変化特性の関係を示す。
実施例１０〜１３は、この水素量ｙの値がそれぞれ異なっている。表３は、この異なる水素量ｙに対し、メモリセルＭＣの抵抗変化特性がどのように変化するかを示している。
実施例１０〜１３のメモリセルは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも抵抗比Ｒｒａｔｉｏの劣化は小さく、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
一方、比較例５では、抵抗比Ｒｒａｔｉｏが小さく、また、繰り返し耐性が低く、１０回程度の電圧印加により、抵抗変化を示さなくなった。
すなわち、この実施例１０〜１３の側面部分ＶＲ２は、窒化炭素（ＣＮｘ）を主成分とする一方、水素（Ｈ）を含んでいる。表３は、側面部分ＶＲ２に含有される水素の含有率[ａｔ.％]と、メモリセルＭＣの抵抗変化特性の関係を示す。
実施例１０〜１３は、この水素量ｙの値がそれぞれ異なっている。表３は、この異なる水素量ｙに対し、メモリセルＭＣの抵抗変化特性がどのように変化するかを示している。
実施例１０〜１３のメモリセルは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも抵抗比Ｒｒａｔｉｏの劣化は小さく、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
一方、比較例５では、抵抗比Ｒｒａｔｉｏが小さく、また、繰り返し耐性が低く、１０回程度の電圧印加により、抵抗変化を示さなくなった。
［実施例１４〜１９］
表４には、実施例１４〜１９を示している。
表４には、実施例１４〜１９を示している。
この実施例１４〜１９は、側面部分ＶＲ２の窒素含有率を所定の範囲に設定する一方、この側面部分に窒化炭素（ＣＮｘ）以外の絶縁体が混合物として混合されているものである。
表４には、側面部分ＶＲ２に混合物として含まれている絶縁体の材料名と、メモリセルＭＣの抵抗変化特性の関係が示されている。
実施例１４〜１９のメモリセルＭＣは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも、抵抗比Ｒｒａｔｉｏの劣化は小さく、前述の実施例と変わりない。従って、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
表４には、側面部分ＶＲ２に混合物として含まれている絶縁体の材料名と、メモリセルＭＣの抵抗変化特性の関係が示されている。
実施例１４〜１９のメモリセルＭＣは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ共に小さく、また、少なくとも１０６回以上の電圧印加の繰り返しを経た後でも、抵抗比Ｒｒａｔｉｏの劣化は小さく、前述の実施例と変わりない。従って、本発明の半導体記憶素子が、動作安定性と再現性に優れていることが確認された。
１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンド・インターフェイス、 ７・・・ステートマシン、 ９・・・パルスジェネレータ、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＤＩ・・・ダイオード、 ＥＬ・・・電極。
Claims (5)
- 第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイを備え、
前記可変抵抗素子は、炭素（Ｃ）を含む薄膜を有し、
その薄膜は、前記メモリセルを流れる電流の方向に沿った面である側面に窒化炭素（ＣＮｘ）の薄膜を有している
ことを特徴とする不揮発性半導体記憶装置。 - 前記薄膜は、前記側面において窒化炭素（ＣＮｘ）の含有率が第１の値であり、
前記薄膜の中心部分では、窒化炭素（ＣＮｘ）の含有率が前記第１の値よりも小さい第２の値である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記窒化炭素（ＣＮｘ）の含有率は、前記薄膜の中心部分から前記側面に向かうに従って連続的に且つ単調に増加することを特徴とする請求項２記載の不揮発性半導体記憶装置。
- 前記可変抵抗素子は、その中心部分において第１の抵抗率を有し、前記メモリセルを流れる電流とは平行な面である側面において前記第１の抵抗率よりも高い第２の抵抗率を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記薄膜を挟むように形成された第１の金属電極及び第２の金属電極を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
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