KR102513534B1 - 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 - Google Patents

정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 Download PDF

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Abstract

정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치를 개시한다. 개시된 본 발명의 정전기 방전 보호 회로는 외부에서 유입된 정전기를 방전시키기 위하여, 전원 전압 라인 및 데이터 패드 사이에 연결되는 적어도 하나의 OTS 장치를 포함하는 제 1 정전기 방전 보호부, 및 상기 제 1 정전기 방전 보호부와, 접지 전압 라인 사이에 연결되는 적어도 하나의 OTS(Ovonics threshold switch) 장치를 포함하는 제 2 정전기 방전 보호부를 포함한다.

Description

정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치{Semiconductor Integrated Circuit Device Having Electro-Static Discharge Protection circuit}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치에 관한 것이다.
반도체 제조 기술의 발전과 함께, 하나의 집적 회로에 제공될 수 있는 소자의 수가 증가하고 있다. 하나의 집적 회로에 제공될 수 있는 소자의 수가 증가하면서, 메모리, 프로세서, 전압 제어 회로 등과 같은 구성 요소들이 하나의 집적 회로에 집적되고 있다. 이와 같이, 메모리, 프로세서 및 전원 제어 회로 등과 같이 하나의 시스템을 구성하는 다양한 구성 요소들이 하나의 집적 회로에 집적된 시스템은 시스템-온-칩(System-on-Chip, SoC)이라 불린다. 시스템-온-칩(SoC)은 하나의 칩으로 구성되므로, 종래의 시스템보다 적은 면적을 차지하며 적은 전력을 소모한다.
한편, 외부로부터 입출력 패드를 통해 집적 회로에 정전기가 인가될 수 있다. 집적 회로에 정전기가 인가되면, 집적 회로에서 오동작이 발생하거나 집적 회로가 손상될 수 있다. 따라서, 외부로부터 인가되는 정전기로부터 집적 회로를 보호하기 위한 집적 회로의 정전기 방전(ESD, Electrostatic Discharge) 보호 회로가 지속적으로 연구되고 있다.
본 발명은 개선된 특성을 갖는 정전기 방전 보호 회로를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 외부에서 유입된 정전기를 방전시키기 위하여, 전원 전압 라인 및 데이터 패드 사이에 연결되는 적어도 하나의 OTS 장치를 포함하는 제 1 정전기 방전 보호부, 및 상기 제 1 정전기 방전 보호부와, 접지 전압 라인 사이에 연결되는 적어도 하나의 OTS(Ovonics threshold switch) 장치를 포함하는 제 2 정전기 방전 보호부를 포함한다.
또한, 반도체 집적 회로 장치는 전원 전압 패드와 연결되는 전원 전압 라인; 접지 전압 패드와 연결되는 접지 전압 라인; 데이터 패드와 연결되며, 상기 전원 전압 라인과 연결되는 제 1 정전기 방전 보호부; 상기 데이터 패드 및 상기 제 1 정전기 방전 보호부와, 상기 접지 전압 라인과 연결되는 제 2 정전기 방전 보호부; 및 상기 제 1 정전기 방전 보호부 및 상기 제 2 정전기 방전 보호부의 연결 노드와 내부 회로 사이에 연결되는 CDM 방전 보호부를 포함한다. 상기 제 1 정전기 방전 보호부, 상기 제 2 정전기 방전 보호부, 및 상기 CDM 방전 보호부 중 적어도 하나는 OTS(Ovonics threshold switch) 장치를 포함한다.
본 발명에 의하면, 정전기 방전 소자로서 적어도 하나의 OTS 장치를 이용한다. 적어도 하나의 OTS 장치는 반도체 기판 상부에 적층 가능하므로, 접합 캐패시턴스를 감소시킬 수 있고, 나아가 면적 효율을 개선할 수 있다. 또한, OTS 장치는 빠른 스위칭 특성 및 홀딩 전압 특성에 의해 상당량의 정전기를 신속히 배출시킬 수 있는 방전 경로를 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 구비하는 반도체 집적 회로 장치를 보여주는 도면이다.
도 2는 도 1의 제 1 정전기 방전 보호부를 보여주는 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 OTS 장치의 단면도이다.
도 4는 도 1의 제 2 정전기 방전 보호부를 보여주는 개략적인 회로도이다.
도 5는 본 발명의 일 실시예에 따른 OTS 장치의 전류 전압 특성을 보여주는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 복수개의 OTS 장치가 반도체 기판 상에 집적된 예를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 제 1 정전기 방전 보호부를 보여주는 개략적인 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 제 2 정전기 방전 보호부를 보여주는 개략적인 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 정전기 방전 회로를 구비한 반도체 집적 회로 장치를 보여주는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 정전기 방전 회로를 구비한 반도체 집적 회로 장치를 보여주는 도면이다.
도 11은 본 발명의 일부 실시예들에 따른 시스템을 예시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 집적 회로 장치(100)은 데이터 패드(I/O), 제 1 정전기 방전 보호부(110), 제 2 정전기 방전 보호부(120) 및 내부 회로(200)를 포함할 수 있다.
데이터 패드(I/O)는 외부로부터 입력되는 데이터를 내부 회로(200)에 제공하거나, 내부 회로(200)의 데이터를 외부로 출력하는 인터페이스이다.
제 1 정전기 방전 보호부(110) 및 제 2 정전기 방전 보호부(120)는 데이터 패드(I/O)와 내부 회로(200) 사이에 설치되어, 데이터 패드(I/O), 전원 전압에 포함된 정전기 및 접지 전압에 포함된 정전기를 제거하도록 구성될 수 있다.
먼저, 제 1 정전기 방전 보호부(110)는 전원 전압 패드(P1)과 연결되는 전원 전압 라인(VDD)과 데이터 패드(I/O) 사이에 연결될 수 있다. 제 2 정전기 방전 보호부(120)는 제 1 정전기 방전 보호부(110) 및 접지 전압 패드(P2)와 연결되는 접지 전압 라인(VSS) 사이에 연결될 수 있다. 도면에서 노드(A)는 데이터 패드(I/O), 제 1 정전기 방전 보호부(110) 및 제 2 정전기 방전 보호부(120)의 연결 노드이다.
제 1 정전기 방전 보호부(110)는 적어도 하나의 OTS(Ovonic threshold switch) 장치를 포함할 수 있다. 보다 구체적으로, 제 1 정전기 방전 보호부(110a)는 도 2에 도시된 바와 같이, 전원 전압 라인(VDD)과 상기 노드(A) 사이에 직렬로 연결된 복수의 OTS 장치(111,112,113)를 포함할 수 있다.
각각의 OTS 장치(111,112 or 113)는 도 3에 도시된 바와 같이, 하부 전극(1110), 상기 하부 전극(1110) 상부에 형성되는 상변화 물질에 해당하는 칼코게나이드층(chalcogenide:1120) 및 상기 칼코게나이드층(1120) 상부에 형성되는 상부 전극(1130)의 적층 구조물로 구성될 수 있다. 각각의 OTS 장치(111,112 or 113)는 "온/오프" 동작을 위하여, 칼코게나이드 재료의 특성을 이용할 수 있다. 상기 칼코게나이드층(1120)은 그것의 임계 전압 또는 그 보다 높은 전압(혹은 임계 전류 또는 그 이상의 전류)이 상기 상부 전극(1130) 또는 하부 전극(1120)으로부터 인가될 때, 저항이 큰 상태(비정질 상태 혹은 절연 상태)에서 저항이 낮은 도전 상태로 유도되는 스위칭 특성을 갖는다. 상기 OTS 장치(111,112 or 113)는 상기와 같은 칼코게나이드 특성을 가지고 있기 때문에, 빠르고 재현 가능한 스위칭을 제공할 수 있다.
또한, 상기 칼코게나이드층(1120)은 일반적으로 칼코겐 원소 및 하나 이상의 화학적 또는 구조적 개질 원소(modifying element)를 포함할 수 있다. 예를 들어, 칼코겐 원소는 주기율표의 VI열에 해당하는 Te, Se 및 S 중 하나가 선택될 수 있고, 개질 원소는 예를 들어, 주기율표의 III열에 해당하는 Ga, Al 및 In 중 하나, 또는 주기율표 V열에 해당하는 P, As, 및 Sb 중 하나로부터 선택될 수 있다. 상기한 원소들의 성분비 및 칼코게나이드층(1120)의 두께에 의해 다양한 저항 값을 나타낼 수 있다.
본 실시예와 같이, 직렬로 연결된 복수의 OTS 장치(111,112,113)를 제 1 정전기 방전 보호부(110)로 이용하는 경우, 제 1 OTS 장치(111)의 상부 전극(1130)은 전원 전압 라인(VDD)과 연결될 수 있고, 그것의 하부 전극(1110)은 제 2 OTS 장치의 상부 전극(1130)과 연결될 수 있다.
한편, 제 2 정전기 방전 보호부(120) 역시 적어도 하나의 OTS 장치를 포함할 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 제 2 정전기 방전 보호부(120a)는 상기 노드(A)와 접지 전압 라인(VSS) 사이에 직렬로 연결된 복수의 OTS 장치(121,122,123)를 포함할 수 있다. 각각의 OTS 장치(121,122,123)는 상기 도 3의 구성과 동일할 수 있다.
이와 같은 구성을 갖는 제 1 및 제 2 정전기 방전 보호부(110a,120a)는 데이터 패드(I/O)로부터 전원 전압 포지티브 정전기 유입시, 제 1 정전기 방전 보호부(110a)의 OTS 장치들(111,112,113)이 구동되어, 전원 전압 라인(VDD) 및 전원 전압 패드(P1)를 통해 상기 정전기가 방전될 수 있다.
한편, 접지 전압 패드(P2)로부터 접지 전압 네가티브 정전기 유입시, 상기 제 2 정전기 방전 보호부(120a)의 OTS 장치들(121,122,123)이 구동되어 상기 정전기는 데이터 패드(I/O)로 방전될 수 있다.
상기와 같은 OTS 장치(111,112,113,121,122,123)는 도 5에 도시된 바와 같이, 스냅 백(snap back) 현상을 가지고 있다. 즉, OTS 장치(111,112,113,121,122,123)는 임계 전압(Vth)보다 낮은 전압에 반응하여, "오프(off)" 상태 예컨대, 전기적으로 비도전 상태를 유지할 수 있다. 또한, OTS 장치(215)는 임계 전압(Vth)보다 높은 전압에 반응하여, "온(on)" 상태로 스냅백된다. 즉, "온" 상태의 OTS 장치(111,112,113,121,122,123)는 이른바 "홀딩 전압(holding voltage)" 레벨로 거의 변함없이 유지하는 전압 특성을 이용하여 상당량의 전류를 빠르게 운반할 수 있다. 이에 따라, 전원 전압 라인(VDD)에 발생한 정전기 및/또는 접지 전압 라인(VSS)에 발생한 정전기를 효과적으로 제거할 수 있다.
또한, OTS 장치(111,112,113,121,122,123)는 반도체 기판내에 접합 영역의 형태로 형성되는 기존 다이오드 소자와 달리 절연막 상부에 배치될 수 있다. 더욱이, 직렬 연결된 복수의 OTS 장치들(111,112,113 or 121,122,123)은 도 6에 도시된 바와 같이, 콘택부(CT1, CT2, CT3)를 통해 적층되도록 형성되기 때문에, 복수의 OTS 장치(111,112,113 or 121,122,123)를 형성한다고 하더라도, 정전기 방지 회로의 면적이 증대되지 않는다. 도 6에서, 도면 부호 400은 반도체 기판을 지시하고, 410a, 410b, 410c, 410d 및 410e는 층간 절연막을 지시할 수 있다.
또한, OTS 장치(111,112,113,121,122,123)는 상술한 바와 같이 반도체 기판 상(400)에 접합 영역의 형태로 형성되지 않고 절연막 상에 형성되기 때문에, 상대적으로 큰 캐패시턴스를 차지하는 접합 캐패시턴스를 제공하지 않는다. 또한, 상기 층간 절연막(410a, 410b, 410c, 410d 및 410e)을 저유전 절연막을 사용하는 경우, 캐패시턴스를 더욱 줄일 수 있다. 이에 따라, 정전기 방전 보호 회로의 핀 캐패시턴스를 감소시킬 수 있어, 신호 전달 특성을 개선할 수 있다.
한편, 제 1 정전기 방전 보호부(110b)는 도 7에 도시된 바와 같이, 복수의 OTS 장치(111,112,113), 저항(R1) 및 NMOS 트랜지스터(N1)로 구성될 수도 있다. 상기 복수의 OTS 장치(111,112,113)는 전원 전압 라인(VDD)과 상기 저항(R1) 사이에 연결될 수 있다. 상기 저항(R1)은 복수의 OTS 장치(111,112,113)의 출력 노드(B) 및 상기 노드(A) 사이에 연결될 수 있다. 상기 노드(A)는 상술한 바와 같이, 데이터 패드(I/O)와 연결되는 노드일 수 있다. 상기 NMOS 트랜지스터(N1)는 상기 복수의 OTS 장치(111,112,113)의 출력 노드(B)의 전압에 응답하여 전원 전압 라인(VDD) 및 상기 노드(A) 사이를 연결시키도록 구성될 수 있다.
제 2 정전기 방전 보호부(120b)는 도 8에 도시된 바와 같이, 복수의 OTS 장치(121,122,123), 저항(R2) 및 NMOS 트랜지스터(N2)로 구성될 수도 있다. 상기 복수의 OTS 장치(121,122,123)는 상기 노드(A)와 상기 저항(R2) 사이에 연결될 수 있다. 상기 저항(R2)은 복수의 OTS 장치(121,122,123)의 출력 노드(C) 및 접지 전압 라인(VSS) 사이에 연결될 수 있다. 상기 NMOS 트랜지스터(N2)는 상기 복수의 OTS 장치(111,112,113)의 출력 노드(C)의 전압에 응답하여 상기 노드(A)와 접지 전압 라인(VSS) 사이를 연결시키도록 구성될 수 있다.
이와 같은 반도체 집적 회로 장치는 데이터 패드(I/O)를 통해 포지티브 정전기 유입시, 복수의 OTS 장치(111,112,113) 및 NMOS 트랜지스터(N1)의 동작에 의해, 상기 포지티브 정전기를 전원 전압 라인(VDD) 및 전원 전압 패드(P1)를 통해 방전시킬 수 있다.
한편, 데이터 패드(I/O)를 통해 네가티브 정전기 유입시, 복수의 OTS 장치(121,122,123) 및 NMOS 트랜지스터(N2)의 동작에 의해 상기 네가티브 정전기를 접지 전압 라인(VSS) 및 접지 전압 패드(P2)를 통해 방전시킬 수 있다.
도 9에 도시된 바와 같이, 전원 전압 라인(VDD)과 접지 전압 라인(VSS) 사이에 클램핑 회로부(130)가 더 연결될 수 있다. 상기 클램핑 회로부(130)는 캐패시터(C1), 저항(R3) 및 NMOS 트랜지스터(N3)를 포함할 수 있다. 구체적으로, 캐패시터(C1)는 전원 전압 라인(VDD)과 저항(R3) 사이에 연결될 수 있다. 상기 저항(R3)는 상기 캐패시터(C1)와 접지 전압 라인(VSS) 사이에 연결될 수 있다. NMOS 트랜지스터(N3)는 상기 캐패시터(C1)와 저항(R3)의 연결 노드(D)의 전압에 응답하여, 전원 전압 라인(VDD)과 접지 전압 라인(VSS) 사이의 정전기 방전 경로를 형성할 수 있다.
예컨대, 전원 전압 패드(P1)를 통해 네거티브 정전기가 유입되는 경우, 연결 노드(D)의 전압 레벨이 상승되어, 상기 클램핑 회로부(130)의 NMOS 트랜지스터(N3)가 턴온된다. 전원 전압 패드(P1)로부터 유입된 정전기는 NMOS 트랜지스터(N3)를 거쳐 접지 전압 라인(VSS)으로 유입된다. 상기 접지 전압 라인(VSS)으로 유입된 정전기는 OTS 장치를 포함하는 제 2 정전기 방전 보호부(120)를 통해 상기 데이터 패드(I/O)로 배출될 수 있다.
한편, 데이터 패드(I/O)를 통해 포지티브 정전기가 유입되는 경우, OTS 장치를 포함하는 제 1 정전기 방전 보호부(110)의 OTS 장치들(111,112,113)이 구동되어, 정전기 전압을 강하시킨다. 강하된 정전기는 전원 전압 라인(VDD)으로 유입되어, 상기 연결 노드(D)의 전압 레벨을 상승시킨다. 이에 따라, 클램핑 회로부(130)의 NMOS 트랜지스터(N3)가 턴온되어, 상기 강하된 정전기는 접지 전압 라인(VSS) 및 접지 전압 패드(P2)를 거쳐 배출될 수 있다.
도 10에 도시된 바와 같이, 데이터 패드(I/O)와 내부 회로(200) 사이에 연결되는 CDM(charge Device model) 방전 보호부(150)를 더 포함할 수 있다. 일반적인 CDM(charge device model)은 예를 들어 집적 회로의 접촉에 의해, 전자 디바이스가 정전기 방전(ESD; electrostatic discharge)으로부터 손상될 가능성을 특성화한 모델이다. CDM 테스트는 패키지를 지정된 전압으로 대전시킨 다음, 상기 지정 전압을 패키지 리드를 통해 방전시킬 수 있다. 방전 전류는 디바이스의 기생 임피던스 및 커패시턴스에 의해서 한정될 수 있다. 따라서, CDM 방전 전류는 패키지 리드로 나가기 위하여, 다이상에서 복수의 경로를 찾을 수 있다. 또한, CDM 방전 전류를 빠르게 방전시킬 수 있도록 낮은 임피던스 경로를 제공하는 것이 ESD 측면에서 유리하다. 본 실시예의 CDM 방전부(150)는 CDM 저항(R4), 제 1 CDM 방전부(152) 및 제 2 CDM 방전부(154)를 포함할 수 있다. CDM 저항(R)은 실질적으로 노드(A) 및 내부 회로(200) 사이에 위치될 수 있다. 제 1 CDM 방전부(152)는 전원 전압 라인(VDD)과 제 2 CDM 방전부(154) 사이에 연결될 수 있다. 제 2 CDM 방전부(154)는 제 1 CDM 방전부(152) 및 접지 전압 라인(VSS) 사이에 연결될 수 있다. 상기 제 1 및 제 2 CDM 방전부(152,154)는 각각 적어도 하나의 OTS 장치로 구성될 수 있다. OTS 장치는 알려진 바와 같이, 빠른 스위칭 특성에 의해 빠르게 전류 전달 경로를 제공하므로써, CDM 정전기를 빠르게 제거할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 정전기 방전 소자로서 적어도 하나의 OTS 장치를 이용한다. 적어도 하나의 OTS 장치는 반도체 기판 상부에 적층 가능하므로, 접합 캐패시턴스를 감소시킬 수 있고, 나아가 면적 효율을 개선할 수 있다. 또한, OTS 장치는 빠른 스위칭 특성 및 홀딩 전압 특성에 의해 상당량의 정전기를 신속히 배출시킬 수 있는 방전 경로를 형성할 수 있다.
도 11은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 반도체 집적 회로 장치(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(506)를 포함하는 예시의 시스템(500)을 예시한다.
통신 인터페이스(506)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(506)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 집적 회로 장치(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(508)는 반도체 집적 회로 장치(100)를 제어하도록 특별히 구성된 제어 로직(510)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(510)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110, 110a, 110b : 제 1 정전기 방전 보호부
120, 120a, 120b : 제 2 정전기 방전 보호부
130 : 클램핑 회로부 150 : CDM 방전 보호부

Claims (18)

  1. 외부에서 유입된 정전기를 방전시키기 위하여, 전원 전압 라인 및 데이터 패드 사이에 직렬로 연결된 복수의 제 1 OTS(Ovonics threshold switch) 장치들을 포함하는 제 1 정전기 방전 보호부; 및
    상기 제 1 정전기 방전 보호부와 접지 전압 라인 사이에 직렬로 연결된 복수의 제 2 OTS 장치들을 포함하는 제 2 정전기 방전 보호부를 포함하며,
    상기 복수의 제 1 OTS 장치들 또는 상기 복수의 제 2 OTS 장치들은 반도체 기판상에 순차적으로 적층되는 반도체 집적 회로 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 및 제 2 OTS 장치들 각각은 제 1 전극, 상기 제 1 전극 상부에 형성되는 칼코게나이드층, 및 상기 칼로게나이드층 상부에 형성되는 제 2 전극을 포함하는 반도체 집적 회로 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 정전기 방전 보호부는 인접하게 적층되는 상기 복수의 제 1 OTS 장치들을 연결하기 위한 콘택부를 더 포함하는 반도체 집적 회로 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 1 정전기 방전 보호부는,
    상기 복수의 제 1 OTS 장치들 및 상기 데이터 패드와 연결되는 저항을 더 포함하는 반도체 집적 회로 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 정전기 방전 보호부는,
    상기 복수의 제 1 OTS 장치의 출력 신호에 응답해서 상기 전원 전압 라인 및 상기 접지 전압 라인을 연결하는 NMOS 트랜지스터를 더 포함하는 반도체 집적 회로 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 정전기 방전 보호부는 인접하게 적층되는 상기 제 2 OTS 장치들을 연결하기 위한 콘택부를 더 포함하는 반도체 집적 회로 장치.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 정전기 방전 보호부는,
    상기 복수의 제 2 OTS 장치들 및 상기 데이터 패드와 연결되는 저항을 더 포함하는 반도체 집적 회로 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 정전기 방전 보호부는,
    상기 복수의 제 2 OTS 장치의 출력 신호에 응답해서 상기 전원 전압 라인 및 상기 접지 전압 라인을 연결하는 NMOS 트랜지스터를 더 포함하는 반도체 집적 회로 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전원 전압 라인 및 상기 접지 전압 라인 사이에 연결되는 클램핑 회로부를 더 포함하는 반도체 집적 회로 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 클램핑 회로부는,
    상기 전원 전압 라인과 연결되는 캐패시터;
    상기 캐패시터와 상기 접지 전압 라인 사이에 연결되는 저항; 및
    상기 캐패시터와 상기 저항의 연결 노드의 전압에 응답하여, 상기 전원 전압 라인의 정전기를 상기 접지 전압 라인으로 전달하는 스위칭 트랜지스터를 포함하는 반도체 집적 회로 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 패드와 내부 회로 사이에 연결되며, 상기 정전기를 상기 전원 전압 라인 또는 상기 접지 전압 라인을 통해 배출시키도록 구성된 CDM(charge device model) 방전 보호부를 더 포함하는 반도체 집적 회로 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 CDM 방전 보호부는,
    상기 데이터 패드와 연결되는 저항;
    상기 전원 전압 라인 및 상기 저항 사이에 연결되는 제 1 CDM 방전부; 및
    상기 제 1 CDM 방전부 및 상기 접지 전압 라인과 연결되는 제 2 CDM 방전부를 포함하는 반도체 집적 회로 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 CDM 방전부는 복수의 OTS 장치를 포함하는 반도체 집적 회로 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 2 CDM 방전부는 복수의 OTS 장치를 포함하는 반도체 집적 회로 장치.
  17. 삭제
  18. 삭제
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* Cited by examiner, † Cited by third party
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US20080080109A1 (en) * 2006-09-29 2008-04-03 Alexander Duch Electric device protection circuit and method for protecting an electric device
US20090244796A1 (en) * 2008-03-31 2009-10-01 Tang Stephen H Electrostatic discharge protection circuit including ovonic threshold switches

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