KR20150037866A - 네거티브 미분 저항 물질을 갖는 메모리에서의 저장 - Google Patents

네거티브 미분 저항 물질을 갖는 메모리에서의 저장 Download PDF

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KR20150037866A
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

메모리 셀은, 반도체 물질에 의해 제 2 소스/드레인 단자로부터 이격된 제 1 소스/드레인 단자를 갖는 트랜지스터와, 게이트 단자 전압의 증가가 반도체 물질의 전도성을 증가시키도록 반도체 물질에 근접하게 위치한 게이트 단자를 포함하고, 제 1 소스/드레인 단자는 네거티브 미분 저항 물질에 직렬 접속된다.

Description

네거티브 미분 저항 물질을 갖는 메모리에서의 저장{STORING MEMORY WITH NEGATIVE DIFFERENTIAL RESISTANCE MATERIAL}
많은 컴퓨터 제품은 정적 랜덤 액세스 메모리(static random access memory: SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)를 사용한다. 이들 메모리 유형의 각각은 상이한 장점을 갖는다. 예컨대, SRAM은 상보형 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 기술과 호환가능하며, 프로세서 다이에 통합될 수도 있다. 또한, DRAM은 작은 풋프린트(footprint)를 차지하는 회로를 가지며, DRAM은 종종 기억 장치에 사용된다.
첨부된 도면은 본원에서 설명된 원리들의 다양한 예를 도시하며, 본 명세서의 일부이다. 도시된 예들은 단순한 예일 뿐이며, 특허청구범위의 범위를 제한하지 않는다.
도 1은 본원에서 설명된 원리에 따른 예시적 트랜지스터의 도면이다.
도 2는 본원에서 설명된 원리에 따른 예시적 트랜지스터의 도면이다.
도 3은 본원에서 설명된 원리에 따른, 로드 라인(load lines)을 개략적으로 나타내는 예시적 차트의 도면이다.
도 4는 본원에서 설명된 원리에 따른 예시적 신호 프로파일의 도면이다.
도 5는 본원에서 설명된 원리에 따른 예시적 신호 프로파일의 도면이다.
도 6은 본원에서 설명된 원리에 따른 예시적 신호 프로파일의 도면이다.
도 7은 본원에서 설명된 원리에 따른 예시적 신호 프로파일의 도면이다.
도 8은 본원에서 설명된 원리에 따른 메모리 디바이스의 예시적 회로의 도면이다.
도 9는 본원에서 설명된 원리에 따른, 메모리 저장을 위한 예시적 방법의 도면이다.
도 10은 본원에서 설명된 원리에 따른 메모리 디바이스를 동작시키기 위한 프로세스의 예시적 흐름도이다.
DRAM 및 SRAM은 둘 다 단점을 갖는다. 예컨대, DRAM은 CMOS와 호환될 수 없으며, 따라서, DRAM은 CMOS 기술이 장착된 프로세서 또는 다른 칩에서 상업적으로 사용되지 않는다. 또한, SRAM은 DRAM의 풋프린트(footprint)보다 5 내지 10배 더 큰 풋프린트를 갖는다.
본원에서 설명된 원리들은 트랜지스터의 소스/드레인 단자에 직렬 접속된 네거티브 미분 저항(negative differential resistance: NDR) 물질을 갖는 메모리 셀을 포함한다. NDR 물질은, 특정 전류 범위에서 전류의 증가에 따라 전압 강하를 겪는 물질의 특성을 나타내는 물질일 수 있다. 그런 메모리 셀은 CMOS와 호환 가능하며, 작은 풋프린트를 갖는다. 따라서, 본원에서 설명된 원리에 따라 구성된 메모리 셀은 DRAM과 SRAM 양쪽 모두의 장점을 갖는 메모리 셀을 초래할 수 있다. NDR 물질을 갖는 메모리에 저장하는 것은, 트랜지스터의 제 1 소스/드레인 단자에 직렬 접속된 NDR 물질을 갖는 쌍안정 메모리 셀의 제 1 안정 영역 내의 제 1 값에서 전압을 홀딩하는 것과, 쌍안정 메모리 셀의 저항 상태를 스위칭하도록 전압을 제 2 값으로 변경하는 것을 포함한다.
이하에서는, 설명의 목적으로, 본 발명의 시스템 및 방법의 완전한 이해를 제공하기 위해 다수의 특정 세부사항들이 제시된다. 그러나, 당업자에게는 본 발명의 장치, 시스템 및 방법이 이들 특정 세부사항 없이 실행될 수 있음이 명백할 것이다. 본 명세서에서 "예" 또는 유사한 용어에 대한 언급은, 설명된 특정 기능, 구조 또는 특징이 적어도 그 하나의 예에 포함된다는 것을 의미하며, 다른 예에서도 반드시 그렇다는 것은 아니다.
도 1은 본원에서 설명된 원리에 따른, 예시적 트랜지스터(100)의 도면이다. 이 예에서, 트랜지스터(100)는 제 2 소스/드레인 단자(104)로부터 이격된 제 1 소스/드레인 단자(102)를 갖는다. 제 1 및 제 2 소스/드레인 단자(102, 104)는 n형 반도체 물질로 구성될 수 있다. p형 반도체 물질(106)은 제 1 및 제 2 소스/드레인 단자(102, 104)를 분리시킬 수 있다. 또한, 게이트 단자(110)는 p형 반도체 물질(106)에 근접하게 위치될 수 있다. 도시된 예에서, p형 반도체 물질(106)은 게이트 절연체(108)에 의해 게이트 단자(110)와 분리된다. 몇몇 예에서, 게이트 절연체는 금속 산화물 물질로 구성된다. 또한, 제 1 소스/드레인 단자(102)는 제 1 수직 커넥터(112)에 접속되고, 제 2 소스/드레인 단자(104)는 제 2 수직 커넥터(114)에 접속된다. 제 1 및 제 2 수직 커넥터(112, 114)는 다른 층들에 형성된 수직 상호접속 액세스 경로 내에 형성되는 컨택트일 수 있다. 이 예에서, NDR 물질(116)은 제 1 수직 커넥터(112)에 집적된다. 또다른 전기적 전도성 물질(118)이 NDR 물질(116) 상에 증착되어, 트랜지스터와 전기적 접속을 설정하는 것을 돕는다.
몇몇 예에서, p형 반도체 물질(106)은 p형 반도체 물질(106) 내에서 약하게 결합된 전자와 결합되는 물질로 도핑된 실리콘으로 구성된다. 몇몇 예에서, 붕소, 알루미늄, 인듐, 갈륨, 다른 도펀트 또는 이들의 결합이 실리콘에 도핑된다. 그런 도핑의 전반적인 영향으로 p형 반도체 물질(106)은 전자를 수용할 수 있는 양 전하를 갖게 된다.
제 1 및 제 2 소스/드레인 단자(102, 104)의 n형 반도체 물질은 이들 단자에 전자의 과잉을 제공하는 물질로 도핑된 실리콘일 수 있다. 몇몇 예에서, 이들 단자에 도핑된 물질은 비소, 인, 비스무트, 안티몬, 다른 도펀트 또는 이들의 결합이다.
몇몇 예에서, 게이트 단자에 인가된 양의 전압에 응답하여, p형 반도체 물질(106)로 전자를 유인하는 전계가 생성되어 p형 반도체 물질(106)을 전기적 전도 상태가 되게 한다. 몇몇 예에서, 과잉 전자가 저장되어 있는 n형 반도체 물질로부터 전자가 인출된다. 몇몇 예에서, 트랜지스터는 게이트 단자에 인가되는 양의 전압이 클수록 p형 반도체 물질(106)로 더 많은 수의 전자가 유인되는 관계를 나타낸다.
n형 반도체 물질로 구성된 단자들 및 p형 반도체 물질(106)의 그러한 배치는 CMOS 기술에 따라 구성될 수 있다. 몇몇 예에서, 제 1 소스/드레인 단자는 트랜지스터에 전압을 공급하는 전압원에 전기적으로 접속된다. 그러나, p형 반도체 물질(106)은 게이트 단자(110)에 전압이 인가될 때 제공되는 전계가 없으면 절연체의 역할을 수행하므로, 게이트 단자(110)에 인가되고 있는 전압이 없을 경우, 전류는 p형 반도체 물질(106)을 통해 흐르지 않을 것이다.
NDR 물질(116)은 저 저항 특성을 나타내는 제 1 안정 상태 및 고 저항 특성을 나타내는 제 2 안정 상태를 갖는 쌍안정 물질일 수 있다. 예컨대, NDR 물질(116)이 고 저항 상태를 나타낼 때, NDR 물질(116)은 전기적 전도성 물질(118)로부터 제 1 소스/드레인 단자(102)와 접촉하는 제 1 수직 커넥터(112)로 전달되는 대부분의 전류를 차단하는 절연체로서 기능한다. 전압이 게이트 단자(110)에 인가되고 NDR 물질(116)이 고 저항 특성을 나타낼 때에는, 소량의 전류가 트랜지스터(100)를 통과할 수 있다. 그런 예에서, NDR 물질(116)은 트랜지스터(100)를 통과할 수 있는 전류의 양을 제한한다.
한편, NDR 물질(116)이 저 저항 특성을 나타내고 게이트 단자(110)에 양의 전압이 인가될 때에는, 상당히 큰 양의 전류가 트랜지스터(100)를 통과할 수 있다. 그런 예에서, p형 반도체 물질(106)은 회로내에서 가장 높은 저항을 나타낼 수 있으며, 따라서, p형 반도체 물질(106)은 트랜지스터(100)를 통한 전류의 양을 제한할 수 있다. 몇몇 예에서, NDR 물질(116)이 저 저항 특성을 나타내고 있을 때, NDR 물질(116)은 대량의 전류가 전기적 전도성 물질(118)을 통해 제 1 수직 커넥터(112)로 전달될 수 있게 한다. 따라서, 게이트 단자(110)에 인가된 전압의 양은 트랜지스터(100)를 통과하도록 허용된 전류의 양을 제어하는 데에 사용될 수 있다. 예컨대, 게이트 단자(110)에 전압이 인가되지 않으면, NDR 물질(116)이 높은 저항 특성을 나타내든지 낮은 저항 특성을 나타내든지 상관없이, 전류는 트랜지스터를 통과하지 않을 것이다. 그러나, 작은 전압이 게이트 단자(110)에 인가되고 NDR 물질(116)이 저 저항 특성을 나타낼 때, 게이트 단자에 인가된 저 전압으로 인해 단지 소량의 전류가 트랜지스터를 통과할 수 있다. 따라서, NDR 물질(116)이 저 저항 특성을 나타내는 동안 게이트 단자(110)에 인가된 전압이 증가됨에 따라, 더 많은 전류가 트랜지스터(100)를 통과하도록 허용된다.
제 2 소스/드레인 단자(104)는 트랜지스터(100)를 통과하는 전류의 양을 측정할 수 있는 전류 센서에 접속될 수 있다. 예컨대, 전류 센서는 게이트 단자(110)에 전압이 인가되지 않을 때에는 전류를 측정할 수 없을 것이다. 또한, 전류 센서는 게이트 단자(110)에 전압이 인가되고 NDR 물질(116)이 고 저항 특성을 나타낼 때에는 낮은 전류량을 측정할 수 있다. 또한, 전류 센서는 게이트 단자(110)에 전압이 인가되고 NDR 물질이 저 저항성을 나타낼 때에는 상당히 큰 전류량을 측정할 수 있다.
소스/드레인 단자에 직렬 접속된 NDR 물질을 갖은 이와 같은 트랜지스터는 메모리 셀로서 사용될 수 있다. 메모리 셀로의 기록을 위해, NDR 물질(116)의 저항 상태는 변경될 수 있다. 메모리 셀 내에 저장된 정보를 판독하기 위해, 게이트 단자(110)에 일시적으로 전압이 인가되고 전류 센서에 의해 전류가 측정될 수 있다. NDR 물질이 높은 저항성을 나타내는 경우에서처럼 전류 센서가 낮은 전류량을 측정하면, 메모리 셀은 "0"을 이진 정보로 저장하고 있을 수 있다. 한편, NDR 물질(116)이 낮은 저항 특성을 나타내는 경우에서처럼 전류 센서가 상당히 높은 전류량을 측정하면, 메모리 셀은 "1"을 이진 정보로 저장하고 있을 수 있다.
몇몇 예에서, NDR 물질은 니오븀, 티타늄, 텅스텐, 망간, 철, 바나듐, 이들의 산화물, 이들의 질화물, 이들의 도핑된 합금 및 이들의 결합으로 구성된 그룹으로부터 선택된 금속이다. 몇몇 예에서, NDR 물질은 크롬 도핑된 바나듐 산화물을 포함한다. 몇몇 예에서, NDR 물질은 MIT(metal to insulator transition) 물질이다. MIT 물질은 MIT 물질의 내부 온도가 천이 온도보다 높은지 낮은지에 따라 그에 대응하는 두 개의 독립적인 안정 저항 상태 또는 양상을 가질 수 있다. 한가지 저항 양상은 MIT 물질이 금속과 유사한 저 저항성을 나타내어 높은 전도성을 갖는 금속성 또는 전도성 양상이다. 다른 저항 양상은 MIT 물질이 절연체와 유사한 저항성을 나타내는 절연체 양상이다.
도 2는 본원에서 설명된 원리에 따른 예시적 트랜지스터(200)의 도면이다. 여기에서, 트랜지스터(200) 및 NDR 물질(202)은 개략적으로 제시된다. 몇몇 예에서, 제 1 소스/드레인 단자(204)는 NDR 물질(202)에 전기적으로 접속되고, NDR 물질(202)은 차례로 기록 라인(206)에 전기적으로 접속될 수 있다. 또한, 제 2 소스/드레인 단자(208)는, 메모리 어레이에서 트랜지스터를 선택하기 위해 사용되는 비트 라인(209)에 전기적으로 접속될 수 있다. 또한, 게이트 단자(210)는 판독 인에이블 라인(212)에 전기적으로 접속될 수 있다.
NDR 물질은 기판 위에 수직으로 배열될 수 있고, 따라서 기판 상에서 메모리 셀의 전반적으로 작은 풋프린트를 허용한다. 따라서, 본원에서 설명된 원리는 프로세서 다이 상에서와 같이 회로 공간이 제한되는 애플리케이션에서 사용될 수 있다.
도 3은 본원에서 설명된 원리에 따른, 메모리 셀의 로드 라인을 개략적으로 나타내는 예시적 차트(300)의 도면이다. 이 예에서, y 축(302)은 임의의 단위에서의 전류를 개략적으로 나타내며, x 축(304)은 임의의 단위에서의 전압을 개략적으로 나타낸다. 범례(306)는 각 라인이 개략적으로 무엇을 나타내는지를 표시한다.
예컨대, 라인(308)은 NDR 물질의 전류-전압 관계를 나타낸다. 이 예에서, NDR 물질은 전류 제어형 NDR 물질이다. 라인(308)은 NDR 물질이 안정한 고 저항 영역(310), 불안정한 네거티브 영역(312) 및 안정한 저 저항 영역(314)을 갖는다는 것을 개략적으로 나타낸다.
도 3의 예에서, 고 저항 영역(310)에서, NDR 물질은, 전압의 점진적 증가가 전류의 불균형하게 작은 증가에 따라 달성되는 고 저항 특성을 나타낸다. 반면에, 저 저항 영역(314)에서, NDR 물질은, 전압의 점진적 증가가 전류의 불균형하게 큰 증가에 따라 달성되는 저 저항 특성을 나타낸다. 네거티브 저항 영역(312)에서, NDR 물질은 전압이 감소함에 따라 전류가 증가하는 특성을 나타낸다. 이 영역(312)에서, NDR 물질은 안정하지 않다. 따라서, NDR 물질은 고 저항 영역(310)이나 저 저항 영역(314) 중 어느 하나와 연관된 특성을 나타내기가 쉬울 것이다.
몇몇 예에서, NDR 물질을 기존의 상태 내에서 유지하기 위해, 전압은 그 상태와 연관된 안정한 영역 내에서 유지된다. 예컨대, 차트(300)에서 개략적으로 나타낸 NDR 물질을 고 저항 상태로 홀딩하기 위해, 전압은 고 저항 영역(310) 내에 머무르도록 0과 1 임의 전압 단위 사이에서 홀딩될 수 있다. 한편, 차트(300)에서 개략적으로 나타낸 NDR 물질을 저 저항 상태로 홀딩하기 위해, 전압은 저 저항 영역(314) 내에 머무르도록 0.5 보다 높은 임의 전압 단위로 홀딩될 수 있다.
NDR 물질을 상이한 저항 상태로 스위칭하기 위해, 전압은 고 저항 영역(310)과 저 저항 영역(314) 사이의 중첩 부분의 외부로 이동될 수 있다. 예컨대, NDR 물질을 고 저항 상태로부터 저 저항 상태로 스위칭하기 위해, 전압은 1.1 임의 전압 단위 위로 이동될 수 있다. 그런 상황에서, 차트(300)에 도시된 NDR 물질과 같은 NDR 물질은, 전압 값이 고 저항 영역(310)의 외부에 있으므로, 저 저항 상태로 스위칭할 것이다. 마찬가지로, NDR 물질을 고 저항 상태로 스위칭하기 위해, 전압은 0.5 임의 전압 단위 밑으로 떨어질 수 있다. 그런 상황에서, 차트(300)에 도시된 NDR 물질과 같은 NDR 물질은, 전압 값이 저 저항 영역(310)의 외부에 있으므로, 고 저항 상태로 스위칭할 것이다.
NDR 물질의 저 저항 상태와 고 저항 상태 사이에서의 스위칭은 트랜지스터없이 달성될 수 있다. 그러나, 트랜지스터는 NDR 물질을 통과하도록 허용된 전류의 양을 제한할 수 있다. 예컨대, 라인(316)은 트랜지스터 및 NDR 물질을 갖는 메모리 셀에 "1"을 기록하기 위한 로드(load)를 개략적으로 나타낼 수 있다. 도 3의 예에서, 라인(316)의 전류는 15 임의 전류 단위에서 최대가 되며 트랜지스터의 p형 반도체 물질이 전류 흐름을 제한하고 있음을 도시한다.
도 3의 예에 따르면, 라인(318)은 메모리 셀에 "0"을 기록하기 위해 사용될 수 있는 값들을 개략적으로 나타낸다. 또한, 라인(320)은 고 저항 상태 또는 저 저항 상태 내에서 NDR 물질을 홀딩하기 위해 사용될 수 있는 로드 값들을 개략적으로 나타낼 수 있다. 홀딩 전압 값은 NDR 물질을 고 저항 상태 또는 저 저항 상태 내에서 홀딩하기 위한 전압 값과 동일할 수 있다. 그런 홀딩 전압 값은 고 저항 영역 전압 범위(322)와 저 저항 영역 전압 범위(324) 사이의 중첩 부분(321) 내에 있을 수 있다. 홀딩 전압값이 이들 영역(322, 324)의 중첩 부분(321) 내에 있는 동안, 전압이 기존의 저항 상태와 연관된 전압 범위를 벗어나도록 이동되지 않는 한, NDR 물질은 기존의 영역 내에서 안정하게 유지될 것이다. 몇몇 예에서, 홀딩 전압 값이 2 이상의 저항 상태와 호환가능하더라도, 전압이 예시된 전압 범위들(322, 324) 내에서 유지되는 한, 히스테리시스에 의해, NDR 물질이 저항 상태들을 스위칭하는 것이 방지된다.
도 3의 라인(326)은 전류가 트랜지스터를 통과하도록 허용함으로써 전류 센서가 그 전류를 측정하게 하도록 게이트 단자에 전압을 인가하는 데에 사용될 수 있는 로드를 개략적으로 나타낸다. 전류 센서에 의해 측정된 전류 값에 기초하여, 메모리 셀은 메모리 셀을 판독하는 소스에 "1" 또는 "0"을 이진 정보로 보고할 수 있다.
도 4는 본원에서 설명된 원리에 따른 예시적 신호 프로파일(400)의 도면이다. 이 예에서, 신호 프로파일(400)은 NDR 물질을 기존의 저항 상태 내에서 홀딩하는 것을 개략적으로 나타낸다. 이 예에서, 기록 라인(402)은 트랜지스터의 소스/드레인 단자에 접속될 수 있고, 비트 라인(404)은 트랜지스터의 다른 소스/드레인 단자에 접속될 수 있으며, 판독 인에이블 라인(406)은 게이트 단자에 접속될 수 있다. 이들 라인(402, 404, 406)의 각각에는 전압이 인가될 수 있다. 도 4의 예에서, 인가된 전압의 각각은 일정한 레벨에서 유지된다.
도 5는 본원에서 설명된 원리에 따른 예시적 신호 프로파일(500)의 도면이다. 이 예에서, 신호 프로파일(500)은 NDR 물질이 저 저항 상태로 설정되는 것을 개략적으로 나타낸다. 이 예에서, 기록 라인(502)에 인가된 전압은 일시적으로 증가하는 반면에, 비트 라인(504)에 인가된 전압은 일시적으로 감소된다. 그러한 구성은 전반적인 전압차를 일시적으로 더 커지게 하며, 따라서, NDR 물질은 저 저항 상태로 스위칭된다. 저항 상태를 스위칭한 후에, 기록 라인(502) 및 비트 라인(504) 양쪽에 대한 전압은, NDR 물질을 저 저항 상태에서 홀딩하도록 도 4에 개략적으로 도시되는 홀딩 레벨로 복귀할 수 있다. 판독 인에이블 라인(506)은 게이트 단자에 인가된 홀딩 전압량을 유지한다.
도 6은 본원에서 설명된 원리에 따른 예시적 신호 프로파일(600)의 도면이다. 이 예에서, 신호 프로파일(600)은 NDR 물질을 고 저항 상태로 재설정하는 것을 개략적으로 도시한다. 이 예에서 기록 라인(602)에 인가된 전압은 일시적으로 감소하는 반면에, 비트 라인(604)에 인가된 전압은 일시적으로 증가한다. 그런 구성은 전반적인 전압차를 더 작아지게 하고, 따라서, NDR 물질은 고 저항 상태로 스위칭된다. 저항 상태를 스위칭한 후에, 기록 라인(502) 및 비트 라인(504) 양쪽에 대한 전압은, NDR 물질을 고 저항 상태에서 홀딩하도록 도 4에 개략적으로 도시되는 홀딩 레벨로 복귀할 수 있다. 판독 인에이블 라인(506)은 게이트 단자에 인가된 홀딩 전압량을 유지한다.
도 7은 본원에서 설명된 원리에 따른 예시적 신호 프로파일(700)의 도면이다. 이 예에서, 신호 프로파일(700)은 NDR 물질의 저항 상태를 판독하는 것을 개략적으로 도시한다. 이 예에서, 비트 라인(702)은 전류 센서에 전기적으로 접속된다. 기록 라인(704)은 그 전압을 유지하는 반면에, 판독 인에이블 라인(706)은 일시적인 전압 증가를 갖는다. 트랜지스터의 게이트 단자에 접속되는 판독 인에이블 라인(706)에 인가된 전압의 그러한 일시적 증가는, 전류 센서가 NDR 물질의 저항 상태를 결정할 수 있을 정도로 충분한 전류가 트랜지스터를 통과하도록 허용할 수 있다.
도 8은 본원에서 설명된 원리에 따른 메모리 디바이스(802)의 예시적 회로(800)의 도면이다. 이 예에서, 회로(800)는 프로세서 다이(804)에 집적된다. 도 8에서, 회로는 행 및 열의 어레이로 배열된 복수의 메모리 셀(806)을 포함한다. 도 8에서, 각각의 메모리 셀은 NDR 물질(810)에 직렬 접속된 트랜지스터(808)를 포함한다. 각 메모리 셀은 단일 비트의 정보, 예컨대, "1" 또는 "0"을 이진 정보로 저장할 수 있다. 몇몇 예에서, 복수의 메모리 셀(806)은 복수의 프로세서 모듈을 갖는 집적 회로 내에 통합된다.
두 행마다 한 행(812)은 각 메모리 셀(806)의 NDR 물질(810)에 전기적으로 접속되는 기록 라인이 될 수 있다. NDR 물질(810)의 각각은 트랜지스터(808)의 소스/드레인 단자(814)에 접속될 수 있다. 남은 행(816)은 각각의 메모리 셀(806)의 다른 소스/드레인 단자(818)에 전기적으로 접속되는 판독 인에이블 라인이 될 수 있다. 기록 라인과 판독 라인은 둘 다 각각의 행에 전압을 인가하는 전압원과 전기적으로 통신할 수 있다.
또한, 각각의 열은 소정의 메모리 셀을 선택하는데에 사용되는 비트 라인이 될 수 있다. 각각의 비트 라인도 역시 전압원에 접속된다. 특정 메모리 셀에 대한 메모리 기록이 필요할 때, 각각의 기록 라인은 양의 전압을 일시적으로 인가하고 각각의 비트 라인은 음의 전압을 일시적으로 인가함으로써, 전체 전압이 NDR 물질(810)로 하여금 저항 상태를 스위칭하도록 한다. NDR 물질(810)을 기존의 저항 상태내에서 홀딩하기 위해, 기록 라인 및 비트 라인은 둘 다 사전 결정된 홀딩 전압 값을 인가하도록 복귀할 수 있다.
메모리 셀(806)에서 정보의 비트를 판독하기 위해, 판독 인에이블 라인은 증가된 양의 전압을 일시적으로 인가할 수 있으며, 이것은 게이트 단자에 전원을 공급하여 전류가 트랜지스터(808)를 통과할 수 있도록 한다. 전류의 발생은 전류 센서(820)에 의해 판독될 수 있는데, 전류 센서(820)는 비트 라인에는 전기적으로 접속되지만 메모리로부터는 떨어져 있을 수 있다. 스위칭 로직은 전류 센서(820)에 비트 라인을 일시적으로, 그리고 전기적으로 접속시킬 수 있다. 몇몇 예에서는, 동일한 스위칭 로직이 비트 라인을 전압원에 접속시킨다.
메모리 다비이스는 메모리를 사용하는 임의의 디바이스일 수 있다. 예컨대, 메모리 디바이스의 비-배타적 리스트는 유형의 기억 장치, 컴퓨터, 전기 태블릿, 랩탑, 시계, 전화기, 서버, 라우터, 프로세서, 다른 메모리 디바이스 또는 이들의 결합을 포함할 수 있다.
도 9는 본원에서 설명된 원리에 따른, 메모리 저장을 위한 예시적 방법(900)의 도면이다. 이 예에서 방법(900)은, 트랜지스터의 제 1 소스/드레인 단자에 직렬 접속된 NDR 물질을 갖는 쌍안정 메모리 셀의 안정한 영역 내의 제 1 값에서 전압을 홀딩하는 단계(902)와, 쌍안정 메모리 셀의 저항 상태를 스위칭하기 위해 전압을 제 2 값으로 변경하는 단계(904)를 포함한다.
몇몇 예에서, 방법은 또한 트랜지스터의 제 2 소스/드레인 단자에 전기적으로 접속된 전류 센서에 의해 저항 상태를 측정하는 단계를 포함한다. 제 2 소스/드레인 단자에 접속된 전류 센서에 의해 저항 상태를 측정하는 단계는 트랜지스터의 게이트 단자를 사용하여 제 1 소스/드레인 단자와 제 1 소스/드레인 단자 사이의 전기적 전도성을 변경하는 단계를 포함할 수 있다.
또한, 상기 방법은 메모리 셀을 고 저항 상태로 스위칭하기 위해 전압을 일시적으로 감소시키거나 메모리 셀을 저 저항 상태로 스위칭하기 위해 전압을 일시적으로 증가시키는 단계를 포함할 수 있다. 전압을 감소시키거나 증가시키는 단계 이후에, 전압 레벨은 기존의 저항 상태 내에서 NDR 물질을 홀딩하기 위해 홀딩 전압 레벨로 복귀할 수 있다.
도 10은 본원에서 설명된 원리에 따른, 메모리 디바이스를 동작시키기 위한 프로세스의 예시적 흐름도(1000)이다. 이 예에서, 프로세스는 메모리 디바이스가 메모리 기록을 지시받았는지 여부를 판정하는 단계(1002)를 포함할 수 있다.
메모리 디바이스가 메모리에 정보를 기록하도록 지시받았다면, 메모리 디바이스는 먼저 어느 메모리 셀에 그 정보를 기록할지를 결정할 수 있다(1004). 다음에, 메모리 디바이스는 그 메모리 셀의 저항 상태를 스위칭하기 위해 NDR 물질에 직렬 접속된 소스/드레인 단자에 인가된 전압을 변경할 수 있다(1006). 한편, 메모리 디바이스가 메모리 기록을 지시받지 않았다면, 메모리 디바이스는 NDR 물질의 기존의 저항 상태에 대한 안정한 범위 내에서 NDR 물질에 인가된 전압을 홀딩할 수 있다(1008).
상기 프로세스는 또한 메모리 디바이스가 메모리 셀을 판독하도록 지시받았는지 여부를 판정하는 단계(1010)를 포함할 수 있다. 지시받지 않았다면, 메모리 디바이스는 NDR 물질의 기존의 저항 상태의 안정한 범위 내에서 전압을 계속 홀딩할 수 있다(1008). 메모리 디바이스가 메모리 셀을 판독하도록 지시받았다면, 메모리 디바이스는 메모리 셀의 판독 인에이블 라인 상의 전압을 일시적으로 증가시킬 수 있다(1012). 메모리 디바이스는, 판독 인에이블 라인에 대한 일시적 전압 증가 동안, 트랜지스터를 통과하는 전류를 측정할 수 있다(1014). 다음에, 상기 프로세스는 전류 측정량이 "1" 임계치보다 높은지 여부를 판정하는 단계(1016)를 포함할 수 있다. 전류가 "1" 임계치보다 높다면, 메모리 디바이스는 "1"을 이진 정보로 보고할 수 있다(1018). 전류 측정량이 "1" 임계치보다 낮으면, 메모리 디바이스는 "0"을 이진 정보로 보고할 수 있다. 몇몇 예에서, NDR 물질이 고 저항 상태에 있을 경우, 전류 센서는 1 암페어와 같은 특정 암페어 레벨을 측정한다. 몇몇 예에서, NDR 물질이 저 저항 상태에 있을 경우, 전류 센서는 15 암페어와 같은 특정 암페어 레벨을 측정한다.
이상의 예들은 특정 유형의 트랜지스터를 사용하여 설명되었지만, 본원에서 설명된 원리에 따라 임의 유형의 트랜지스터가 사용될 수 있다. 또한, 메모리 셀의 배열은 특정 배열로써 설명되었지만, 본원에서 설명된 원리에 따라 메모리 셀의 임의의 배열이 사용될 수 있다. 이상의 예들은 소스/드레인 단자, p형 반도체 물질 및 게이트 단자에 대한 NDR 물질의 특정 위치와 특히 관련하여 설명되었지만, 본원에서 설명된 원리와 호환 가능한, 소스/드레인 단자, p형 반도체 물질 및 게이트 단자에 대한 NDR 물질의 임의의 위치 또는 배열이 사용될 수 있다. 위의 예들은 트랜지스터의 제 1 소스/드레인 단자와 제 2 소스/드레인 단자 사이의 특정 유형의 반도체 채널과 관련하여 설명되었지만, 본원에서 설명된 원리와 호환가능한 임의의 채널이 사용될 수 있다.
위의 예들은 특정 유형의 NDR 물질과 관련하여 설명되었지만, 본원에서 설명된 원리와 호환 가능한 NDR 특성을 나타내는 임의의 물질이 사용될 수 있다. 위의 예들은 특정 NDR 특성 및/또는 로드 라인과 특히 관련하여 설명되었지만, 본원에서 설명된 원리에 따른 상이한 NDR 특성 및/또는 로드 라인이 사용될 수 있다. 또한, 위의 예들은 특정 방법 및 프로세스와 관련하여 설명되었지만, 본원에서 설명된 원리와 호환가능한 임의의 방법 또는 프로세스가 사용될 수 있다.
위의 예들은 메모리에 기록하고 메모리에 판독하는 특정 방식과 관련하여 설명되었지만, 본원에서 설명된 원리와 호환가능한, 메모리에 대해 판독 및 기록을 행하는 임의의 방식이 사용될 수 있다. 또한, 전류의 측정은 특정 예들과 특히 관련하여 전술되었지만, 본원에서 설명된 원리와 호환가능한 임의의 전류 측정 방법 및 메커니즘이 사용될 수 있다. 또한, 메모리 디바이스는 메모리 셀의 특정 배열과 관련하여 설명되었지만, 본원에서 설명된 원리와 호환가능한 임의의 메모리 셀 배열이 사용될 수 있다.
전술된 설명은 설명된 원리들의 예를 예시하고 설명하기 위해 제공되었을 뿐이다. 이 설명은 배타적이거나 이들 원리를 개시된 임의의 정확한 형태로 제한하고자 의도된 것이 아니다. 전술된 교시를 고려하여 다양한 수정 및 변형이 가능하다.

Claims (15)

  1. 반도체 물질에 의해 제 2 소스/드레인 단자로부터 이격된 제 1 소스/드레인 단자를 갖는 트랜지스터와,
    게이트 단자 전압의 증가가 상기 반도체 물질의 전도성을 증가시키도록 상기 반도체 물질에 근접하게 위치한 게이트 단자를 포함하되,
    상기 제 1 소스/드레인 단자는 네거티브 미분 저항 물질(a negative differential resistance material)에 직렬 접속되는
    메모리 셀.
  2. 제 1 항에 있어서,
    상기 네거티브 미분 저항 물질은 전류 제어형 네거티브 미분 저항 물질인
    메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 2 소스/드레인 단자는 전류 센서에 전기적으로 접속되는
    메모리 셀.
  4. 제 1 항에 있어서,
    상기 네거티브 미분 저항 물질은 상기 제 1 소스/드레인 단자에 접속된 수직 커넥터에 통합되는
    메모리 셀.
  5. 제 1 항에 있어서,
    상기 제 1 소스/드레인 단자는 기록 라인에 접속되고, 상기 제 2 소스/드레인 단자는 비트 라인에 접속되고, 상기 게이트 단자는 판독 인에이블 라인에 접속되는
    메모리 셀.
  6. 복수의 행 및 복수의 열로 배열된 복수의 메모리 셀을 포함하되,
    각각의 메모리 셀은, 반도체 물질에 의해 제 2 소스/드레인 단자로부터 이격된 제 1 소스/드레인 단자를 갖는 트랜지스터와, 상기 반도체 물질에 근접하게 위치한 게이트 단자를 포함하고,
    상기 제 1 소스/드레인 단자는 네거티브 미분 저항 물질에 직렬 접속되는
    메모리 디바이스.
  7. 제 6 항에 있어서,
    상기 메모리 셀은 상보형 금속 산화물 반도체 회로를 포함하는
    메모리 디바이스.
  8. 제 6 항에 있어서,
    상기 복수의 행은 전류 센서에 접속되는
    메모리 디바이스.
  9. 제 6 항에 있어서,
    상기 제 1 소스/드레인 단자는 기록 라인에 접속되고, 상기 제 2 소스/드레인 단자는 비트 라인에 접속되고, 상기 게이트 단자는 판독 인에이블 라인에 접속되는
    메모리 디바이스.
  10. 제 6 항에 있어서,
    상기 복수의 메모리 셀은 복수의 프로세서 모듈을 포함하는 집적 회로에 통합되는
    메모리 디바이스.
  11. 네거티브 미분 저항 물질을 갖는 메모리에서의 저장 방법으로서,
    쌍안정 메모리 셀(a bistable memory cell)의 제 1 안정 영역 내의 제 1 값에서 전압을 홀딩하는 단계－상기 쌍안정 메모리 셀은 트랜지스터의 제 1 소스/드레인 단자에 직렬 접속된 네거티브 미분 저항 물질을 포함함－와,
    상기 쌍안정 메모리 셀의 저항 상태(a resistance state)를 스위칭하도록 상기 전압을 제 2 값으로 변경하는 단계를 포함하는
    저장 방법.
  12. 제 11 항에 있어서,
    상기 트랜지스터의 제 2 소스/드레인 단자에 전기적으로 접속된 전류 센서에 의해 상기 저항 상태를 측정하는 단계를 더 포함하는
    저장 방법.
  13. 제 12 항에 있어서,
    제 2 소스/드레인 단자에 전기적으로 접속된 전류 센서에 의해 상기 저항 상태를 측정하는 단계는, 상기 트랜지스터의 게이트 단자를 사용하여 상기 제 1 소스/드레인 단자와 상기 제 2 소스/드레인 단자 사이의 전기적 전도성을 변경하는 단계를 포함하는
    저장 방법.
  14. 제 11 항에 있어서,
    상기 쌍안정 메모리 셀의 저항 상태를 스위칭하도록 상기 전압을 제 2 값으로 변경하는 단계는, 상기 쌍안정 메모리 셀을 고 저항 상태로 스위칭하도록 상기 전압을 일시적으로 감소시키는 단계를 포함하는
    저장 방법.
  15. 제 11 항에 있어서,
    상기 쌍안정 메모리 셀의 저항 상태를 스위칭하도록 상기 전압을 제 2 값으로 변경하는 단계는, 상기 쌍안정 메모리 셀을 저 저항 상태로 스위칭하도록 상기 전압을 일시적으로 증가시키는 단계를 포함하는
    저장 방법.
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