TW201419276A - 重配置以提供單體電容的ｄｒａｍ記憶格 - Google Patents

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Abstract

一種半導體裝置包含動態隨機存取記憶體(DRAM)記憶體陣列。DRAM記憶體陣列包含多數DRAM記憶格。各DRAM記憶格包含電容器。在半導體裝置內的切換電路配置成切換至一狀態，在所述狀態中，切換電路將至少二DRAM記憶格的電容器連接在一起，以在第一節點與第二節點之間提供單體電容。

Description

重配置以提供單體電容的DRAM記憶格
本發明係關於重配置以提供單體電容的DRAM記憶格。
動態隨機存取記憶體(DRAM)是一種型式的半導體記憶體，其將各位元的資料儲存在積體電路中分別的電容器中。電容器被充電或放電；這兩種狀態被用以代表位元的二值。由於電容器漏電，所以，除非電容器電荷被週期地更新，否則資訊最後會漸失。由於此更新需求，DRAM是與「靜態」記憶體相反的「動態」記憶體。
DRAM的主要優點是其結構簡單：相較於SRAM中的四或六電晶體，每一位元僅要求一電晶體及電容器。這允許DRAM到達很高密度。當考慮每一記憶格的成本時，這接著使DRAM相對地不昂貴製成。
根據範例實施例，提供DRAM記憶格陣列，其包含 習知部份及新穎部份。DRAM記憶格陣列的新穎部份是重配置成提供單體電容功能。
根據另一範例實施例，提供包含多數DRAM記憶格的半導體裝置。各DRAM記憶格包含電容器。半導體裝置也包含切換電路，配置成切換狀態，其中，切換電路將至少二DRAM記憶格的電容器連接在一起以在第一節點及第二節點之間提供單體電容，以致於至少二DRAM記憶格在所述狀態中被再利用。
根據另一範例實施例，提供製造方法，包含製造包括多數DRAM記憶格的DRAM記憶體陣列。各DRAM記憶格包含電容器。該製造方法也包含辨識要被重配置的至少二DRAM記憶格。製造方法也包含將複數個被辨識的記憶體格的電容器連接在一起以在第一節點及第二節點之間提供單體電容，而重配置被識別的記憶格。
製造方法包含測試DRAM記憶格以辨識故障的格，以及，將故障的格辨識為要被重配置的至少二DRAM記憶格。
製造方法包含電隔離至少二DRAM記憶格與多數DRAM記憶格中不是故障格的其它格。
在製造方法的至少一實例中，電容器的連接包含將至少一熔絲編程以使重配置成為永久的。
在製造方法的至少一實例中，至少二DRAM記憶格的電容器串聯連接。
在製造方法的至少一實例中，至少二DRAM記憶格 的電容器並聯連接。
在製造方法的至少一實例中，至少二DRAM記憶格中的各格又包含能夠根據閘極電壓開啟或關閉的電晶體。
在製造方法的至少一實例中，至少二DRAM記憶格中的各格的電晶體是MOS電晶體。
在製造方法的至少一實例中，對於至少二DRAM記憶格中的各格，各別電容器具有第一節點及第二節點，以及，各別的電晶體具有第一節點及第二節點，當電晶體開啟時，電流流經第一節點及第二節點，以及各別電晶體的第二節點連接至各別電容器的第一節點。
在製造方法的至少一實例中，對於至少二DRAM記憶格中第一格的電容器的第二節點連接至至少二DRAM記憶格中第二格的電容器的第二節點。
在製造方法的至少一實例中，第一節點是第一單體電容節點，第二節點是第二單體電容節點，第一單體電容節點連接至至少二DRAM記憶格中第一格的電晶體的第一節點，以及，第二單體電容節點連接至至少二DRAM記憶格中第二格的電晶體的第一節點。
在製造方法的至少一實例中，第一節點是第一單體電容節點，第二節點是第二單體電容節點，第一單體電容節點連接至至少二DRAM記憶格中各格的電晶體的第一節點，以及，第二單體電容節點連接至至少二DRAM記憶格中各格的電容器的第二節點。
在製造方法的至少一實例中，DRAM記憶體陣列包含 至少二DRAM記憶格以外的多數DRAM記憶格，以及配置成用於資料儲存。
在製造方法的至少一實例中，其它DRAM記憶格中的各格的電容器連接至共同參考電壓。
在製造方法的至少一實例中，切換電路包含用於隔離至少二DRAM記憶格的電容器與參考電壓之電路。
在製造方法的至少一實例中，DRAM記憶體陣列的DRAM記憶格以列及行的矩陣配置，以及，至少二DRAM記憶格包含來自DRAM記憶體陣列的至少二行之DRAM記憶格。
在製造方法的至少一實例中，DRAM記憶體陣列的DRAM記憶格以列及行的矩陣配置，以及，至少二DRAM記憶格包含來自DRAM記憶體陣列的至少二列之DRAM記憶格。
在製造方法的至少一實例中，DRAM記憶體陣列的DRAM記憶格以列及行的矩陣配置，以及，各DRAM記憶格連接至用於各別列的字線及用於各別行的位元線，以及，第一節點連接至位元線中的第一位元線。
在製造方法的至少一實例中，第二節點連接至位元線中的第二位元線。
在製造方法的至少一實例中，在各DRAM記憶格中的電容器是金屬絕緣體金屬(MIM)電容器。
在製造方法的至少一實例中，在各DRAM記憶格中的電容器是堆疊型電容器。
在製造方法的至少一實例中，在各DRAM記憶格中的電容器是溝槽型電容器。
根據另一範例實施例，提供一種方法，其包含使用DRAM記憶格陣列的第一部份以在電子裝置中提供單體電容，而DRAM記憶格陣列的第二部份提供資料儲存功能。
根據另一範例實施例，提供一種系統，其包含電子裝置的主電路，當電子裝置處於操作的正常模式時，該電子裝置從電源汲取電力。系統也包含半導體記憶體裝置，半導體記憶體裝置包含DRAM記憶格陣列。至少部份記憶體裝置配置成回應命令，以實施資料儲存功能或是用於主電路之單體電容電源功能。系統也包含控制電路。控制電路回應控制訊號的接收，當電子裝置處於操作的正常模式時，命令至少部份記憶體裝置實施資料儲存功能，以及當電子裝置處於操作的省電模式時，命令至少部份記憶體裝置實施用於主電路之單體電容電源功能。
在系統的至少一實例中，當半導體裝置實施單體電容電源功能時，控制電路配置成斷開主電路與電源。
在系統的至少一實例中，主電路包含SRAM快取記憶體。
在系統的至少一實例中，主電路、半導體裝置及控制電路都是在單一積體電路晶片之內。
在系統的至少一實例中，在行動通訊設備中實施系統。
在系統的至少一實例中，控制訊號表示進入行動通訊設備的省電模式的指令。
110‧‧‧列位址選取器
130‧‧‧DRAM記憶格
140A‧‧‧電晶體
150A‧‧‧電容器
200‧‧‧記憶體裝置
210‧‧‧第一切換元件
220‧‧‧第二切換元件
230‧‧‧第三切換元件
310‧‧‧電晶體
400‧‧‧記憶體裝置
410‧‧‧第一切換元件
420‧‧‧第二切換元件
430‧‧‧第三切換元件
500‧‧‧VPP泵
502‧‧‧輸出端
510‧‧‧電路
512‧‧‧電晶體
514‧‧‧電晶體
516‧‧‧電晶體
518‧‧‧電晶體
520‧‧‧電路
600‧‧‧中央處理單元
610‧‧‧L1快取記憶體
615‧‧‧L2快取記憶體
620‧‧‧系統子組件
625‧‧‧節點
630‧‧‧保持活動電力管理電路
650‧‧‧電源
1000‧‧‧嵌入式DRAM記憶格陣列
1001‧‧‧電晶體
1003‧‧‧電晶體
1005‧‧‧位元線預充電等化電路
1110‧‧‧開關
1120‧‧‧開關
1130‧‧‧電容器
1200‧‧‧DC-DC轉換器
1210‧‧‧電壓源
1230‧‧‧負載
1500‧‧‧單體電容器
1505‧‧‧單體電容器
1510‧‧‧電連接
1525‧‧‧電連接
1520‧‧‧電連接
1525‧‧‧電連接
1530‧‧‧板
1535‧‧‧板
1600‧‧‧單體電容器
1605‧‧‧單體電容器
1610‧‧‧電連接
1620‧‧‧電連接
現在將以舉例方式參考附圖：圖1A是範例DRAM記憶格陣列的方塊圖；圖1B是圖1A的範例DRAM記憶格陣列的一部份的方塊圖，顯示多數DRAM記憶格；圖2A是根據範例實施例之DRAM記憶格陣列的一部份的方塊圖，其中，切換電路使得在不同列中的DRAM記憶格的子集合能夠被再利用以提供單體電容功能；圖2B顯示根據範例實施例的路徑，其中，來自不同列中的二DRAM記憶格的電容器串聯地設置以提供單體電容；圖2C顯示根據範例實施例的路徑，其中，來自不同列中的二DRAM記憶格的電容器並聯地設置以提供單體電容；圖3顯示用以超越字線上的電壓之切換元件；圖4A是根據範例實施例之DRAM記憶格陣列的一部份的方塊圖，其中，切換電路使得在不同行中的DRAM記憶格的子集合能夠再企圖提供單體電容功能。
圖4B顯示根據範例實施例的路徑，其中，來自不同行中的二DRAM記憶格的電容器串聯地設置以提供單體電容； 圖4C顯示根據範例實施例的路徑，其中，來自不同行中的二DRAM記憶格的電容器並聯地設置以提供單體電容；圖5是根據範例實施例的電壓泵電路的電路圖，所述電壓泵電路設有被再利用之DRAM記憶格的記憶體裝置提供的單體電容；圖6是根據範例實施例的系統的功能圖，其中，在電子裝置操作的省電模式期間，雙重目的記憶體陣列提供單體電容功率給主電路。
圖7是流程圖，顯示圖6的系統中的電路執行的動作，以控制雙重目的記憶體陣列。
圖8顯示在操作的正常模式期間電力從電源供應至主電路；圖9顯示在操作的省電模式期間電力從雙重目的記憶體陣列供應至主電路；圖10A-10C分別是根據範例實施例之應用至嵌入式DRAM電路之圖2A-2C的更詳細版本；圖11A顯示根據範例實施例之嵌入式DRAM電路，其配置成提供三端子及二切換節點，藉以產生用於各式各樣的目的之區塊；圖11B是等同於圖11A的簡化電路；圖12A-12C顯示根據範例實施例之如圖11A和11B等的成對區塊之DC-DC轉換器的結構和操作；圖13是根據範例實施例之使用例如圖11A和11B等 的區塊之切換電容器降壓DC-DC轉換器；圖14是根據範例實施例之使用例如圖11A和11B等的區塊之高電壓電荷泵；圖15A是根據堆疊型實施的半導體裝置的剖面，其中，二MIM電容器是並聯連接；圖15B是根據堆疊型實施的半導體裝置的剖面，其中，二MIM電容器串聯連接；圖16A是根據溝槽型實施的半導體裝置的剖面，其中，二MIM電容器是並聯連接；圖16B是根據溝槽型實施的半導體裝置的剖面，其中，二MIM電容器是串聯連接；圖17是根據範例實施例之製造方法的流程圖。
在表達上須瞭解，說明及圖式僅是為了說明某些範例實施例且助於瞭解。它們並非是本發明的限制界定。
類似或相同的代號用於不同的圖式中，以表示圖式中所示之類似的舉例說明的特點。
此處使用的「單體電容」一詞係意指以形成包括二或更多電容器的單體電容之方式互連的二或更多電容器。
現在參考圖1A，圖1A以簡化方式概念地顯示範例DRAM記憶格陣列(或簡稱為「DRAM陣列」)，包括以N列及M行配置的多數DRAM記憶格(或簡稱「DRAM格」)130。各DRAM記憶格130連接至多數字線 WL1~、WL2~、…、WLN~中各別的字線以及多數位元線BL1/BL1~、BL2/BL2~、…BLM/BLM~中各別的位元線。
字線由列位址選取器110提供及用於DRAM記憶格陣列的給定列中DRAM記憶格的選取。位元線用於對佔據選取的列的選取行之DRAM記憶格讀取或寫入資料。具體而言，位元線配置成倍數位元線(成對的互補位元線)及各對互補位元線連接至多數位元線感測放大器SA1、SA2、…、SAM中對應的一位元線感測放大器。因此，雖然多個DRAM記憶格130中之一顯示為連接至僅一位元線，但是，在由對應的位元線感測放大器感測期間，互補位元線事實上作為參考。
簡而言之，DRAM記憶格陣列包含其它組件。舉例而言，位元線感測放大器SA1、SA2、…、SAM經由成對各別的行存取電晶體(未顯示)而連接至資料匯流排(未顯示)。當要求對陣列存取資料時，成對的行存取電晶體由各別的行位址訊號(未顯示)致動。這些組件、以及各式各樣的隔離、預充電及等化電路是習於此技藝者所知的且為了簡明起見而未顯示。
各DRAM記憶格130包含存取電晶體及電荷儲存電容器。現在參考圖1B，進一步說明此點，其中，顯示四記憶格130A、130B、130C、130D。四記憶格散佈於二列及二行。以字線WL1及WL2標示二列。二行分別以互補位元線對BL1/BL1~標示以及互補位元線對BL2/BL2~標示。各DRAM記憶格130A、130B、130C、130D包含各 別的電晶體140A、140B、140C、140D及各別電容器150A、150B、150C、150D。
現在考慮給定的記憶格中之一，例如130A，須瞭解，類似的說明可應用至其它記憶格。雖然顯示為PMOS電晶體，但是，電晶體140A是NMOS電晶體。電晶體140A包含連接至字線WL1~的閘極。電晶體140A也包含成對節點(例如，源極和汲極)，一節點連接至BL1~以及另一節點連接至電容器150A的第一節點。電容器150A具有第二節點，連接至各DRAM記憶格130B、130C、130D中的電容器150B、150C、150D的對應的第二節點及也連接至參考電壓Vb。在操作時，取決於字線WL1~帶有的閘極電壓，電晶體140A可以被導通或關斷。當電晶體140A導通時，電流流經源極和汲極節點，意指位元線BL1連接至電容器150A。
根據某些範例實施例，DRAM記憶格陣列的結構(例如圖1A及1B中所示)被修改以使功能的執行不同於DRAM記憶格陣列的資料儲存功能。舉例說明的修改可為DRAM記憶格陣列之內的連接的重配置以將DRAM記憶格陣列的電路轉換成不同的電路。
以非限定的實例而言，圖2A顯示記憶體裝置200的一部份，其包含先前所述的DRAM記憶格陣列的DRAM記憶格130A、130B、130C、130D。在本實施例中，在DRAM記憶格陣列的不同列中的DRAM記憶格被再利用以提供習知的資料儲存功能以外的功能。具體而言，在所 示的實施例中，記憶格130A、130B稱為「被再利用」之記憶格(雖然為了便於說明，本實施例說明二記憶格，將瞭解也思及替代的範例實施例，其中，有二個以上的任何數目的被再利用之記憶格)。
為達此目的，記憶體裝置200包含切換電路，切換電路將屬於被再利用之DRAM記憶格130A、130B的電容器150A、150B結合。具體而言，切換電路包含：-第一切換元件210，在被再利用之DRAM記憶格130A、130B的分別的字線WL1~、WL2~與電晶體140A、140B之間；-第二切換元件220，在被再利用之DRAM記憶格130A、130B的電容器150A、150B的各別第二節點之接點與參考電壓Vb之間；以及第三切換元件230，在位元線BL1/BL1~與第一及第二可能的單體電容端(在後述的圖式中以N1及N2表示)之間。
圖10A顯示在嵌入式DRAM記憶格陣列之內的第一、第二及第三切換元件210、220、230的可能設置之有關的更多細節。
圖2A及10A中的虛線箭頭代表提供給切換電路的切換元件210、220、230的控制訊號(其中，虛線箭頭未顯示，其是所示的電晶體的閘極，形成接收控制訊號之切換元件之一的一部份)。這些控制訊號可以由為此目的而適當地配置之控制器電路(未顯示)供應。控制器電路可以 與DRAM記憶格陣列在相同的積體電路晶片。替代地，控制器電路可以實施在分別的積體電路晶片上。而且，可想到包含例如處理器或是任何適當的判斷電路之控制器電路的替代。在某些情形中，切換元件210、220、230包含熔絲，以及控制訊號在製造時被供應一次以永久地建立或中斷被再利用之DRAM記憶格的組件之間的連接。
經由切換電路的作用，被再利用之記憶格130A、130B的電容器150A、150B串聯地或並聯地相結合，以在成對的單體電容端提供單體電容。圖2B顯示電容器串聯地結合的情形，而圖2C顯示電容器並聯地結合的情形。現在將說明這二範例實施例。
首先參考圖2B，在被再利用之記憶格130A、130B(在不同列)的電容器150A、150B串聯結合的情形中，為了提供單體電容，切換電路以下述方式回應控制訊號：-第一切換元件210旁通/超越字線WL1~、WL2~，以及供應適當的閘極電壓以開啟電晶體140A、140B。舉例而言，電晶體140A、140B的閘極由參考電壓Vb驅動；-第二切換元件220斷開參考電壓Vb與電容器150A、150B的各別第二節點的接合點；以及-第三切換元件230提供從位元線BL1至第一單體電容端(以N1表示)的路徑以及從互補位元線BL1~至第二單體電容端(以N2表示)的路徑。
圖2B中的粗線顯示單體電容端N1與N2之間的路 徑，顯示在DRAM記憶格陣列中的不同列中的電容器150A、150B串聯地設置，以及與持續以資料儲存功能為目的之某些其它DRAM記憶格隔離。
圖10B顯示在嵌入式DRAM記憶格陣列1000的一部份之內實施的第一、第二及第三切換元件210、220、230建立的可能連接有關的更多細節。可以看到，參考電壓Vb被斷接。而且，提供從BL1經由電晶體1001而至第一單體電容端N1的路徑，電晶體1001是藉由具有施加至其閘極之充份高的電壓訊號而開啟，以及提供從BL1~經由電晶體1003而至第二單體電容端N2的路徑，電晶體1003是藉由具有施加至其閘極之充份高的電壓訊號而開啟。注意，嵌入式DRAM記憶格陣列1000包含位元線預充電等化電路1005(被視為是圖2B中所示的切換元件230的一部份)，所有顯示的電晶體藉由施加充份低的電壓訊號至它們的閘極而關閉。建立SP及SN訊號以關閉相互耦合的反向器。
現在參考圖2C，其顯示二被再利用之記憶格的另一範例實施例。雖然本範例實施例為了便於說明而說明二記憶格，將瞭解也可以想到二個以上的任何數目之被再利用之記憶格的替代範例實施例。
現在，在被再利用之記憶格130A、130B(在不同列)的電容器150A、150B並聯結合的情形中，為了提供單體電容，切換電路以下述方式回應控制訊號：-第一切換元件210旁通/超越字線WL1~、WL2~以 及供應適當的閘極電壓，以開啟電晶體140A、140B。舉例而言，電晶體140A、140B的閘極由參考電壓Vb驅動；-第二切換元件220斷開參考電壓Vb與電容器150A、150B的各別第二節點的接合點。此接合點連接至第二單體電容端(以N3表示)；以及-第三切換元件230接合互補的位元線對BL1/BL1~至第一單體電容端(以N2表示)。
圖2C中的粗線顯示單體電容端N2與N3之間的路徑，顯示在DRAM記憶格陣列的不同列中的電容器150A、150B並聯地設置，以及與持續以資料儲存功能為目的之某些其它DRAM記憶格隔離。
圖10C顯示當在嵌入式DRAM記憶格陣列1000之內實施時第一、第二及第三切換元件210、220、230建立的可能連接有關的更多細節。可以看到，電容器的接合點連接至第二單體電容端N3，而參考電壓Vb被斷接。而且，提供從BL1及BL1~再經由電路1005的開啟的位元線預充電等化電晶體而至第二單體電容端的路徑。而且，在電晶體1003與1001之間的開關斷開的，以致於僅有電晶體1003由僅施加至電晶體1003的閘極之訊號而開啟(在顯示的範例實施例中，N1端未被使用)。而且，維持建立SP及SN訊號以關閉相互耦合的反向器。
圖3是設置成用於圖2A-2C的記憶體裝置之第一切換元件210的字線超越電路的範例電路圖。字線超越電路包 含電晶體310，電晶體310具有成對的端子(例如，源極和汲極)，其中之一連接至字線(例如，WL1~、WL2~)，其中之另一端子連接至參考電壓Vb。電晶體310能夠根據Cenable訊號而開啟或關閉。藉由主張Cenable訊號，字線WL1~、WL2~設定於參考電壓Vb，然後開啟被再利用之DRAM記憶格130A、130B中的電晶體140A、140B。
將看到在DRAM記憶格陣列的不同行中的DRAM記憶格根據範例實施例而被再利用以提供傳統的資料儲存以外的功能。具體而言，參考圖4A，顯示的是記憶體裝置400的一部份，其包含早先說明的DRAM記憶格陣列的DRAM記憶格130A、130B、130C、130D(請參見圖2A)，但是，其中，記憶格130A、130C是「被再利用」之記憶格(雖然本實施為了便於顯示而說明二記憶格，但是，將瞭解也可以想到的是有二個以上的任何適當數目的被再利用之記憶格的替代範例實施例)。
為達此目的，記憶體裝置400包含切換電路，其結合屬於被再利用之DRAM記憶格130A、130C的電容器150A、150C。具體而言，切換電路包含：-第一切換元件410，攔截被再利用之DRAM記憶格130A、130C的電晶體140A、140C共同的字線WL1~；-第二切換元件420，在參考電壓Vb與被再利用之DRAM記憶格130A、130C的電容器150A、150C中各電容器的各別第二節點之間；以及 -第三切換元件430，包含在位元線BL1與N1端之間的部份(圖4B)以及在位元線BL2與N2端之間的另一部份(圖4B)。
再參考圖4A，虛線箭頭代表提供給切換電路的切換元件410、420、430的控制訊號。這些控制訊號由為此目的而適當地配置之控制器電路(未顯示)供應。控制器電路與DRAM記憶格陣列在相同的積體電路晶片上。替代地，控制器電路可以實施在分別的積體電路晶片上。而且，可以想到控制器電路的替代，包含例如處理器或是任何適當的判斷電路。在某些情形中，切換元件410、420、430包含熔絲，以及控制訊號在製造時被供應一次以永久地建立或中斷被再利用之DRAM記憶格的組件之間的連接。
經由切換電路的作用，被再利用之記憶格130A、130C的電容器150A、150C串聯地或並聯地相結合，以在成對的單體電容端提供單體電容。圖4B顯示電容器串聯地結合的情形，而圖4C顯示電容器並聯地結合的情形。現在將說明這二範例實施例(雖然這二範例實施例為了便於顯示而說明二記憶格，但是，將瞭解也可以想到的是有二個以上的任何適當數目的被再利用之記憶格的替代範例實施例)。
參考圖4B，在被再利用之記憶格130A、130C(在不同列)的電容器150A、150C串聯結合的情形中，為了提供單體電容，切換電路以下述方式回應控制訊號： -第一切換元件410旁通/超越字線WL1~，以及供應適當的閘極電壓以開啟電晶體140A、140C。舉例而言，使用圖3的電路，電晶體140A、140C的閘極由參考電壓Vb驅動；-第二切換元件420將參考電壓Vb與電容器150A的第二節點斷開以及與電容器150C的第二節點斷開，但維持電容器150A、150C的各別第二節點之間的連接；以及-第三切換元件430提供從位元線BL1至第一單體電容端(以N1表示)的路徑以及從位元線BL2至第二單體電容端(以N2表示)的路徑。
圖4B中的粗線顯示單體電容端N1與N2之間的路徑，顯示在DRAM記憶格陣列的不同行中的電容器150A、150C串聯地設置，以及與持續以資料儲存功能為目的之某些其它DRAM記憶格隔離。
現在轉至圖4C，在被再利用之記憶格130A、130C(在不同行)的電容器150A、150C並聯結合的情形中，為了提供單體電容，切換電路以下述方式回應控制訊號：-第一切換元件410旁通/超越字線WL1~以及供應適當的閘極電壓，以開啟電晶體140A、140C。舉例而言，使用圖3的電路，電晶體140A、140C的閘極由參考電壓Vb驅動；-第二切換元件420將參考電壓Vb與電容器150A的第二節點斷開以及與電容器150C的第二節點斷開，但 維持電容器150A、150C的各別第二節點之間的連接，連接是連接至第二單體電容端(以N3表示)；以及-第三切換元件430連接位元線對BL1與BL2以及將它們接合至第一單體電容端(以N2表示)。
圖4C中的粗線顯示單體電容端N2與N3之間的路徑，顯示在DRAM記憶格陣列的不同行中的電容器150A、150C並聯地設置，以及與持續以資料儲存功能為目的之某些其它DRAM記憶格隔離。
因此，將瞭解DRAM記憶格的重配置允許單體電容器的形成，其中，來自二不同的DRAM記憶格的電容器串聯地或並聯地結合，以及與其它DRAM記憶格隔離。在串聯情形中，單體電容器的二端是N1及N2，或者在並聯情形中是N2及N3。在串聯型連接中，在二電容器之間的接合是浮動的。如此，頂板或掩埋層未由陣列中所有的DRAM記憶格共享。也注意到，串聯型連接允許N1與N2之間產生比這些電容器中之單一電容器的跨壓更高的電壓。但是，習於此技藝者將瞭解，串聯型連接相對於並聯型連接的選擇(或是二者的結合)將取決於例如電容器崩潰電壓等各種因素。也應瞭解，各別的單體電容器它們本身相結合(例如，串聯或並聯)而產生與任何一個各別的單體電容器不同的特徵。
根據範例實施例，DRAM記憶體陣列電路的重配置實現各種不同的電路，包含電荷泵電路、解耦合電路、類比對數位轉換器電路、數位對類比轉換器電路及電壓轉換電 路(舉例而言，DC-DC轉換器、切換調節器、等等)。
舉例而言，圖5是Vpp泵500(或「電荷泵」)的簡化電路圖，其使用根據範例實施例之設有被再利用之DRAM記憶格的記憶體裝置提供的單體電容。
具體而言，Vpp泵500接收直流(DC)電壓Vdd以及包含用於提供DC輸出電壓Vpp的輸出端502。Vpp泵500也包含連接在輸出端502與參考電壓之間的供應電容器CR。
Vpp泵500又包含切換電路，切換電路包括第一對電晶體512、514以及第二對電晶體516、518。第一對電晶體512、514串聯在電壓源Vdd與輸出端502之間。(在本範例實施例中，電晶體512是n通道MOSFET裝置及電晶體514是p通道MOSFET裝置)。電晶體514具有連接至輸出端502的源極和基底以及連接至節點Vb及電晶體512的源極之汲極。電晶體512的汲極連接至電壓源Vdd。第二對電晶體516、518串聯在電壓源Vdd與參考電壓之間。(在本實施例中，電晶體516是p通道MOSFET裝置及電晶體518是n通道MOSFET裝置)。電晶體516具有連接至電壓源Vdd的源極和基底以及連接至節點Va及電晶體518的汲極之汲極。電晶體518的源極連接至參考電壓。
切換電路操作上配置成在使電路510的電容充電至供應電壓Vdd與連接電路510至輸出端502之間交替，以回應接收切換訊號,,,。如此，電路510可以操 作以在顯示的Vpp泵500的左側上的節點Va與Vb之間提供單體電容。(類似的說明應用至顯示的Vpp泵500的右側上的電路520，電路520相對於左側對稱地配置)。因此，用於使Vpp泵充電及放電的電容由電路510及520提供。
如同上述已述般(舉例而言，參見圖2A-2C、4A-4C、10A-10C)，電路510、520是包括被再利用之DRAM記憶格陣列的複數部份的任何適合組合。在至少一範例實施例中，藉由再使用儘可能多的已存在電晶體(亦即，在被再利用之DRAM記憶格陣列中)至能夠如此實行的程度，實施顯示的電壓泵電路。
在來自記憶格的電容器(不論它們是否來自不同列或不同行中的格)串聯地連接之情形是具有特別用處的。具體而言，考慮各電路510、520包含串聯設置的二電容器之情形。假使二電容器(在各電路510、520中)實質上相同，則獨自取得的跨越這些電容器中任一電容器的電壓電位將僅為整體電壓電位的一半(忽略電晶體)，而非如美國專利5,267,201中揭示的跨越單一充電電容器的跨壓。依此方式，用於跨越串聯配置的二電容器之電壓電位的需求超過這些電容器的個別一電容的崩潰電壓。
舉例而言，假使對二電容器中的任一電容器個別地取得的崩潰電壓僅稍微大於Vdd/2。將注意，即使說Vb-Va可以達到Vdd的最大值(亦即，大於跨越被各別地考量之二電容器中之任一電容器的崩潰電壓還大)，用於電路 510的二電容器仍然可用在顯示的電路中。因此，雖然使用單一電容器在某些應用中是不可行的(例如，Vpp泵)，但是，當由某些範例實施例賦能時，多個電容器的結合將使得這些電容器的使用在那些應用中是可行的。
在DRAM記憶格陣列中的許多電容器的準備好的可利用性因而經由變更某些DRAM記憶格的目的而允許不昂貴地或更有效率地取得具有更高的崩潰電壓之電容器的必要操作性能。
圖6是根據另一範例實施例的的系統的功能方塊圖。圖6的系統整合於電子裝置之內，特別是電池供電的電子裝置之內，例如行動電話、平板電腦、相機、膝上型電腦、警報系統、等等。
系統包含中央處理單元(CPU)600、靜態隨機存取記憶體(SRAM)為基礎的L1快取記憶體610及嵌入式DRAM(eDRAM)為基礎的L2快取記憶體615。由於L1快取記憶體610包括依電性記憶體，所以其依靠保持活動電壓VKA以用於適當功能。保持活動電壓VKA由保持活動電力管理電路630供應。如同習於此技藝者將瞭解般，L2快取記憶體615尺寸化成大於L1快取記憶體610，以儲存更多資料。
如同所示，CPU 600與儲存在L1快取記憶體610中的資料通訊及存取儲存在L1快取記憶體610中的資料(例如，第一階檢查是否要求的資料儲存在SRAM中)。假使在L1快取記憶體610中未發現某資料，則其儲存在 L2快取記憶體615中並因而CPU 600能夠與儲存在L2快取記憶體615中的資料通訊及存取儲存在L2快取記憶體615中的資料(例如，第二階檢查)。當然，將瞭解在CPU 600與L2快取記憶體615之間的通訊不一定是直接的：可能有系統的某些中間電路或是子組件，經由此中間電路或是子組件而對L2快取記憶體615取出及儲存資料。(因此，圖6中所示的箭頭僅為了便於顯示以及並非要耗盡性地顯示所示的系統子組件之間的可能通訊路徑)。
在某些實例中，圖6中所示的系統整體地配置在單一積體電路晶片上。在其它實例中，某些顯示的系統之子組件可以配置在一積體電路晶片上，而其它顯示的系統的子組件可以配置在其它積體電路晶片上。
如圖6中所示的是系統子組件620。在一範例實施例中，系統子組件620是雙重目的之DRAM記憶格，具有取決於控制訊號而可控制地執行資料儲存功能或是單體電容功能之能力。系統子組件620包含記憶格陣列以及切換元件，切換元件從保持活動電力管理電路630接收內部控制訊號CTLINT。內部控制訊號CTLINT向系統子組件620標示是否要執行資料儲存功能或是單體電容功能。雖然系統子組件620顯示為形成L2快取記憶體615的一部份，但是，這無需一定是該情形。
在所示的範例實施例中，當實施資料儲存功能時，系統子組件620作為L2快取記憶體615的延伸。另一方 面，當實施單體電容功能時，系統子組件620作為DC-DC轉換器以提供用於L1快取記憶體610的功率。在該情形中，因而在系統子組件620的節點625，提供輸出電壓VCAP。在替代範例實施例中，系統子組件620提供某些其它功能(舉例而言，電荷泵電路功能、切換調節器功能、移除與高頻電源操作相關連的切換雜訊之解耦合功能、等等)。
保持活動電力管理電路630供應保持活動電壓VKA給L1快取記憶體610。取決於整合有圖6的系統之裝置所專用的操作考量，從二源中之一汲取用於保持活動電壓VKA的電力。在裝置的操作之正常模式中，保持活動電力管理電路630從電源電壓VDD的電源650汲取保持活動電壓VKA。另一方面，裝置具有操作的「省電模式」，其中，以潛在地損失某些被快取的資料為代價以節省電力。(此省電模式的非限定實例包含「睡眠模式」及「休眠」)。在此操作的省電模式中，保持活動電壓VKA從系統子組件620供應。具體而言，保持活動電壓VKA將被視為系統子組件620提供的輸出電壓VCAP。如此，在操作的省電模式期間，不會從電源650汲取電力，造成較少電力被裝置消耗。
保持活動電力管理電路630的操作取決於外部控制訊號CTLEXT，外部控制訊號CTLEXT由裝置提供以標示裝置是否希望要進入或離開操作的省電模式。(值得注意，外部控制訊號CTLEXT事實上來自CPU 600)。裝置的指令 以外部控制訊號CTLEXT的位準及/或轉換樣式編碼。此外，現在參考圖7中的流程圖，說明關於保持活動電力管理電路630的細節。
在開始下述說明之前，假定系統子組件620實施資料儲存功能及保持活動電壓VKA正從電源650汲出。這可見於圖8中，其中，粗線箭頭顯示在電源650與L1快取記憶體610之間。
在動作710，保持活動電力管理電路630監視外部控制訊號CTLEXT以及決定是否收到進入操作的省電模式之指令。在否時，這意指裝置仍然在操作的正常模式以及持活動電力管理電路630回至及再執行動作710。但是，一旦收到進入操作的省電模式之指令時，操作繼續進行至動作720。
在動作720，保持活動電力管理電路630將內部控制訊號CTLINT傳送至系統子組件620，以將其功能從資料儲存改變成單體電容。回應地，系統子組件620將開始實施單體電容功能及提供DC電壓作為在節點625的輸出電壓VCAP。
在動作730，保持活動電力管理電路630開始監視來自系統子組件620的輸出電壓VCAP。
在動作740，顯示迴路，在此迴路期間，保持活動電力管理電路630等待來自系統子組件620的輸出電壓VCAP穩定。
在動作750，在來自系統子組件620的輸出電壓穩定 之後，保持活動電力管理電路630改變用於保持活動電壓VKA的電源。具體而言，保持活動電壓VKA現在被視為輸出電壓VCAP。電源650被斷接。
在動作750的執行之後，情形類似圖9中所示的情形，其中，在系統子組件620與L1快取記憶體610之間的粗線箭頭顯示系統子組件620經由保持活動電力管理電路630而作用在用於L1快取記憶體610的電容電源。將瞭解，電容電力由如先前所述被再利用之DRAM記憶格提供。
在動作760，顯示迴路，在此迴路期間，保持活動電力管理電路630為了裝置操作的正常(非省電)模式的恢復而監視外部控制訊號CTLEXT。
在動作770，一旦得知裝置希望返回至操作的正常模式時，保持活動電力管理電路630重新連接電源650，現在，將從電源650取出保持活動電壓VKA。
在動作780，保持活動電力管理電路630停止監視輸出電壓VCAP，以及，命令經由內部控制訊號CTLINT送出，而促使系統子組件620恢復其資料儲存功能。
在動作780的執行之後，情境返回至圖8中所示的情境，以粗線箭頭代表保持活動電壓VKA從電源650供應至L1快取記憶體610。
如同先前所述般，能夠將DRAM記憶格陣列的一部份被再利用以提供單體電容，藉以有效地轉換DRAM記憶格陣列的該部份成為用於多種功能的單體電容器。也想 到DRAM記憶格陣列的某些組件被被再利用作為增加的切換及控制元件，以提供甚至更大的彈性度。
為達此目的，圖11A是舉例說明的電路圖，顯示設有三節點N1、N2及N3的嵌入DRAM。節點N1及N2出現在它們在圖10B的配置中出現之處，而節點N2及N3出現在它們在圖10C的配置中出現之處。在本範例實施例中，行位址選取訊號Ysel及適當的訊號X分別作為切換節點S2及S1處的控制開關。正如同參考圖10C所述般，電路1005的位元線預充電等化電晶體開啟。
圖11A的電路圖的等效電路顯示在圖11B中，顯示三節點N1、N2、N3、以及二切換節點S1和S2，在二切換節點S1和S2分別提供訊號X和Ysel。切換節點S1、S2控制開關1110、1120的狀態。也顯示在等效電路中的是單一電容器1130，其代表被再利用之DRAM記憶格的電容器的並聯連接的有效電容。由圖11B的等效電路顯示的功能單元稱為「區塊」。
例如圖11A(以及圖11B的電路所表示的)中的配置形成的區塊等區塊能用於各式各樣的應用。舉例而言，X及Ysel訊號可以改變以取得DC-DC轉換器控制。更具體而言，X及Ysel訊號提供給切換節點S1和S2，切換節點S1和S2連接至DRAM記憶格陣列的重配置路徑上的電晶體1110、1120的閘極。因此，取決於閘極電壓，經過DC-DC轉換器的電容器1130的路徑斷開或閉合。
特別地，參考圖12A，顯示DC-DC轉換器1200， DC-DC轉換器1200包括輸入電壓源1210、負載(例如一或更多數位電路)1230、第一區塊1240及第二區塊1250。第一區塊1240的節點N1連接至輸入電壓源1210。第一區塊1240的節點N2連接至第二區塊1250的節點N1、以及也連接負載1230。第一及第二區塊1240、1250的節點N3連接在一起，以及第二區塊1250的節點N2連接至參考位準。DC-DC轉換器1200包括為了簡明起見而刪除之其它組件，例如電阻器、電感器及/或電容器。
圖12A中也顯示標記有「1」及「2」的方塊。這些意指DC-DC轉換器1200的二不同階段。標記有「1」的方塊表示在第一階段期間閉合的開關，而標記有「2」的方塊表示在第一階段期間斷開的開關。在圖12B中以粗線顯示的結果是來自輸入電壓源1210的電位施加跨越負載1230，各區塊1240、1250累積其電容。另一方面，標記有「2」的方塊標示在第二階段期間閉合的開關，標記有「1」的方塊標示在此第二階段期間斷開的開關。在圖12C中以粗線顯示的結果是由二區塊1240、1250累積的電容串聯地設置，造成跨越負載1230的電壓的二倍。
例如參考圖11A及11B所述的等區塊的其它用途是可能的。舉例而言，這些區塊可以用於切換式電容器降低DC-DC轉換器。為達此目的，圖13顯示二路交錯的G2BY3增益設定，其實施成二路交錯結構以提供輸入電壓VBAT的2/3之下的電壓。轉換器包含Ramadass等於 2010年12月12日發表於IEEE Journal of Solid-State Circuits Vol.45的文獻中pp.2257-2565：「Fully-integrated Switched-Capacitor Step-Down DC-DC Converter With Digital Capacitance Modulation in 45nm CMOS」，其內容於此一併列入參考。也顯示於圖13中的是虛線方塊1310、1320、1330、1340、1350。各方塊包含二開關及電容器。根據某些實例，以被再利用之DRAM記憶格，使用例如參考圖11A及11B所述的區塊，以實施虛線方塊內的組件。
而且，例如參考圖11A及11B所述的區塊可以用於如圖14所示的高電壓電荷泵。顯示的虛線方塊1410、1420均包含二開關及電容器。根據某些實例，以被再利用之DRAM記憶格為基礎，使用例如參考圖11A和11B所示的區塊，實施虛線方塊之內的組件。
被再利用之DRAM記憶格的一特別適合的實體實施係使用金屬-絕緣體-金屬(MIM)電容器。MIM電容器是垂直的，設有水平金屬板；橫向的，設有垂直板；或是混合的，使用在垂直分開以及水平分開的板之間的電容。在某些應用中，設置特別的絕緣體層以用於最佳化電容器性能。在其它應用中，使用現有的介電質，例如，分開金屬互連的金屬間介電質。
在DRAM記憶體陣列的情形中，其中，空間是非常需要的，在DRAM記憶格中使用的MIM電容器的二建議實施包含堆疊型電容器及溝槽型電容器。
因此，在DRAM記憶格被再利用以提供單體電容的情形中，二或更多DRAM記憶格的MIM電容器連接(串聯或並聯)。考慮MIM電容器的二限定實例是堆疊型電容器及溝槽型電容器，非限定地舉例而言，這造成現在參考圖15A、15B、16A及16B而考慮的四種可能性。
圖15A是範例實施例圖，其中，根據堆疊型實施，二MIM電容器並聯，以產生單體電容器1500。對於第一部份，圖15B是範例實施例圖，其中，根據堆疊型實施，二MIM電容器串聯，以產生單體電容器1505。
在圖15A中，採用大的單板1530。板1530在二電容器之間水平地延伸，將它們電地鏈結在一起。在本實施例中，N1及N3表示適用於單體電容器1500的二節點之適當位置。具體而言，電容器端N3設在板1530，以及，電容器端N1在電容器的垂直結構之間的N+層中的位置。設置電連接1510、1520，閘極電壓施加至電連接1510、1520。電連接1510、1520直接電連接至字線WL1~、WL2~、等等，以及，閘極電壓是字線電壓。
轉至圖15B，使用大單板1535。板1535在二電容器之間水平地延伸，將它們電地鏈結在一起。與圖15A的一主要差異是以N1及N2表示之單體電容器1505的電容器端的位置。在此例示實施例中，無任一電容器端位於電容器的垂直結構之間，而是N1及N2都設於N+層中彼此相對立的位置(亦即，電容器的垂直結構設於N1與N2端之間)。設置電連接1515、1525，閘極電壓施加至電連 接1515、1525。電連接1515、1525直接電連接至字線WL1~、WL2~、等等，以及，閘極電壓是字線電壓。
圖16A是範例實施例圖，其中，根據溝槽型實施，二MIM電容器並聯，以產生單體電容器1600。對於第一部份，圖16B是範例實施例圖，其中，根據溝槽型實施，二MIM電容器串聯，以產生單體電容器1605。
在圖16A及16B中，在N+掩埋層中的區域在二電容器之間延伸，而將它們電地鏈結在一起。單體電容器端N1位於該電容器的N+區域中的複數電容器中之一的頂部。在圖16A中，單體電容器端N2位於該電容器的N+區域中的複數電容器中之另一電容器的頂部。在圖16B中，單體電容器端N3在N+掩埋層中。
在二圖16A及16B中，設置電連接1610、1620，閘極電壓施加至電連接1610、1620。電連接1610、1620直接電連接至字線WL1~、WL2~、等等，以及，閘極電壓是字線電壓。
MIM電容器的使用具有各式各樣的影響。舉例而言，相對於使用習知的MOS電容器作為充電電容器之Vpp泵，在圖5的Vpp泵500中使用MIM電容器的影響是降低Vpp泵500佔據的晶粒空間。這是因為習知的MOS電容器是佔據相當較大的晶粒面積之平面電容器，而MIM電容器具有主要是垂直的以便於每單位面積更大的電容之結構。結果，由於圖5的顯示的舉例說明的Vpp泵500的各電路510、520小於習知的Vpp泵中的充電電 容器，所以，由Vpp泵500整體地佔據的晶粒空間較小。
將瞭解，在某些範例實施例中，根據控制訊號，動態地執行DRAM記憶格的目的變更。經由使用電晶體或是其它形式的開關，達成此點。在其它範例實施例中，希望或是較佳的是在製造時永久地變更DRAM記憶格的目的。藉由使用熔絲或其等效物，能達成此「靜態」被再利用。在某些情形中，根據對DRAM記憶格陣列執行的測試，在製造時執行DRAM格的目的變更。具體而言，假使需要時，經由熔絲組的致動，用於DRAM記憶格陣列的積體電路設計包含彼此隔離的記憶體陣列的區域。在DRAM陣列的測試之後、以及為回應在給定區中的某記憶格或是記憶格組未適當地執行之辨識，進行熔絲的致動。在該情形中，致動適當的熔絲，以及討論中的區域不僅與DRAM記憶格陣列的其它區域隔離，也如本說明書中之前說明般被再利用以提供單體電容。
因此，參考圖17，提供半導體記憶體裝置的製造方法，其包含動作1710，在動作1710，產生DRAM記憶格陣列。在動作1720，發現二至少DRAM記憶格要求重配置(例如，藉由記憶格的缺陷)。在動作1730，藉由將經過辨識的記憶格的各別電容器以先前說明的方式中之一連接，而將經過辨識的記憶格重配置，以提供第一節點(N1)與第二節點(N2或N3)之間的單體電容。
因此，在DRAM記憶格陣列中小心選取的位置設置熔絲能作為預防措施，不僅挽救DRAM記憶格陣列的顯 著餘留部份，也是將被視為有缺陷的區域轉換成能用在設有非資料儲存功能的各式各樣的電路中(以一些非限定實例為例說明，包含電荷泵電路、解耦合電路、類比對數位轉換器電路、數位對類比轉換器電路以及電壓轉換電路)。
將瞭解，當元件於此被說明為「連接」或是「耦合」至另一元件時，其能直接地連接或耦合至其它元件，或是有中間元件存在。相對地，當元件被說明為「直接連接」或是「直接耦合」至其它元件時，沒有中間元件存在。用以說明元件之間的其它文字應以類似方式解釋(亦即，「在…之間」相對於「直接在…之間」、「相鄰於」相對於「直接相判於」、等等)。
最後提醒，將瞭解可作出說明的實施例之某些適應及修改。舉例而言，在某些範例實施例中，在所有重配置的DRAM格中的存取電晶體並非一定要被使用。對於這些未被使用的存取電晶體，能夠在汲極與源極之間產生導通連接(或是替代地，以某其它方式，改變電路以至少有效地移除未被使用的存取電晶體)。因此，總結而言，上述實施例被視為是說明性的而非限制性的。
130A、130B、130C、130D‧‧‧記憶格
140A、140B、140C、140D‧‧‧電晶體
150A、150B、150C、150D‧‧‧電容器
200‧‧‧記憶體裝置
210‧‧‧第一切換元件
220‧‧‧第二切換元件
230‧‧‧第三切換元件

Claims (39)

  1. 一種半導體裝置，包括：多數DRAM記憶格，各該DRAM記憶格包含電容器；以及切換電路，配置成切換至狀態，其中，該切換電路將至少二該DRAM記憶格的電容器連接在一起以在第一節點及第二節點之間提供單體電容，其中，該至少二DRAM記憶格在該狀態中被再利用。
  2. 如申請專利範圍第1項之半導體裝置，其中，當該切換電路切換至該狀態時，該至少二DRAM記憶格的電容器串聯連接。
  3. 如申請專利範圍第1項之半導體裝置，其中，當該切換電路切換至該狀態時，該至少二DRAM記憶格的電容器並聯連接。
  4. 如申請專利範圍第1項之半導體裝置，其中，該至少二DRAM記憶格中的各DRAM記憶格又包括能夠根據閘極電壓開啟或關閉的電晶體。
  5. 如申請專利範圍第4項之半導體裝置，其中，該切換電路包括用於控制該閘極電壓的電路，以及，其中，當該切換電路切換至該狀態時，該閘極電壓設定於及固持在開啟電晶體的位準。
  6. 如申請專利範圍第4項之半導體裝置，其中，該至少二DRAM記憶格中的各DRAM記憶格是MOS電晶 體。
  7. 如申請專利範圍第4項之半導體裝置，其中，對於該至少二DRAM記憶格中的各DRAM記憶格，該各別電容器具有第一節點及第二節點，以及，該各別電晶體具有當該電晶體開啟時電流流經的第一節點及第二節點，以及，其中，該各別電晶體的第二節點連接至該各別電容器的第一節點。
  8. 如申請專利範圍第7項之半導體裝置，其中，該至少二DRAM記憶格中的第一格的該電容器的第二節點連接至該至少二DRAM記憶格中的第二格的該電容器的第二節點。
  9. 如申請專利範圍第7項之半導體裝置，其中，該第一節點是第一單體電容節點，其中，該第二節點是第二單體電容節點，該第一單體電容節點連接至該至少二DRAM記憶格的第一格的該電晶體的第一節點，以及，該第二單體電容節點連接至該至少二DRAM記憶格的第二格的該電晶體的第一節點。
  10. 如申請專利範圍第7項之半導體裝置，其中，該第一節點是第一單體電容節點，其中，該第二節點是第二單體電容節點，該第一單體電容節點連接至該至少二DRAM記憶格的各格的該電晶體的第一節點，以及，該第二單體電容節點連接至該至少二DRAM記憶格的各格的該電容器的第二節點。
  11. 如申請專利範圍第1項之半導體裝置，其中，該 DRAM記憶體陣列包含該至少二DRAM記憶格以外的、以及配置成用於資料儲存之多數DRAM記憶格。
  12. 如申請專利範圍第11項之半導體裝置，其中，該其它DRAM記憶格中的各格的電容器連接至共同參考電壓。
  13. 如申請專利範圍第12項之半導體裝置，其中，當該切換電路切換至該第一狀態，該切換電路包括用於隔離該至少二DRAM記憶格的電容器與該參考電壓之電路。
  14. 如申請專利範圍第13項之半導體裝置，其中，該狀態是第一狀態，其中，當該切換電路切換至不同於該第一狀態的第二狀態時，該電路又可操作以用於連接該至少二DRAM記憶格的電容器至該參考電壓。
  15. 如申請專利範圍第14項之半導體裝置，其中，當該切換電路在該第二狀態時，該至少二DRAM記憶格配置成用於資料儲存。
  16. 如申請專利範圍第1項之半導體裝置，其中，該DRAM記憶格是在該半導體裝置的DRAM記憶體陣列之內以及以列及行的矩陣配置，以及，其中，該至少二DRAM記憶格包含來自該DRAM記憶體陣列中的至少二行的DRAM記憶格。
  17. 如申請專利範圍第1項之半導體裝置，其中，該DRAM記憶格是在該半導體裝置的DRAM記憶體陣列之內以及以列及行的矩陣配置，以及，其中，該至少二 DRAM記憶格包含來自該DRAM記憶體陣列的至少二列之DRAM記憶格。
  18. 如申請專利範圍第1項之半導體裝置，其中，該DRAM記憶格是在該半導體裝置的DRAM記憶體陣列之內以及以列及行的矩陣配置，以及，其中，各該DRAM記憶格連接至用於該各別列的字線以及用於該各別行的位元線，以及，其中，該第一節點連接至複數位元線中的第一位元線。
  19. 如申請專利範圍第18項之半導體裝置，其中，該第二節點連接至該複數位元線中的第二位元線。
  20. 如申請專利範圍第18項之半導體裝置，其中，在該DRAM記憶體陣列中的各該DRAM記憶格包括能夠根據該各別字線上的電壓而開啟或關閉的電晶體。
  21. 如申請專利範圍第20項之半導體裝置，其中，當該切換電路在該狀態時，用於該至少二DRAM記憶格中的各格之該閘極電壓超越該各別字線上的電壓。
  22. 如申請專利範圍第1項之半導體裝置，其中，在該裝置製造期間，該切換電路永久地切換至該狀態。
  23. 如申請專利範圍第22項之半導體裝置，又包括使該切換電路在該裝置製造期間能夠永久地切換至該狀態的熔絲。
  24. 如申請專利範圍第1項之半導體裝置，其中，該狀態是第一狀態，以及，其中，當該切換電路在不同於該第一狀態的第二狀態時，該至少二DRAM記憶格配置成 用於資料儲存。
  25. 如申請專利範圍第24項之半導體裝置，其中，該切換電路回應控制訊號而可操作地切換至該第一狀態或該第二狀態。
  26. 如申請專利範圍第25項之半導體裝置，整合至電子產品中，其中，該控制訊號表示當該電子產品是在操作的省電模式中時切換至該第一狀態之指令。
  27. 如申請專利範圍第26項之半導體裝置，其中，該控制訊號表示當該電子產品不再在操作的省電模式中時切換至該第二狀態之指令。
  28. 如申請專利範圍第1項之半導體裝置，又包括可選擇性地建立或中斷通至該第一節點的電路徑之第一切換元件、及又包括可選擇性地建立或中斷通至該第二節點的電路徑之第二切換元件。
  29. 如申請專利範圍第28項之半導體裝置，其中，該第一切換元件及該第二切換元件中至少之一至少部份地由行位址選取電路實施。
  30. 如申請專利範圍第1項之半導體裝置，其中，該切換電路包括NMOS電晶體。
  31. 如申請專利範圍第1項之半導體裝置，其中，在電荷泵應用中使用該單體電容。
  32. 如申請專利範圍第1項之半導體裝置，其中，在解耦合應用中使用該單體電容。
  33. 如申請專利範圍第1項之半導體裝置，其中，在 電壓轉換應用中使用該單體電容。
  34. 如申請專利範圍第1項之半導體裝置，其中，在各該DRAM記憶格中的該電容器是金屬絕緣體金屬(MIM)電容器。
  35. 如申請專利範圍第34項之半導體裝置，其中，在各該DRAM記憶格中的該電容器是堆疊型電容器。
  36. 如申請專利範圍第34項之半導體裝置，其中，在各該DRAM記憶格中的該電容器是溝槽型電容器。
  37. 一種製造方法，包括：製造包含多數DRAM記憶格的動態隨機存取記憶體(DRAM)記憶體陣列，各該DRAM記憶格包含電容器；以及，辨識要被重配置的至少二DRAM記憶格；藉由將該複數個被辨識的記憶格的電容器連接在一起而重配置該等被辨識的記憶格，以在第一節點及第二節點之間提供單體電容。
  38. 一種方法，使用DRAM記憶格陣列的第一部份以在電子裝置中提供單體電容，而該DRAM記憶格陣列的第二部份提供資料儲存功能。
  39. 一種系統，包括：電子裝置的主電路，當該電子裝置處於操作的正常模式時，該電子裝置從電源汲取電力；半導體裝置，包含DRAM記憶格陣列，該半導體裝置的至少部份配置成回應命令，以實施資料儲存功能或是 用於該主電路之單體電容電源功能；以及控制電路，回應控制訊號的接收，當該電子裝置處於操作的正常模式時，命令該半導體裝置的至少部份實施資料儲存功能，以及當該電子裝置處於操作的省電模式時，命令該半導體裝置的至少部份實施用於該主電路之單體電容電源功能。
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