KR20110055366A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR20110055366A
KR20110055366A KR1020100084151A KR20100084151A KR20110055366A KR 20110055366 A KR20110055366 A KR 20110055366A KR 1020100084151 A KR1020100084151 A KR 1020100084151A KR 20100084151 A KR20100084151 A KR 20100084151A KR 20110055366 A KR20110055366 A KR 20110055366A
Authority
KR
South Korea
Prior art keywords
voltage
circuit
line
memory cell
data
Prior art date
Application number
KR1020100084151A
Other languages
English (en)
Inventor
히로시 마에지마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20110055366A publication Critical patent/KR20110055366A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀의 세트/리셋 동작에서의 데이터의 오기입이나 오소거를 방지할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. 불휘발성 반도체 기억 장치는, 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 제1 및 제2 배선의 각 교차부에 배치된 가변 저항 소자 및 정류 소자를 직렬 접속하여 이루어지는 메모리 셀을 갖는 메모리 셀 어레이와, 상기 제1 및 제2 배선을 통하여 상기 메모리 셀에 데이터의 기입/소거에 필요한 전압을 인가하는 데이터 기입/소거 회로를 구비하고, 상기 데이터 기입/소거 회로는, 데이터 기입/소거시, 상기 제1 및 제2 배선 중 상기 정류 소자의 캐소드측에 설치된 배선에 흐르는 전류를 제한하는 제1 전류 리미트 회로를 갖는 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치 {NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 가변 저항 소자를 이용한 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 불휘발성 메모리 장치로서, 전기적 재기입이 가능한 가변 저항 소자의 저항값 정보를 불휘발성으로 기억하는, ReRAM이나 PRAM이 플래시 메모리의 후계 메모리로서 주목을 모으고 있다.
ReRAM의 기억 소자로서의 가변 저항 소자는, 전극/금속 산화물(2원계 혹은 3원계)/전극에 의해 구성된다. 가변 저항 소자에는, 2종의 동작 모드가 있는 것이 알려져 있다. 하나는, 인가 전압의 극성을 바꿈으로써, 고저항 상태와 저저항 상태를 전환하는 것으로, 이것은 바이폴라형이라고 칭해진다. 또 하나는, 인가 전압의 극성을 바꾸지 않고, 전압값과 인가 시간의 제어에 의해, 고저항 상태와 저저항 상태를 전환하는 것으로, 이것은 유니폴라형이라고 칭해진다.
고밀도 메모리 셀 어레이를 실현하기 위해서는, 유니폴라형이 바람직하다. 유니폴라형의 경우에는, 트랜지스터를 이용하지 않고, 비트선과 워드선의 각 교점에, 가변 저항 소자와 다이오드 등의 정류 소자를 겹침으로써 4F2의 최소의 1셀 치수의 셀 어레이층을 구성할 수 있기 때문이다. 이 셀 어레이층을 적층함으로써, 셀 어레이의 면적을 증대시키지 않고 메모리 용량을 크게 하는 것을 목적으로 하는 것이 3차원 적층 저항 변화 메모리이다.
유니폴라형의 ReRAM의 경우, 가변 저항 메모리에 대한 데이터의 기입은, 가변 저항 소자에, 예를 들어 4.0V 정도의 프로그램 전압을 인가하고, 수100nA 내지 수10nA 정도의 전류를 수10ns 내지 1μs 정도만큼 흘림으로써 이루어진다. 이에 의해, 가변 저항 소자가 고저항 상태로부터 저저항 상태로 변화한다. 이 상태 변화를 「프로그램」 또는 「세트」라고 칭한다. 또한, 데이터가 프로그램된 가변 저항 소자에 3.0V 정도의 소거 전압을 인가하고, 1μA 내지 10μA의 전류를 수μs만큼 흘리면, 가변 저항 소자는 저저항 상태로부터 고저항 상태로 변화한다. 이 상태 변화를 「소거」 또는 「리셋」이라고 칭한다.
고저항의 메모리 셀을 저저항 상태로 변화시키는 세트 동작에서는, 인가 펄스가 지나치게 길게 가해지면, 일단 저저항 상태로 된 메모리 셀이 쥴 열의 발생에 의해 다시 고저항 상태로 리셋되어 버린다고 하는 문제가 있다. 또한, 저저항의 메모리 셀을 고저항 상태로 변화시키는 리셋 동작에서는, 메모리 셀이 고저항 상태로 변화할 때에 인가 펄스의 전압을 생성하는 전압 레귤레이터가 이 속도를 추종할 수 없어, 전하의 공급이 과잉이 되고, 인가 펄스의 전압이 높아지게 되어, 제어성의 악화나 최악 메모리 셀이 다시 세트 상태로 복귀되어 버린다고 하는 문제가 발생한다.
이 문제에 관해서는, 다이오드의 애노드측에 접속된 배선에 흐르는 전류를 제한하는 방법이 제안되어 있다. 이 경우, 선택 메모리 셀에 흐르는 전류도 제한되기 때문에, 오기입이 발생하는 것을 방지할 수 있다(특허문헌 1).
그러나, 이 방법의 경우, 애노드측에 접속된 배선이 갖는 기생 용량분의 전하의 방전을 제어할 수 없다. 그 결과, 이 기생 용량에 축적된 전하가 메모리 셀로 빠져 나가게 되어, 전류 제한 효과가 한정적이 된다고 하는 점이 문제가 된다.
일본 특허 공개 제2009-217908호
본 발명은, 메모리 셀의 세트/리셋 동작에서의 데이터의 오기입이나 오소거를 방지할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 형태에 관한 불휘발성 반도체 기억 장치는, 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 제1 및 제2 배선의 각 교차부에 배치된 가변 저항 소자 및 정류 소자를 직렬 접속하여 이루어지는 메모리 셀을 갖는 메모리 셀 어레이와, 상기 제1 및 제2 배선을 통하여 상기 메모리 셀에 데이터의 기입/소거에 필요한 전압을 인가하는 데이터 기입/소거 회로를 구비하고, 상기 데이터 기입/소거 회로가, 데이터 기입/소거시, 상기 제1 및 제2 배선 중 상기 정류 소자의 캐소드측에 설치된 배선에 흐르는 전류를 제한하는 제1 전류 리미트 회로를 갖는 것을 특징으로 한다.
본 발명에 따르면, 메모리 셀의 세트/리셋 동작에서의 데이터의 오기입이나 오소거를 방지할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.
도 1은, 본 발명의 실시 형태에 관한 불휘발성 메모리의 블록도.
도 2는, 상기 실시 형태에 관한 불휘발성 메모리의 메모리 셀 어레이의 일부의 사시도.
도 3은, 도 2에서의 I-I'선으로 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도.
도 4는, 상기 실시 형태에서의 가변 저항 소자의 일례를 도시하는 모식적인 단면도.
도 5a는, 상기 실시 형태에서의 메모리 셀 어레이의 바이어스 상태를 나타내는 도면.
도 5b는, 상기 실시 형태에서의 메모리 셀 어레이의 바이어스 상태를 나타내는 도면.
도 6은, 상기 실시 형태에서의 메모리 셀 어레이의 바이어스 상태를 나타내는 도면.
도 7은, 상기 실시 형태에서의 메모리 셀에 대한 세트 동작시의 동작 파형의 일례를 나타내는 도면.
도 8은, 상기 실시 형태에서의 메모리 셀에 대한 세트 동작시의 동작 파형의 다른 일례를 나타내는 도면.
도 9는, 상기 실시 형태에서의 세트 동작시의 전류 제한값과 리셋 전압의 관계를 나타내는 도면.
도 10은, 상기 실시 형태에 관한 불휘발성 메모리 셀의 메모리 셀 어레이 주변의 블록도.
도 11은, 상기 실시 형태에 관한 불휘발성 메모리의 메인 로우 디코더의 회로도.
도 12는, 상기 실시 형태에 관한 불휘발성 메모리의 로우 드라이버의 회로도.
도 13은, 상기 실시 형태에 관한 불휘발성 메모리의 기입 구동선 드라이버의 회로도.
도 14는, 상기 실시 형태에 관한 불휘발성 메모리의 워드선 전류 리미트 회로의 회로도.
도 15는, 상기 실시 형태에 관한 불휘발성 메모리의 기입 전압 발생기 및 비선택 워드선 전압 발생기의 회로도.
도 16은, 상기 실시 형태에 관한 불휘발성 메모리의 칼럼 디코더의 회로도.
도 17은, 상기 실시 형태에 관한 불휘발성 메모리의 칼럼 드라이버의 회로도.
도 18은, 상기 실시 형태에 관한 불휘발성 메모리의 감지 증폭기/기입 버퍼의 회로도.
도 19는, 상기 실시 형태에 관한 불휘발성 메모리의 비트선 전류 리미트 회로의 회로도.
도 20은, 상기 실시 형태에 관한 불휘발성 메모리의 비선택 비트선 전압 발생기의 회로도.
도 21은, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 전하 리미트 회로의 회로도.
이하, 도면을 참조하면서, 본 발명에 관한 불휘발성 반도체 기억 장치의 실시 형태에 대하여 상세하게 설명한다.
[제1 실시 형태]
도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 블록도이다.
이 불휘발성 메모리는, 후술하는 PCRAM(상 변화형 소자), ReRAM(가변 저항 소자) 등의 가변 저항 소자를 사용한 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 구비한다. 메모리 셀 어레이(1)의 비트선 BL 방향에 인접하는 위치에는, 메모리 셀 어레이(1)의 비트선 BL을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독을 행하는 칼럼 제어 회로(2)가 설치되어 있다. 또한, 메모리 셀 어레이(1)의 워드선 WL 방향에 인접하는 위치에는, 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독에 필요한 전압을 인가하는 로우 제어 회로(3)가 설치되어 있다. 이들 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 의해, 데이터 기입/소거 회로를 구성한다.
데이터 입출력 버퍼(4)는, 외부의 도시하지 않은 호스트 장치와 접속되어, 호스트 장치와의 사이에서 기입 데이터의 수취, 소거 명령의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(4)는, 수취한 기입 데이터를 칼럼 제어 회로(2)에 보내고, 칼럼 제어 회로(2)로부터 판독한 데이터를 수취하여 외부에 출력한다. 외부의 호스트 장치로부터 데이터 입출력 버퍼(4)에 공급된 어드레스는, 어드레스 레지스터(5)를 통하여 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다. 또한, 외부의 호스트 장치로부터 데이터 입출력 버퍼(4)에 공급된 커맨드는, 커맨드ㆍ인터페이스(6)에 보내진다. 커맨드ㆍ인터페이스(6)는, 외부로부터의 외부 제어 신호를 받아, 데이터 입출력 버퍼(4)에 입력된 데이터가 기입 데이터인지 커맨드인지 어드레스인지를 판단하여, 커맨드이면 수취 커맨드 신호로서 상태 머신(7)에 전송한다. 상태 머신(7)은, 이 불휘발성 메모리 전체의 관리를 행하는 것으로, 외부의 호스트 장치로부터의 커맨드를 수신하여, 판독, 기입, 소거, 데이터의 입출력 관리 등을 행한다. 또한, 외부의 호스트 장치는, 상태 머신(7)이 관리하는 상태 정보를 수취하여, 동작 결과를 판단하는 것도 가능하다. 또한, 이 상태 정보는 기입, 소거의 제어에도 이용된다.
또한, 상태 머신(7)에 의해 펄스 발생기(9)가 제어된다. 이 제어에 의해, 펄스 발생기(9)는 임의의 전압, 임의의 타이밍의 펄스를 출력하는 것이 가능해진다. 여기서, 형성된 펄스는 칼럼 제어 회로(2) 및 로우 제어 회로(3)에서 선택된 임의의 배선에 전송하는 것이 가능하다.
또한, 메모리 셀 어레이(1) 이외의 주변 회로 소자는 배선층에 형성된 메모리 어레이(1)의 직하의 실리콘 기판에 형성 가능하며, 이에 의해, 이 불휘발성 메모리의 칩 면적은 거의 메모리 셀 어레이(1)의 면적과 동등하게 하는 것도 가능하다.
도 2는 메모리 셀 어레이(1)의 일부의 사시도, 도 3은 도 2에서의 I-I'선으로 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도이다.
복수개의 제1 배선인 워드선 WL0 내지 WL2가 평행하게 배치되고, 이것과 교차하여 복수개의 제2 배선인 비트선 BL0 내지 BL2가 평행하게 배치되고, 이들 각 교차부에 양쪽 배선에 끼워지도록 메모리 셀 MC가 배치된다. 제1 및 제2 배선은, 열에 강하면서 저항값이 낮은 재료가 바람직하며, 예를 들어 W, WSi, NiSi, CoSi 등을 사용할 수 있다.
메모리 셀 MC는, 도 3에 도시한 바와 같이, 가변 저항 소자 VR과 비오믹 소자 NO의 직렬 접속 회로로 이루어진다.
가변 저항 소자 VR로서는, 전압 인가에 의해, 전류, 열, 화학 에너지 등을 통하여 저항값을 변화시킬 수 있는 것으로, 상하에 배리어 메탈 및 접착층으로서 기능하는 전극 EL1, EL2가 배치된다. 전극재로서는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN 등이 사용된다. 또한, 배향성을 균일하게 하는 메탈막의 삽입도 가능하다. 또한, 별도로 버퍼층, 배리어 메탈층, 접착층 등을 삽입하는 것도 가능하다.
가변 저항 소자 VR은, 칼코게나이드 등과 같이 결정 상태와 비정질 상태의 상 전이에 의해 저항값을 변화시키는 것(PCRAM), 금속 양이온을 석출시켜 전극간에 가교(컨덕팅 브리지)를 형성하거나, 석출된 금속을 이온화하여 가교를 파괴함으로써 저항값을 변화시키는 것(CBRAM), 전압 혹은 전류 인가에 의해 저항값이 변화하는 것(ReRAM)(전극 계면에 존재하는 전하 트랩에 트랩된 전하의 존재 유무에 의해 저항 변화가 일어나는 것과, 산소 결함 등에 기인하는 전도 경로의 존재 유무에 의해 저항 변화가 일어나는 것으로 크게 구별됨) 등을 사용할 수 있다.
도 4 및 도 5는, ReRAM의 예를 도시하는 도면이다. 도 4에 도시하는 가변 저항 소자 VR은, 전극층(11, 13)의 사이에 기록층(12)을 배치하여 이루어진다. 기록층(12)은, 적어도 2종류의 양이온 원소를 갖는 복합 화합물로 구성된다. 양이온 원소 중 적어도 1종류는 전자가 불완전하게 채워진 d 궤도를 갖는 전이 원소로 하고, 또한 인접하는 양이온 원소간의 최단 거리는 0.32nm 이하로 한다. 구체적으로는, 화학식 AxMyXz(A와 M은 서로 다른 원소임)로 표시되며, 예를 들어 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2), 페로브스카이트 구조(AMO3) 등의 결정 구조를 갖는 재료에 의해 구성된다.
도 4의 예에서는, A가 Zn, M이 Mn, X가 O이다. 기록층(12) 내의 작은 흰색 동그라미는 확산 이온(Zn), 큰 흰색 동그라미는 음이온(O), 작은 검정색 동그라미는 전이 원소 이온(Mn)을 각각 나타내고 있다. 기록층(12)의 초기 상태는 고저항 상태이지만, 전극층(11)을 고정 전위, 전극층(13)측에 부(-)의 전압을 인가하면, 기록층(12) 중의 확산 이온의 일부가 전극층(13)측으로 이동하여, 기록층(12) 내의 확산 이온이 음이온에 대하여 상대적으로 감소한다. 전극층(13)측으로 이동한 확산 이온은, 전극층(13)으로부터 전자를 수취하여, 메탈로서 석출되기 때문에, 메탈층(14)을 형성한다. 기록층(12)의 내부에서는, 음이온이 과잉이 되어, 결과적으로 기록층(12) 내의 전이 원소 이온의 하층을 상승시킨다. 이에 의해, 기록층(12)은 캐리어의 주입에 의해 전자 전도성을 갖게 되고 세트 동작이 완료된다. 재생에 관해서는, 기록층(12)을 구성하는 재료가 저항 변화를 일으키지 않을 정도의 미소한 전류값을 흘리면 된다. 프로그램 상태(저저항 상태)를 초기 상태(고저항 상태)로 리셋하기 위해서는, 예를 들어 기록층(12)에 대전류를 충분한 시간 흘려 쥴 가열하여, 기록층(12)의 산화 환원 반응을 촉진하면 된다. 또한, 세트시와 역방향의 전기장을 인가하는 것에 의해서도 리셋 동작이 가능하다. 이하에 있어서, 세트 동작에 필요한 전압 및 리셋 동작에 필요한 전압을 「기입 전압」이라고 칭한다.
도 5a 및 도 5b는, 본 실시 형태에서의 세트/리셋 동작시의 메모리 셀 어레이의 바이어스 상태를 나타내는 도면이다. 도 5의 경우, 메모리 셀 MC는, 직렬 접속된 가변 저항 소자 VR 및 다이오드 Di로 이루어진다.
여기에서는, 도 5a 중의 점선으로 둘러싸여진 메모리 셀 MC'에 대하여 세트/리셋하는 경우를 예로 들어 설명한다. 이 경우, 선택 메모리 셀 MC'에 접속된 워드선 WL' 및 비트선 BL'에 각각 접지 전압 VSS(예를 들어, 0V의 전압이며, 이하에서 「선택 워드선 전압」이라고도 칭함) 및 기입 전압 VWR(예를 들어, 4.0V의 전압이며, 이하에서 「선택 비트선 전압」이라고도 칭함)을 인가한다. 한편, 그 밖의 비선택 워드선 WL 및 비선택 비트선 BL에는, 각각 비선택 워드선 전압 VUX(예를 들어, 3.2V) 및 비선택 비트선 전압 VUB(예를 들어, 0.8V)를 인가한다. 그 결과, 선택 메모리 셀 MC'에는, 도 5b에 도시한 바와 같이, 다이오드 Di의 순방향으로 바이어스 「VWR-VSS」가 걸린다. 비선택 비트선 BL 및 비선택 워드선 WL의 각 교차부에 위치하는 비선택 메모리 셀 MC에는, 도 5b에 도시한 바와 같이, 다이오드 Di의 역방향으로 바이어스 「VUX-VUB」가 걸린다. 비선택 워드선 WL 및 선택 비트선 BL'의 각 교차부에 위치하는 메모리 셀 MC 및 선택 워드선 WL' 및 비선택 비트선 BL의 각 교차부에 위치하는 메모리 셀 MC(이하, 「반선택 메모리 셀」이라고 칭함)에는, 도 5b에 도시한 바와 같이, 다이오드 Di의 순방향으로, 각각 바이어스 「VWR-VUX」 또는 바이어스 「VUB-VSS」가 걸린다. 이 반선택 메모리 셀 MC에 걸리는 바이어스는, 다이오드 Di가 온하지 않을 정도의 약한 바이어스이다. 즉, 비선택 워드선 전압 VUX는, 선택 비트선 전압 VWR 이하이고, 또한 「VWR-VUX」가 다이오드 Di의 VF 이하의 전압으로 설정된다. 또한, 비선택 비트선 전압 VUB는, 선택 워드선 전압 VSS 이상이고, 또한 다이오드 Di의 VF 이하로 설정된다. 이와 같이 각 워드선 WL 및 비트선 BL에 전압을 인가함으로써, 선택 메모리 셀 MC'의 가변 저항 소자 VR에만 충분한 순방향 바이어스가 걸리고, 그 결과, 저항 상태가 천이하게 된다.
도 6은, 본 실시 형태에서의 판독 동작시의 메모리 셀 어레이의 바이어스 상태를 나타내는 도면이다. 판독 동작시에는, 선택 비트선 BL'에 비선택 워드선 WL과 동일한 비선택 워드선 전압(예를 들어, 2.0V)을 인가한다. 한편, 선택 워드선 WL'에 비선택 비트선 BL과 동일한 비선택 비트선 전압(0.5V)을 인가한다. 이 경우, 선택 메모리 셀 MC'에는, 다이오드 Di가 온하는 정도이고, 또한 가변 저항 소자 VR의 저항 상태가 천이하지 않을 정도의 바이어스 「VUX-VUB」가 걸린다. 그 결과, 선택 비트선 BL'에 가변 저항 소자 VR의 저항값에 따른 전류가 흐르게 된다. 이 전류를 칼럼 제어 회로(2)가 구비하는 감지 증폭기에 의해 검지ㆍ증폭함으로써 데이터의 판독이 가능하다.
도 7은, 본 실시 형태에서의 제1 세트 동작시의 워드선 WL 및 비트선 BL의 동작 파형의 일례이다. 이 동작에서는, 선택 워드선 WL'를 처음부터 선택 상태로 해 두고, 선택 비트선 BL'를 비선택 전위로부터 선택 전위로 변화시킴으로써, 선택 메모리 셀의 원하는 전압을 인가한다.
대기시, 모든 워드선 WL 및 비트선 BL은, 접지 전압 VSS로 되어 있고, 세트 동작 개시 후의 시각 t1에 있어서, 비선택 워드선 WL 및 비선택 비트선 BL의 전압이 상승하여, 각각 비선택 워드선 전압 VUX 및 비선택 비트선 전압 VUB에 도달한다.
계속되는 시각 t2 부근에 있어서, 선택 비트선 BL의 전압이 상승하여, 시각 t2 경과 후에 선택 비트선 전압 VWR에 도달한다.
계속되는 시각 t3 부근에 있어서, 선택 비트선 BL의 전압이 하강하여, 시각 t3 경과 후에 접지 전압 VSS에 도달한다.
마지막으로 시각 t4에 있어서, 비선택 워드선 WL 및 비선택 비트선 BL이 하강하여, 모두 접지 전압 VSS에 도달한다.
도 7의 경우, 선택 비트선 BL의 상승 후인 시각 t2부터 시각 t3까지의 기간 t_SET의 동안, 선택 메모리 셀 MC에, 세트 동작에 필요한 순방향의 바이어스 「VWR-VSS」가 인가되고, 가변 저항 소자 VR의 저항 상태가 고저항 상태로부터 저저항 상태로 천이한다.
도 8은, 본 실시 형태에서의 제2 세트 동작시의 워드선 WL 및 비트선 BL의 동작 파형의 다른 일례이다. 이 동작에서는, 선택 비트선 BL'를 처음부터 선택 상태로 해 두고, 선택 워드선 WL'를 비선택 전위로부터 선택 전위로 변화시킴으로써, 선택 메모리 셀에 원하는 전압을 인가한다.
대기시, 모든 워드선 WL 및 비트선 BL은, 접지 전압 VSS로 되어 있고, 세트 동작 개시 후의 시각 t1에 있어서, 선택/비선택 워드선 WL 및 비선택 비트선 BL의 전압이 상승하여, 각각 비선택 워드선 전압 VUX 및 비선택 비트선 전압 VUB에 도달한다. 그 후, 선택 비트선 BL의 전압이 상승하여, 선택 비트선 전압 VWR에 도달한다.
선택 비트선 BL의 전압이 선택 비트선 전압 VWR에 도달한 후, 선택 워드선 WL의 전압이 하강하여, 시각 t2 경과 후에 선택 워드선 전압 VSS에 도달한다.
계속되는 시각 t3 부근에 있어서, 선택 비트선 BL의 전압이 하강하여, 시각 t3 경과 후에 접지 전압 VSS에 도달한다.
마지막 시각 t4에 있어서, 비선택 워드선 WL 및 비선택 비트선 BL이 하강하여, 모두 접지 전압 VSS에 도달한다.
도 8의 경우, 선택 워드선 WL의 하강 후인 시각 t2부터 시각 t3까지의 기간 t_SET의 동안, 선택 메모리 셀 MC에, 세트 동작에 필요한 순방향의 바이어스 「VWR-VSS」가 인가되고, 가변 저항 소자 VR의 저항 상태가 고저항 상태로부터 저저항 상태로 천이한다.
그러나, 도 7 및 도 8에 도시하는 모든 경우라도, 선택 메모리 셀 MC에는, 기간 t_SET의 동안은, 가변 저항 소자 VR의 저항 상태가 저저항 상태로 천이한 후라도, 바이어스 「VWR-VSS」가 계속해서 인가된다. 이 경우, 리셋 전류가 흐르는 선택 메모리 셀 MC에 쥴 열이 발생하게 되고, 선택 메모리 셀 MC가 다시 리셋되어 고저항 상태로 천이하는 오류 리셋이 발생할 가능성이 있다.
여기서, 세트 동작시에서의 선택 메모리 셀에 흐르는 전류를 제한하면 리셋 전류도 감소한다. 즉 세트 동작시의 선택 메모리 셀에 흐르는 전류의 값 Icomp와, 선택 메모리 셀이 세트 상태로 된 후에 흐르는 리셋 전류 Ireset는, 도 9로부터 알 수 있는 바와 같이, 비례 관계가 되는 것이 알려져 있다. 따라서, 본 실시 형태에서는, 도 10 내지 도 20에 도시하는 회로 구성에 의해, 리셋 전류 Ireset를 감소시킨다.
또한, 이하의 회로 구성은, 워드선 WL 방향으로 2Kbit(=2048bit), 비트선 BL 방향으로 512bit의 메모리 셀 MC를 배열한 1Mbit의 메모리 셀 어레이(1)를 구성하는 경우를 예로 들어 설명한다.
도 10은, 본 실시 형태에 관한 불휘발성 메모리의 메모리 셀 어레이(1) 및 그 주변 회로를 도시하는 블록도이다.
도 10에 도시된 바와 같이, 로우 제어 회로(3)는, 예를 들어 로우 드라이버(120), 메인 로우 디코더(130), 기입 구동선 드라이버(140) 및 로우계 주변 회로(190)로 이루어진다. 한편, 칼럼 제어 회로(2)는, 예를 들어 칼럼 드라이버(210), 칼럼 디코더(220), 감지 증폭기/기입 버퍼(230) 및 칼럼계 주변 회로(250)로 이루어진다.
본 실시 형태에 관한 워드선 WL은 계층 구조를 갖고 있다. 메인 로우 디코더(130)는, 256쌍의 메인 워드선 MWLx, MWLbx(x=<255:0>) 중 어느 한쌍을 선택 구동한다. 이들 메인 워드선 MWLx, MWLbx는, 선택된 경우, 각각 "H", "L"이 되고, 비선택의 경우, "L", "H" 상태가 된다. 한쌍의 메인 워드선 MWLx, MWLbx는 로우 드라이버(120)에 접속되고, 로우 드라이버(120)는, 메인 워드선 MWLx, MWLbx의 계층하에 있는 8개의 워드선 WLx<7:0> 중 1개를 선택 구동한다. 즉, 메인 로우 디코더(130)에 의해 선택 구동된 메인 워드선 MWLx, MWLbx에 접속된 로우 드라이버(120)가 또한 워드선 WL을 선택 구동함으로써, 1개의 워드선 WL이 선택 구동된다. 기입 구동선 드라이버(140)에는 8개의 기입 구동선 WDRV<7:0> 및 비선택 워드선 전압 VUX의 전원선이 접속된다. 기입 구동선 WDRV<7:0> 및 비선택 워드선 전압 VUX의 전원선은 로우 드라이버(120)에 접속되고, 로우 드라이버(120)에 의해 워드선 WL에 인가된다. 구체적으로는, 세트 동작시에 있어서 8개의 기입 구동선 WDRV<7:0> 중 선택 워드선 WL에 대응하는 1개의 기입 구동선 WDRV에 선택 워드선 전압 VSS를 공급하고, 그 외의 7개에는 비선택 워드선 전압 VUX를 공급한다. 로우계 주변 회로(190)는, 이 불휘발성 메모리 전체의 관리를 행하는 것으로, 외부의 호스트 장치로부터의 제어 신호를 수신하여, 판독, 기입, 소거, 데이터의 입출력 관리 등을 행한다.
본 실시 형태에 관한 비트선도 계층 구조를 갖고 있으며, 칼럼 디코더(220)는, 128쌍의 칼럼 선택선 CSLy, CSLby(y=<128:0>) 중 어느 한쌍을 선택 구동한다. 일례로서, 선택된 칼럼 선택선 CSLy, CSLby에서는, 칼럼 선택선 CSLy가 "H" 상태가 되고, 칼럼 선택선 CSLby가 "L" 상태가 된다. 반대로, 비선택의 칼럼 선택선 CSLy, CSLby에서는, 칼럼 선택선 CSLy가 "L" 상태가 되고, 칼럼 선택선 CSLby가 "H" 상태가 된다. 한쌍의 칼럼 선택선 CSLy, CSLby는 칼럼 드라이버(210)에 접속되고, 칼럼 드라이버(210)는, 칼럼 선택선 CSLy, CSLby의 계층하에 있는 8개의 비트선 BLy<7:0> 중 1개를 선택 구동한다. 즉, 칼럼 디코더(220)에 의해 선택 구동된 칼럼 선택선 CSLy, CSLby에 접속된 칼럼 드라이버(210)가 또한 비트선 BL을 선택 구동함으로써, 1개의 비트선 BL이 선택 구동된다. 감지 증폭기/기입 버퍼(230)는, 로컬 데이터선 LDQ<7:0>에 판독된 신호를 검지 증폭함과 함께, 데이터 입출력선 I/O<7:0>으로부터 입력되는 기입 데이터를 칼럼 드라이버(210)를 통하여 메모리 셀 MC에 공급하는 것이다. 감지 증폭기/기입 버퍼(230)에는, 8개의 로컬 데이터선 LDQ<7:0> 및 칼럼 전원 VWE의 전원선이 접속되어 있다. 로컬 데이터선 LDQ<7:0> 및 선택 비트선 전압 VWR의 전원선이 칼럼 드라이버(210)에 접속된다. 구체적으로는, 세트 동작시에 있어서 8개의 로컬 데이터선 LDQ<7:0> 중 선택 비트선 BL에 대응하는 1개의 로컬 데이터선 LDQ에 선택 비트선 전압 VWR을 공급하고, 그 이외의 7개에는 비선택 비트선 전압 VUB를 공급한다. 칼럼계 주변 회로(2)는, 이 불휘발성 메모리 전체의 관리를 행하는 것으로, 외부의 호스트 장치로부터의 제어 신호를 수신하여, 판독, 기입, 소거, 데이터의 입출력 관리 등을 행한다.
다음에, 도 11 내지 도 15를 참조하여, 로우 제어 회로(3)의 구성을 상세하게 설명한다. 도 11 내지 도 15는 불휘발성 메모리의 로우 제어 회로(3)의 구성예를 도시하는 회로도이다.
도 11은, 메인 로우 디코더(130)의 회로도이다. 메인 로우 디코더(130)는 프리 디코더이며, 로우 어드레스를 입력하고, 256쌍의 메인 워드선 MWLx 및 MWLbx(x=<255:0>) 중 하나를 선택한다. 또한, 메인 로우 디코더(130)는, 도 12에 도시한 바와 같은 회로를, 256쌍의 메인 워드선 MWLx, MWLbx의 각각에 대하여 갖고 있다. 도 11에 도시한 바와 같이, 1개의 메인 로우 디코더(130)에 있어서, 메인 로우 디코더(130)에 접속된 어드레스 신호선은, 논리 게이트 G131에 접속된다. 논리 게이트 G131의 출력 신호는 레벨 시프터 L/S를 통하여 PMOS 트랜지스터 QP131 및 NMOS 트랜지스터 QN131로 이루어지는 인버터 IV131의 입력 단자에 공급된다. 트랜지스터 QP131의 소스에, 기입 전압 VWR이 인가되고, 트랜지스터 QN131의 소스는 접지되어 있다. 인버터 IV131의 출력 단자는 메인 워드선 MWLx에 접속됨과 함께, 다음 단의 PMOS 트랜지스터 QP132 및 NMOS 트랜지스터 QN132로 이루어지는 CMOS 인버터 IV132의 입력 단자에 접속되어 있다. 트랜지스터 QP132의 소스에도 기입 전압 VWR이 인가되고, 트랜지스터 QN132의 소스는 접지되어 있다. 그리고, 인버터 IV132의 출력 단자는, 메인 워드선 MWLbx에 접속된다. 메인 워드선 MWLx, MWLbx는 로우 드라이버(120)의 입력 단자에 접속되어 있다.
도 12는, 로우 드라이버(120)의 회로도이다. 로우 드라이버(120)에는 256쌍의 메인 워드선 MWLx 및 MWLbx(x=<255:0>) 중 어느 한쌍이 입력으로서 접속됨과 함께, WDRV 드라이버(140)로부터의 기입 구동선 WDRV<7:0>이 접속되고, 워드선 WLx<7:0>의 출력이 결정된다. 이 워드선 WLx<7:0>은 일렬로 배열하여 설치된 복수의 메모리 셀 MC에 접속되어 있다. 로우 드라이버(120)는, 1개의 메인 로우 디코더(130)에 대하여 8개 설치되어 있다. 워드선 WLx<7:0>은 워드선 WLx<0> 내지 WLx<7>까지의 8개의 배선으로 이루어진다. 마찬가지로, 기입 구동선 WDRV<7:0>은, WDRV<0> 내지 WDRV<7>까지의 8개의 배선으로 이루어지는 배선이다. 도 12에 도시한 바와 같이, 로우 드라이버(120)는, 2개의 PMOS 트랜지스터 QP121 및 QP122의 소스를 서로 접속하여 이루어지는 트랜지스터쌍과, 트랜지스터 QP121의 소스 및 드레인에, 각각 소스 및 드레인이 접속된 NMOS 트랜지스터 QN121로 구성되어 있다. 트랜지스터 QP122의 게이트에 메인 워드선 MWLx가, 드레인에 비선택 워드선 전압 VUX의 전원선이 접속되어 있다. 또한, 트랜지스터 QP121, QN121의 게이트에는 각각 메인 워드선 MWLbx, MWLx가, 드레인에 기입 구동선 WDRV<7:0> 중 어느 1개가 접속되어 있다. 그리고, 트랜지스터 QP121, QP122의 소스 및 트랜지스터 QN121의 드레인은 공통으로 워드선 WLx<7:0> 중 어느 1개에 접속되어 있다.
도 13은, 기입 구동선 드라이버(140)(WDRV Driver)의 회로도이다. 기입 구동선 드라이버(140)에는, 어드레스 신호선(Address)이 접속되어 있다. 여기서, 기입 구동선 드라이버(140)도 프리 디코더이다. 기입 구동선 드라이버(140)에 접속된 어드레스 신호선은, 논리 게이트 G141에 접속되고, 논리 게이트 G141의 출력 신호는 레벨 시프터 L/S를 통하여 PMOS 트랜지스터 QP141 및 NMOS 트랜지스터 QN141로 이루어지는 CMOS 인버터 IV141의 입력 단자에 공급된다. 트랜지스터 QP141의 소스에는, 비선택 워드선 전압 VUX가 인가되어 있는 전원선이 접속되고, 트랜지스터 QN141의 소스는 후술하는 워드선 전류 리미트 회로가 출력하는 로우 접지 전압 VSSROW의 전원선에 접속되어 있다. 그리고, 트랜지스터 QP141 및QP141의 드레인은 모두 기입 구동선 WDRV<7:0>에 접속된다.
도 14는, 기입 구동선 드라이버(140)에 포함되는 제1 전류 리미트 회로인 워드선 전류 리미트 회로(141)의 회로도이다. 워드선 전류 리미트 회로(141)는, 워드선 WL의 전류를 리미트할지의 여부를 제어하는 신호인 스위치 신호 SW1 및 SW2와, 전류 리미트값을 조정하는 전류 기준 전압 IREF를 입력으로 한다. 이 워드선 전류 리미트 회로(141)는, 로우 접지 전압 VSSROW와 접지 전압 VSS간에 스위치 신호 SW1에 의해 제어되는 NMOS 트랜지스터 QN151을 구비한다. 또한, 이 트랜지스터 QN151과 병렬로, 스위치 신호 SW2에 의해 제어되는 트랜지스터 QN152 및 전류 기준 전압 IREF에 의해 제어되는 트랜지스터 QN153으로 이루어지는 직렬 회로가 설치되어 있다.
도 15는, 전압 발생기(160)의 일부인 기입 전압 발생기(161) 및 비선택 워드선 전압 발생기(162)의 회로도이다.
기입 전압 발생기(161)는, 통상 2.7V 내지 3.3V의 외부 전원 VCC를 승압하고, 세트 동작시 4.0V, 리셋 동작시 3.0V 정도의 기입 전압 VWR을 생성하는 회로이다. 기입 전압 발생기(161)에는, 외부 전압 VCC의 전원선이 접속되어 있다. 또한, 전류 경로가 직렬로 접속된 3개의 NMOS 트랜지스터 QN161 내지 QN163을 구비한다. 이들 트랜지스터 QN161 내지 QN163은, 각각 다이오드 접속되어 있다. 또한, 트랜지스터 QN161, QN162 및 QN163의 드레인에는, 각각 캐패시터 C161, C162 및 리미터(LIMITER)의 일단부가 접속되어 있다. 또한, 이들 캐패시터 C161, C162 및 리미터의 타단부에는 공통으로 접속되어 있다. 이러한 구성에 의해, 차지 펌프를 구성하고, 트랜지스터 QN163의 드레인이 이 회로의 출력인 기입 전압 VWR이 된다.
비선택 워드선 전압 발생기(162)는, 기입 전압 발생기(161)에서 생성된 기입 전압 VWR을 강압하고, 비선택 워드선 전압 VUX를 생성하는 회로이다. 비선택 워드선 전압 발생기(162)는, 기입 전압 VWR의 전원선과 접지선 사이에 직렬 접속된 PMOS 트랜지스터 QP172, 가변 저항 R173 및 고정 저항 R174를 구비한다. 또한, 저항 R173 및 R174의 접속점의 전압이 비반전 입력 단자에 입력되고, 비선택 워드선 전압 VUX를 생성하기 위한 소정의 기준 전압 VREF가 반전 입력 단자에 입력되는 연산 증폭기 OP171을 구비한다. 이 연산 증폭기 OP171의 출력 신호가 트랜지스터 QP172의 게이트에 입력된다. 이 구성에 의해 정전압 회로를 구성하고, 연산 증폭기(172) 및 저항(173)의 접속점이 이 회로의 출력인 비선택 워드선 전압 VUX가 된다.
다음에, 도 16 내지 도 19를 참조하여, 칼럼 제어 회로(2)의 구성을 상세하게 설명한다. 도 16 내지 도 19는 불휘발성 메모리의 칼럼 제어 회로(2)의 구성예를 도시하는 회로도이다.
도 16은, 칼럼 디코더(220)의 회로도이다. 칼럼 디코더(220)는 칼럼 어드레스를 입력하고, 128쌍의 칼럼 선택선 CSLy 및 CSLby(y=<128:0>) 중 하나를 선택한다. 칼럼 디코더(220)는, 도 18에 도시하는 바와 같은 회로를, 128쌍의 칼럼 선택선 CSLy, CSLby의 각각에 대하여 갖고 있다. 도 16에 도시한 바와 같이, 칼럼 디코더(220)에 접속된 어드레스 신호선은, 논리 게이트 G221에 접속된다. 논리 게이트 G221의 출력 신호는 레벨 시프터 L/S를 통하여 PMOS 트랜지스터 QP221 및 NMOS 트랜지스터 QN221로 이루어지는 CMOS 인버터 IV221의 입력 단자에 공급된다. 트랜지스터 QP221의 소스에 기입 전압 VWR의 전원선이 접속되고, 트랜지스터 QN221의 소스에는 접지선이 접속되어 있다. 그리고, 트랜지스터 QP221 및 QN221의 드레인은 모두 칼럼 선택선 CSLy에 접속되어 있다. 또한, 칼럼 선택선 CSLy는, PMOS 트랜지스터 QP222 및 NMOS 트랜지스터 QN222로 이루어지는 CMOS 인버터 IV222에 접속되어 있다. 트랜지스터 QP222의 소스에는 기입 전압 VWR의 전원선이 접속되고, 트랜지스터 QN222의 소스에는 접지선이 접속되어 있다. 그리고, 트랜지스터 QP222 및 QN222의 드레인은 모두 칼럼 선택선 CSLby에 접속되어 있다.
도 17은, 칼럼 드라이버(210)의 회로도이다. 칼럼 드라이버(210)에는, 128쌍의 칼럼 선택선 CSLy 및 CSLby(y=<128:0>) 중 어느 한쌍, 비선택 비트선 전압 VUB의 전원선 및 로컬 데이터선 LDQ<7:0>이 접속되어 있다. 또한, 칼럼 드라이버(210)에는, 비트선 BLy<7:0>이 접속되어 있고, 이 비트선은 일렬로 배열하여 설치된 복수의 메모리 셀 MC에 접속되어 있다. 전술한 바와 같이, 1개의 칼럼 드라이버(210)에 접속되는 비트선 BLy<7:0>은 비트선 BLy<0> 내지 비트선 BLy<7>까지의 8개의 배선으로 이루어진다. 마찬가지로, 로컬 데이터선 LDQ<7:0>은, LDQ<0> 내지 LDQ<7>까지의 8개의 배선으로 이루어지는 배선이다. 도 16에 도시한 바와 같이, 칼럼 드라이버(210)는, 2개의 NMOS 트랜지스터 QN211 및 QN212의 소스를 서로 접속하여 이루어지는 8쌍의 트랜지스터쌍과, 트랜지스터 QN211의 소스 및 드레인에, 소스 및 드레인이 각각 접속된 PMOS 트랜지스터 QP211로 구성되어 있다. 트랜지스터 QN211, QP211의 게이트에는 각각 칼럼 선택선 CSLy, CSLby가, 드레인에 로컬 데이터선 LDQ<7:0> 중 어느 1개가 접속되어 있다. 또한, 트랜지스터 QN212의 게이트에 칼럼 선택선 CSLby가, 드레인에 비선택 비트선 전압 VUB의 전원선이 접속되어 있다. 그리고, 트랜지스터 QN211, QN212 및 QP211의 소스는 공통으로 비트선 BLy<7:0> 중 어느 1개에 접속되어 있다.
도 18은, 감지 증폭기/기입 버퍼(230)의 일부의 회로도이다. 감지 증폭기/기입 버퍼(230)에는, 기입 전원 VWR의 전원선, 로컬 데이터선 LDQ<7:0> 및 데이터 입출력선 I/O<7:0>이 접속되어 있다. 우선, 기입 버퍼(Write Buffer)(231)에 대하여, 그 구성을 설명한다. 감지 증폭기/기입 버퍼(230)에 접속된 데이터 입출력선 IO<7:0>은, 래치 회로 LAT 및 레벨 시프터 L/S를 통하여 PMOS 트랜지스터 QP232 및 NMOS 트랜지스터 QN231로 이루어지는 CMOS 인버터 IV231에 접속된다. 트랜지스터 QP232의 소스에는 기입 버퍼 부분 활성화용의 PMOS 트랜지스터 QP231을 통하여 칼럼 전압 VWE의 전원선이 접속되어 있다. 여기서, 칼럼 전압 VWE는, 기입 전압 VWR에 전류 제한을 가한 것이며, 후술하는 비트선 전류 리미트 회로로부터 공급되는 전압이다. 또한, 트랜지스터 QN231의 소스에는, 기입 버퍼 부분 활성화용의 NMOS 트랜지스터 QN232를 통하여 접지선이 접속되어 있다. 그리고, 트랜지스터 QP232 및 QN231의 드레인은 모두 로컬 데이터선 LDQ<7:0>에 접속되어 있다.
다음에, 감지 증폭기(232)에 대하여, 그 구성을 설명한다. 감지 증폭기/기입 버퍼(230)에 접속된 데이터 입출력선 I/O<7:0>은, 감지 증폭기(232)에 접속된다. 감지 증폭기(232)로서는, 싱글 엔드형, 참조 셀을 사용한 차동형 등 다양한 타입을 사용할 수 있다. 감지 증폭기(232)의 출력 단자는 로컬 데이터선 LDQ<7:0>에 접속되어 있다.
도 19는, 감지 증폭기/기입 버퍼(230)의 다른 일부이며 제2 전류 리미트 회로인 비트선 전류 리미트 회로(233)의 회로도이다. 비트선 전류 리미트 회로(233)는, 기입 버퍼(231)에 칼럼 전압 VWE를 출력하는 회로이다. 이 전류 리미트 회로(233)는, 도시하지 않은 정전류원으로부터 공급되는 기준 전류 IREF를 흘리는 커런트 미러 회로를 구성하는 고내압 NMOS 트랜지스터 QN241, QN243과, 이것들을 활성화시키는 NMOS 트랜지스터 QN242, QN244와, 트랜지스터 QN243에 흐르는 전류를 받는 커런트 미러 회로를 구성하는 고내압 PMOS 트랜지스터 QP241, QP242를 구비하고 있다.
도 20은, 전압 발생기(160)에 포함되는 비선택 비트선 전압 발생기(163)의 회로도이다. 비선택 비트선 발생기(163)는, 공급 전원 VDD의 전원선과 접지선 사이에 직렬 접속된 PMOS 트랜지스터 QP181, 가변 저항 R181 및 고정 저항 R182를 구비한다. 또한, 저항 R181 및 R182의 접속점의 전압이 비반전 입력 단자에 입력되고, 비선택 워드선 전압 VUB를 생성하기 위한 소정의 기준 전압 VREF가 반전 입력 단자에 입력된 연산 증폭기 OP181을 구비한다. 이 연산 증폭기 OP181의 출력이 트랜지스터 QP181의 게이트에 입력된다. 이 구성에 의해 정전압 회로를 구성하고, 트랜지스터 QP181 및 저항 R181의 접속점이 이 회로의 출력이 되는 비선택 비트선 전압 VUB가 된다.
다음에, 이와 같이 구성된 불휘발성 메모리의 세트 동작에 대하여 설명한다. 우선, 세트 동작시에서의 불휘발성 메모리의 로우계 제어 회로의 동작에 대하여, 도 10 내지 도 14를 참조하여 설명한다.
우선, 메인 로우 디코더(130)의 동작에 대하여 설명한다.
메인 로우 디코더(130)의 논리 게이트 G131의 입력 단자에도, 어드레스 신호(Address)가 공급된다. 이 어드레스 신호에 기초하여, 논리 게이트 G131은, x=<255:0> 중 선택된 x(예를 들어 x=0)에 대하여 "L"을, 선택되지 않은 x에 대하여 "H"를 인버터 IV131의 입력 단자에 공급한다. 선택된 x(예를 들어 x=0)의 경우, 인버터 IV131의 입력 단자에는 "L"이 공급되고, 도통한 트랜지스터 QP131을 통하여 기입 전압 VWR("H")이 메인 워드선 MWL<0>에 공급된다. 또한, 메인 워드선 MWL<0>의 "H"는, 인버터 IV132의 입력 단자에 공급되고, 도통한 트랜지스터 QN132를 통하여 접지 전압 VSS("L")가 메인 워드선 MWLb<0>에 공급된다. 즉, 선택된 x(예를 들어 x=0)의 경우, 메인 워드선 MWL<0>에는 "H", 메인 워드선 MWLb<0>에는 "L"이 공급된다. 선택되지 않은 x의 경우, 인버터 IV131의 입력 단자에는 "H"가 공급되고, 도통한 트랜지스터 QN131을 통하여 접지 전압 VSS("L")가 메인 워드선 MWLx에 공급된다. 또한, 메인 워드선 MWLx의 "L"은, 인버터 IV132의 입력 단자에 공급되고, 도통한 트랜지스터 QP132를 통하여 기입 전압 VWR의 "H"가 메인 워드선 MWLbx에 공급된다. 즉, 선택되지 않은 x의 경우, 메인 워드선 MWLx에는 "L", 메인 워드선 MWLbx에는 "H"가 공급된다.
계속해서, 기입 구동선 드라이버(140)의 동작에 대하여 설명한다.
기입 구동선 드라이버(140)의 논리 게이트 GG141에는, 어드레스 신호(Address)가 입력된다. 이 어드레스 신호에 기초하여, 논리 게이트 G141은, 어드레스 신호에 대응하는 1개의 기입 구동선(예를 들어 WDRV<i>)에 대하여 "H"를, 대응하지 않는 다른 기입 구동선 WDRV에 대하여 "L"을 인버터 IV141의 입력 단자에 공급한다. 어드레스 신호에 대응하는 기입 구동선(예를 들어 WDRV<i>)의 경우, 인버터 IV141의 입력 단자에는 "H"가 공급되고, 인버터 IV141의 출력은 로우 접지 전압 VSSROW가 된다. 어드레스 신호에 대응하지 않는 기입 구동선 WDRV의 경우, 인버터 IV141의 입력 단자에는 "L"이 공급되고, 인버터 IV141의 출력은 비선택 워드선 전압 VUX가 된다. 이것이 로우 드라이버(120)의 기입 구동선 WDRV<i>에 인가된다.
계속해서, 로우 드라이버(120)의 동작에 대하여 설명한다.
로우 드라이버(120)는, 메인 워드선 MWLx 및 MWLbx에 공급된 신호에 기초하여, 비선택 워드선 전압 VUX 또는 기입 구동선 WDRV의 전압을 워드선 WL에 대하여 인가한다. 선택된 x(예를 들어 x=0)의 경우, 메인 워드선 MWL0에는 "H", 메인 워드선 MWLb0에는 "L"이 공급되어 있다. 로우 드라이버(120)의 트랜지스터 QN121, QP122의 게이트에 "H"가 공급되고, 트랜지스터 QP121의 게이트에 "L"이 공급되기 때문에, WL0<7:0>에는 도통한 트랜지스터 QN121, QP121을 통하여 기입 구동선 WDRV<7:0>의 전압이 인가된다. 여기서, 어드레스 신호에 대응하는 기입 구동선(예를 들어, WDRV<1>)에는 접지 전압 VSS가 인가되고, 어드레스 신호에 대응하지 않는 기입 구동선 WDRV에는 비선택 워드선 전압 VUX가 인가되어 있다. 워드선 WL0<7:0> 중, 어드레스 신호에 의해 선택된 워드선 WL0<1>의 1개에만 접지 전압 VSS가 인가되고, 그 밖의 워드선 WL에는 비선택 워드선 전압 VUX가 인가된다. 또한, 선택되지 않은 x의 경우, 메인 워드선 MWLx에는 "L", 메인 워드선 MWLbx에는 "H"가 공급되어 있다. 로우 드라이버(120)의 트랜지스터 QP121의 게이트에 "H"가 공급되고, 트랜지스터 QN121, QP122의 게이트에 "L"이 공급되기 때문에, 워드선 WLx<7:0>에는 도통한 트랜지스터 QP122를 통하여 비선택 워드선 전압 VUX가 인가된다. 이에 의해, 세트 동작시에는 어드레스 신호에 의해 선택된 1개의 워드선 WL0<1>에만 접지 전압 VSS가 인가되고, 그 밖의 모든 워드선 WL에는 비선택 워드선 전압 VUX가 인가된다.
마지막으로, 워드선 전류 리미트 회로(141)의 동작에 대하여 설명한다.
워드선 전류 리미트 회로(141)는, 워드선 WL의 전류를 제한하지 않는 경우, 스위치 신호 SW1, SW2를 각각 "H", "L"로 한다. 이 경우, 트랜지스터 QN151이 온되기 때문에, 로우 접지 전압 VSSROW는, 접지 전압 VSS에 직결되므로, 강하게 구동된다. 한편, 워드선 WL의 전류를 제한하는 경우, 스위치 신호 SW1, SW2를 각각 "L", "H"로 한다. 이 경우, 트랜지스터 QN152가 온되기 때문에, 소정의 기준 전압 IREF에 의해 제어되는 트랜지스터 QN153에 의해 전류가 제한된다.
다음에, 세트 동작시에서의 불휘발성 메모리의 칼럼계 제어 회로의 동작에 대하여, 도 16 내지 도 19를 참조하여 설명한다.
우선, 감지 증폭기/기입 버퍼(230)의 동작에 대하여 설명한다.
세트 동작시, 기입 인에이블 신호 WE, WEb에 의해 기입 버퍼(231)의 인버터 IV231이 활성화된다. 이에 의해, 데이터 입출력선 I/O<7:0>의 데이터가 래치 회로 LAT 및 레벨 시프터 L/S를 통하여 인버터 IV231에 입력된다. 인버터 IV231은 이 데이터에 따라 로컬 데이터선 LDQ<7:0>에 칼럼 전압 VWE 또는 접지 전압 VSS를 출력한다.
계속해서, 비트선 전류 리미트 회로(233)의 동작에 대하여 설명한다.
비트선 전류 리미트 회로는, 인에이블 신호 ENA가 "H"가 되면 활성화되어, 세트 전압 VSET 혹은 리셋 전압 VRESET에 기초하는 기입 전압 VWR이 칼럼 전압 VWE로서 출력된다. 이 때, 전류값은, 트랜지스터 QN241에 흐르는 기준 전류 IREF와, 트랜지스터 QN241 및 QN242의 미러비, 트랜지스터 QP241 및 QP242의 미러비에 의해 결정한다. 그로 인해, 선택 메모리 셀 MC에 흐르는 전류값이 제한되게 되어, 오기입의 발생을 방지할 수 있다.
계속해서, 칼럼 디코더(220)의 동작에 대하여 설명한다.
칼럼 디코더(220)에서는, 논리 게이트 G221에 입력되는 어드레스 신호(Address)에 기초하여 1개의 칼럼 선택선 CSLy, CSLby(예를 들어, y=0)가 선택된다. 그리고, 선택 칼럼 선택선 CSL0에 대응하는 인버터 IV221에는 "L"이 입력되고, 그 밖의 인버터 IV221에는 "H"가 입력된다. 그 결과, 선택 칼럼 선택선 CSL0, CSLb0은 각각 "H"(기입 전압 VWR), "L"(접지 전압 VSS)이 되고, 비선택 칼럼 선택선 CSLy, CSLy는 각각 "L"(접지 전압 VSS), "H"(기입 전압 VWR)가 된다.
계속해서, 칼럼 드라이버(210)의 동작에 대하여 설명한다.
칼럼 드라이버(210)에서는, 칼럼 디코더(220)로부터 받은 칼럼 선택선 CSLy, CSLby의 신호에 기초하여, 비선택 비트선 전압 VUB 또는 로컬 데이터선 LDQ의 전압을 비트선 BL에 인가한다. 칼럼 선택선 CSLy, CSLby가 각각 "H", "L"이었던 경우, 트랜지스터 QN211, QP211이 온, 트랜지스터 QN212가 오프가 되기 때문에, 비트선 BLy<7:0>에는 트랜지스터 QN211, QP211을 통하여 로컬 데이터선 LDQ<7:0>의 전압이 인가된다. 이 때, 어드레스 신호에 의해 선택된 로컬 데이터선 LDQ<i>에만 기입 전압 VWR이 인가되어 있기 때문에, 비트선 BLy<i>에만 기입 전압 VWR이 공급된다. 한편, 칼럼 선택선 CSLy, CSLby가 각각 "L", "H"이었던 경우, 트랜지스터 QN211, QP211이 오프, 트랜지스터 QN212가 온이 되기 때문에, 비트선 BLy<7:0>에는 트랜지스터 QN212를 통하여 비선택 비트선 전압 VUB가 인가된다. 이상에 의해, 세트 동작시에는 어드레스 신호에 의해 선택된 1개의 비트선 BLy<i>에만 기입 전압 VWR이 인가되고, 그 밖의 모든 비트선 BLy에는 비선택 비트선 전압 VUB가 인가된다.
이상, 본 실시 형태에 관한 휘발성 메모리에서는, 비트선 전류 리미트 회로(233)에 의해 비트선 BL에 흐르는 전류가 제한되어 있는 데다가, 워드선 전류 리미트 회로(141)에 의해, 선택 메모리 셀 MC가 세트 상태로 천이한 후의 워드선 WL의 전압을 상승시켜 선택 메모리 셀 MC에 전류를 흐르기 어렵게 하고 있다.
즉, 본 실시 형태에 따르면, 비트선 BL뿐만 아니라 워드선 WL측에서도 전류 리미트를 행함으로써, 보다 메모리 셀 MC에 대한 전류 리미트 효과를 높일 수 있다. 그 결과, 가변 저항 소자 VR에서의 전압 강하가 줄어들어, 세트 동작 후의 오류 리셋이 발생할 가능성을 저감할 수 있다. 또한, 메모리 셀 MC마다의 소비 전류가 저감함으로써 동시에 선택할 수 있는 메모리 셀 MC의 수를 높일 수 있으므로, 불휘발성 메모리의 성능 향상에도 연결된다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 관한 불휘발성 메모리는, 도 19에 도시하는 비트선 전류 리미트 회로 대신에 전하 리미트 회로를 구비한 점을 제외하고, 제1 실시 형태에 관한 불휘발성 메모리와 동일하다.
도 21은, 본 실시 형태에 관한 전하 리미트 회로의 회로도이다. 이 전하 리미트 회로는, 선택 메모리 셀 MC를 세트하는 데에 필요하면서 충분한 전하량을 선택 메모리 셀 MC에 공급하는 제어를 행하도록 한 것이다.
이 전하 리미트 회로는, 직렬 접속된 고내압 PMOS 트랜지스터 QP241, QP242와, 트랜지스터 QP242와 병렬로 접속된 고내압 NMOS 트랜지스터 QN241과, 트랜지스터 QP241, QP242의 접속점에 접속된 캐패시터 C241을 구비하고 있다.
이 전하 리미트 회로에서는, 세트 동작에 앞서, 우선 스위치 신호 SW1이 "L"이 되어 트랜지스터 QP241이 온이 되고, 캐패시터 C241에 세트 동작에 필요한 전하가 프리 차지된다. 다음에, 스위치 신호 SW1이 "H"가 되어 트랜지스터 QP242를 오프로 함과 함께, 스위치 신호 SW2를 "L"로 하여 트랜지스터 QP242, QN241로 이루어지는 트랜스퍼 게이트를 개방한다. 이에 의해, 캐패시터 C241에 차지된 전하의 범위 내에서 선택 셀에 전하가 공급되므로, 선택 메모리 셀에 흐르는 전류값이 제한된다.
본 실시 형태와 같이, 비트선 BL을 플로팅으로 하여 전류를 제한하는 전하 리미트 회로를 사용한 경우라도, 도 14에 도시하는 워드선 전류 리미트 회로를 사용함으로써, 전류 리미트 효과를 높일 수 있다. 그 결과, 제1 실시 형태와 마찬가지로, 가변 저항 소자 VR에서의 전압 강하가 줄어들어, 세트 동작 후의 오류 리셋이 발생할 가능성을 저감할 수 있다. 또한, 메모리 셀 MC마다의 소비 전류가 저감 함으로써 동시에 선택할 수 있는 메모리 셀 MC의 수를 높일 수 있으므로, 불휘발성 메모리의 성능 향상에도 연결된다.
1: 메모리 셀 어레이
2: 칼럼 제어 회로
3: 로우 제어 회로
4: 데이터 입출력 버퍼
5: 어드레스 레지스터
6: 커맨드ㆍ인터페이스
7: 상태 머신
9: 펄스 발생기
11, 13: 전극층
12: 기록층
14: 메탈층
110: 단위 메모리 셀 어레이
120: 로우 드라이버
130: 메인 로우 디코더
140: 기입 구동선 드라이버
141: 워드선 전류 리미트 회로
160: 전압 발생기
161: 기입 전압 발생기
162: 비선택 워드선 전압 발생기
163: 비선택 비트선 전압 발생기
190: 로우계 주변 회로
210: 칼럼 드라이버
220: 칼럼 디코더
230: 감지 증폭기/기입 버퍼
231: 기입 버퍼
232: 감지 증폭기
233: 비트선 전류 리미트 회로
250: 칼럼계 주변 회로

Claims (3)

  1. 불휘발성 반도체 기억 장치로서,
    서로 교차하는 복수의 제1 및 제2 배선, 및 이들 제1 및 제2 배선의 각 교차부에 배치된 가변 저항 소자 및 정류 소자를 직렬 접속하여 이루어지는 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 제1 및 제2 배선을 통하여 상기 메모리 셀에 데이터의 기입/소거에 필요한 전압을 인가하는 데이터 기입/소거 회로를 구비하고,
    상기 데이터 기입/소거 회로는, 데이터 기입/소거시, 상기 제1 및 제2 배선 중 상기 정류 소자의 캐소드측에 설치된 배선에 흐르는 전류를 제한하는 제1 전류 리미트 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 데이터 기입/소거시, 상기 제1 및 제2 배선 중 상기 정류 소자의 애노드측에 설치된 배선에 흐르는 전류를 제한하는 제2 전류 리미트 회로를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 데이터 기입/소거 회로는, 데이터 기입/소거시, 상기 메모리 셀에 대한 전하 공급량을 제한하는 전하 리미트 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
KR1020100084151A 2009-11-18 2010-08-30 불휘발성 반도체 기억 장치 KR20110055366A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-262821 2009-11-18
JP2009262821A JP2011108327A (ja) 2009-11-18 2009-11-18 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
KR20110055366A true KR20110055366A (ko) 2011-05-25

Family

ID=44011198

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100084151A KR20110055366A (ko) 2009-11-18 2010-08-30 불휘발성 반도체 기억 장치

Country Status (3)

Country Link
US (1) US8369130B2 (ko)
JP (1) JP2011108327A (ko)
KR (1) KR20110055366A (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8593875B2 (en) * 2006-08-21 2013-11-26 Benjamin J. Cooper Device and method for enabling multi-value digital computation
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
JP5404674B2 (ja) * 2011-03-02 2014-02-05 株式会社東芝 不揮発性半導体記憶装置
JP2012203962A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2012248620A (ja) * 2011-05-26 2012-12-13 Toshiba Corp 半導体記憶装置の製造方法
JP5542742B2 (ja) * 2011-05-26 2014-07-09 株式会社東芝 半導体記憶装置
KR101614229B1 (ko) 2011-09-09 2016-04-20 인텔 코포레이션 메모리 장치에서의 경로 분리
JP5726715B2 (ja) * 2011-11-28 2015-06-03 株式会社東芝 半導体記憶装置
US8953395B2 (en) 2012-02-23 2015-02-10 Apple Inc. Memory with variable strength sense amplifier
US9177671B2 (en) 2012-02-23 2015-11-03 Apple Inc. Memory with bit line capacitive loading
US8780657B2 (en) 2012-03-01 2014-07-15 Apple Inc. Memory with bit line current injection
US8780654B2 (en) * 2012-04-10 2014-07-15 Apple Inc. Weak bit detection in a memory through variable development time
JP2014010876A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
US8817543B2 (en) 2012-07-11 2014-08-26 Ememory Technology Inc. Flash memory
JP5774556B2 (ja) 2012-08-03 2015-09-09 株式会社東芝 半導体記憶装置
US8929120B2 (en) 2012-08-29 2015-01-06 Micron Technology, Inc. Diode segmentation in memory
US9202559B2 (en) * 2014-03-12 2015-12-01 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same
JP2016062627A (ja) 2014-09-17 2016-04-25 株式会社東芝 半導体集積回路
US9613968B2 (en) 2014-09-25 2017-04-04 Kilopass Technology, Inc. Cross-coupled thyristor SRAM semiconductor structures and methods of fabrication
EP3149740A4 (en) * 2014-09-25 2017-11-01 Kilopass Technology, Inc. Thyristor volatile random access memory and methods of manufacture
US9741413B2 (en) 2014-09-25 2017-08-22 Kilopass Technology, Inc. Methods of reading six-transistor cross-coupled thyristor-based SRAM memory cells
US9564441B2 (en) 2014-09-25 2017-02-07 Kilopass Technology, Inc. Two-transistor SRAM semiconductor structure and methods of fabrication
US9496021B2 (en) 2014-09-25 2016-11-15 Kilopass Technology, Inc. Power reduction in thyristor random access memory
US9460771B2 (en) 2014-09-25 2016-10-04 Kilopass Technology, Inc. Two-transistor thyristor SRAM circuit and methods of operation
US20160093624A1 (en) 2014-09-25 2016-03-31 Kilopass Technology, Inc. Thyristor Volatile Random Access Memory and Methods of Manufacture
US9449669B2 (en) 2014-09-25 2016-09-20 Kilopass Technology, Inc. Cross-coupled thyristor SRAM circuits and methods of operation
US9530482B2 (en) 2014-09-25 2016-12-27 Kilopass Technology, Inc. Methods of retaining and refreshing data in a thyristor random access memory
US9564199B2 (en) 2014-09-25 2017-02-07 Kilopass Technology, Inc. Methods of reading and writing data in a thyristor random access memory
JP2018092980A (ja) * 2016-11-30 2018-06-14 株式会社東芝 半導体集積回路
KR102313601B1 (ko) * 2017-03-24 2021-10-15 삼성전자주식회사 메모리 장치의 동작 방법
US11437090B2 (en) * 2018-07-16 2022-09-06 Arm Limited Negative differential resistance circuits
CN109872738B (zh) * 2019-02-27 2020-12-15 江苏时代全芯存储科技股份有限公司 记忆体装置及写入方法
KR20200120788A (ko) * 2019-04-11 2020-10-22 에스케이하이닉스 주식회사 저항 변화 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355903B2 (en) * 2005-07-15 2008-04-08 Macronix International Co., Ltd. Semiconductor device including memory cells and current limiter
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US7492630B2 (en) * 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
TWI413121B (zh) * 2008-02-29 2013-10-21 Toshiba Kk Semiconductor memory device
JP4719233B2 (ja) * 2008-03-11 2011-07-06 株式会社東芝 不揮発性半導体記憶装置
JP2009271999A (ja) * 2008-05-07 2009-11-19 Toshiba Corp 抵抗変化メモリ装置

Also Published As

Publication number Publication date
JP2011108327A (ja) 2011-06-02
US20110116300A1 (en) 2011-05-19
US8369130B2 (en) 2013-02-05

Similar Documents

Publication Publication Date Title
KR20110055366A (ko) 불휘발성 반도체 기억 장치
JP5233815B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
US7835174B2 (en) Non-volatile memory device and method of reading data therefrom
JP4719233B2 (ja) 不揮発性半導体記憶装置
TWI451419B (zh) Semiconductor memory device
JP5214560B2 (ja) 不揮発性半導体記憶装置
JP5072564B2 (ja) 半導体記憶装置及びメモリセル電圧印加方法
JP5127661B2 (ja) 半導体記憶装置
US8537598B2 (en) Nonvolatile semiconductor memory device and method for resetting the same
US8045362B2 (en) Semiconductor memory device
JP5197427B2 (ja) 半導体記憶装置
JP4856202B2 (ja) 半導体記憶装置
JP5337115B2 (ja) 半導体記憶装置
JP5300798B2 (ja) 半導体記憶装置
JP2009266304A (ja) 不揮発性半導体記憶装置
JP2008282499A (ja) 不揮発性メモリ装置及びそのデータ書き込み方法
JP2010198687A (ja) 半導体記憶装置
JP2011253595A (ja) 不揮発性半導体記憶装置
US11257536B2 (en) Semiconductor storage device and control method thereof
JP2011118970A (ja) 不揮発性半導体記憶装置
JP5665717B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application