JP5866207B2 - 論理回路、該論理回路を含む集積回路及び該集積回路の動作方法 - Google Patents
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Description
従来技術によれば、入力信号INが4ビット信号である場合、各ビット信号を処理することができる少なくとも4個のバイナリ(binary)回路ブロックを具備しなければならなかった。しかし、本実施形態によれば、入力信号INが4ビット信号である場合、少なくとも2個の回路ブロックを含み、各回路ブロックは、2ビット信号を処理することができる。また、他の実施形態によれば、入力信号INが4ビット信号である場合、少なくとも1つの回路ブロックを含み、少なくとも1つの回路ブロックは、4ビット信号を処理することができる。
110a,110b,110c フリップフロップ
111 書き込み部
1111 第1書き込みスイッチ
1112 電流提供部
1113 第2書き込みスイッチ
112a 読み取り部
1121 第1読み取りスイッチ
1122 バイアス部
1123 第2読み取りスイッチ
120a 第1論理回路ブロック
120b 第2論理回路ブロック
130 制御部
Claims (31)
- 入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも1つの可変抵抗素子を含み、
前記少なくとも1つの可変抵抗素子に記憶された前記抵抗レベルに対応するマルチレベル・データをラッチし、
前記少なくとも1つの可変抵抗素子を含み、書き込みイネーブル信号を基にして、書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも1つの可変抵抗素子に書き込む書き込み部を含み、
前記書き込み部は、
前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第1書き込みスイッチと、
前記書き込みイネーブル信号によってスイッチングされる第2書き込みスイッチと、を含む
ことを特徴とする論理回路。 - 前記書き込み信号は、マルチビット信号である
ことを特徴とする請求項1に記載の論理回路。 - 前記論理回路は、
読み取りイネーブル信号を基にして、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る読み取り部を含む
ことを特徴とする請求項1に記載の論理回路。 - 前記書き込みイネーブル信号が活性化されれば、前記少なくとも1つの可変抵抗素子に流れる電流レベルは、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによって上昇する
ことを特徴とする請求項1に記載の論理回路。 - 前記第1書き込みスイッチは、第1電源電圧端子と第1ノードとの間に連結され、
前記第2書き込みスイッチは、第3ノードと接地電圧端子との間に連結され、
前記書き込み部は、
前記第1ノードと第2ノードとの間に連結され、前記書き込み信号によってスイッチングされ、前記第2ノードに書き込み電流を提供する電流提供部と、
前記第2ノードと前記第3ノードとの間に連結される前記少なくとも1つの可変抵抗素子と、を含む
ことを特徴とする請求項1に記載の論理回路。 - 前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第2ノードの電圧レベルを感知することによって、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る
ことを特徴とする請求項3に記載の論理回路。 - 前記読み取り部は、
第2電源電圧端子と第4ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第1読み取りスイッチと、
前記第4ノードと前記第2ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第2ノードに読み取り電流を提供するバイアス部と、
前記第3ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第2読み取りスイッチと、を含む
ことを特徴とする請求項6に記載の論理回路。 - 前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きい
ことを特徴とする請求項7に記載の論理回路。 - 前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定される
ことを特徴とする請求項7に記載の論理回路。 - 前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第3ノードの電圧レベルを感知することによって、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る
ことを特徴とする請求項3に記載の論理回路。 - 前記読み取り部は、
第2電源電圧端子と前記第2ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第1読み取りスイッチと、
前記第3ノードと第4ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第3ノードに読み取り電流を提供するバイアス部と、
前記第4ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第2読み取りスイッチと、を含む
ことを特徴とする請求項10に記載の論理回路。 - 前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きい
ことを特徴とする請求項11に記載の論理回路。 - 前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定される
ことを特徴とする請求項11に記載の論理回路。 - 前記書き込み部は、
第1電源電圧端子と複数の入力ノードとの間に連結され、前記書き込み信号によって、前記複数の入力ノードのうち一つを活性化させる入力信号受信部と、
第2電源電圧端子と第1ノードとの間に連結され、前記複数の入力ノードのうち活性化された入力ノードを基にして、前記第1ノードに書き込み電流を提供する電流提供部と、
前記第1ノードと第2ノードとの間に連結される前記少なくとも1つの可変抵抗素子と、を含み、
前記第1書き込みスイッチは、前記複数の入力ノードと接地電圧端子との間に連結され、
前記第2書き込みスイッチは、前記第2ノードと前記接地電圧端子との間に連結され、
ことを特徴とする請求項3に記載の論理回路。 - 前記電流提供部は、
前記第2電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数のスイッチと、
前記複数のスイッチのそれぞれに直列連結され、第1バイアス信号によって共通してスイッチングされる複数の電流調節素子と、を含み、
前記複数の電流調節素子は、互いに異なるサイズを有する
ことを特徴とする請求項14に記載の論理回路。 - 前記電流提供部は、
前記第2電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数の電流調節素子を含み、
前記複数の電流調節素子は、互いに異なるサイズを有する
ことを特徴とする請求項14に記載の論理回路。 - 前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第1ノードの電圧レベルを感知することによって、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る
ことを特徴とする請求項14に記載の論理回路。 - 前記読み取り部は、
第3電源電圧端子と第3ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第1読み取りスイッチと、
前記第3ノードと前記第1ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第1ノードに読み取り電流を提供するバイアス部と、
前記第2ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第2読み取りスイッチと、を含む
ことを特徴とする請求項17に記載の論理回路。 - 前記読み取り部は、前記第1ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含む
ことを特徴とする請求項18に記載の論理回路。 - 前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定される
ことを特徴とする請求項18に記載の論理回路。 - 前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第2ノードの電圧レベルを感知することによって、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る
ことを特徴とする請求項14に記載の論理回路。 - 前記読み取り部は、
第3電源電圧端子と前記第1ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第1読み取りスイッチと、
前記第2ノードと第3ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第2ノードに読み取り電流を提供するバイアス部と、
前記第3ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第2読み取りスイッチと、を含む
ことを特徴とする請求項21に記載の論理回路。 - 前記読み取り部は、前記第2ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含む
ことを特徴とする請求項22に記載の論理回路。 - 前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定される
ことを特徴とする請求項22に記載の論理回路。 - 前記書き込みイネーブル信号及び前記読み取りイネーブル信号は、クロック信号に同期化される
ことを特徴とする請求項3に記載の論理回路。 - 前記少なくとも1つの可変抵抗素子は、メモリスタ及び抵抗型メモリ素子のうち少なくともいずれか一つを含む
ことを特徴とする請求項1に記載の論理回路。 - 書き込みイネーブル信号及び読み取りイネーブル信号を生成する制御部と、
前記書き込みイネーブル信号を受信する書き込み部、及び前記読み取りイネーブル信号を受信する読み取り部を含む請求項1に記載の論理回路と、を含み、
前記書き込み部は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも1つの可変抵抗素子を含み、前記書き込みイネーブル信号を基にして、前記少なくとも1つの可変抵抗素子に、前記抵抗レベルを書き込み、
前記読み取り部は、前記読み取りイネーブル信号を基にして、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに対応するマルチレベル・データを読み取る
ことを特徴とする集積回路。 - 前記制御部は、クロック信号に同期するように、前記書き込みイネーブル信号及び前記読み取りイネーブル信号を生成する
ことを特徴とする請求項27に記載の集積回路。 - 入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも1つの可変抵抗素子を含む請求項1に記載の論理回路、の動作方法であり、
書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも1つの可変抵抗素子に書き込む段階と、
読み取りイネーブル信号が活性化されれば、前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することによって、前記抵抗レベルに対応するマルチレベル・データを読み取る段階と、を含む論理回路の動作方法。 - 前記抵抗レベルを、前記少なくとも1つの可変抵抗素子に書き込む段階は、
前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも1つの可変抵抗素子に提供する段階を含む
ことを特徴とする請求項29に記載の論理回路の動作方法。 - 前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、
前記少なくとも1つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも1つの可変抵抗素子に提供する段階を含む
ことを特徴とする請求項29に記載の論理回路の動作方法。
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