KR20120095612A - 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 - Google Patents

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Abstract

본 발명은 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법에 관한 것으로, 상기 논리 회로는 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하고, 적어도 하나의 가변 저항 소자에 기억된 저항 레벨에 대응되는 멀티 레벨 데이터를 래치한다.

Description

논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법{Logic circuit, Integrated circuit including the logic circuit and Method of operating the integrated circuit}
본 발명은 논리 회로에 관한 것으로서, 더욱 상세하게는, 가변 저항 소자를 포함하는 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 논리 회로의 동작 방법에 관한 것이다.
일반적인 논리 회로는, 입력 신호를 클럭(clock) 신호에 동기되도록 처리하기 위하여 플립플롭(flip-flop) 또는 래치(latch)를 포함하며, 이에 따라, 논리 회로의 동작 속도가 향상될 수 있고, 전력 소모를 줄일 수 있다. 논리 회로에 입력되는 신호가 멀티 비트 신호인 경우에는, 각 비트의 신호를 처리하기 위하여 많은 수의 플립플롭 또는 래치를 구비하는 것이 요구되며, 이에 따라, 논리 회로의 사이즈 및 전력 소모가 증가할 수 있다.
본 발명이 해결하고자 하는 과제는 논리 회로의 구현을 간소화시킴으로써, 논리 회로의 사이즈 및 전력 소모를 감소시킬 수 있는 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 논리 회로의 동작 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 논리 회로는, 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 상기 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하고, 상기 적어도 하나의 가변 저항 소자에 기억된 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 래치한다.
일부 실시예들에 있어서, 상기 입력 신호는 멀티 비트 신호일 수 있다.
일부 실시예들에 있어서, 상기 논리 회로는, 상기 적어도 하나의 가변 저항 소자를 포함하고, 기입 인에이블 신호를 기초로 하여 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따른 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 기입부; 및 독출 인에이블 신호를 기초로 하여 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 독출부를 포함할 수 있다. 일부 실시예들에 있어서, 상기 기입 인에이블 신호가 활성화되면, 상기 적어도 하나의 가변 저항 소자에 흐르는 전류 레벨은 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따라 증가할 수 있다.
일부 실시예들에 있어서, 상기 기입부는, 제1 전원 전압 단자와 제1 노드 사이에 연결되고, 상기 기입 인에이블 신호에 대한 반전 신호인 반전 기입 인에이블 신호에 따라 스위칭되는 제1 기입 스위치; 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 입력 신호에 따라 스위칭되어 상기 제2 노드에 기입 전류를 제공하는 전류 제공부; 상기 제2 노드와 제3 노드 사이에 연결되는 상기 적어도 하나의 가변 저항 소자; 및 상기 제3 노드와 접지 전압 단자 사이에 연결되고, 상기 기입 인에이블 신호에 따라 스위칭되는 제2 기입 스위치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제2 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출할 수 있다. 일부 실시예들에 있어서, 상기 독출부는, 제2 전원 전압 단자와 제4 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치; 상기 제4 노드와 상기 제2 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제2 노드에 독출 전류를 제공하는 바이어스부; 및 상기 제3 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제3 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출할 수 있다. 일부 실시예들에 있어서, 상기 독출부는, 제2 전원 전압 단자와 상기 제2 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치; 상기 제3 노드와 제4 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제3 노드에 독출 전류를 제공하는 바이어스부; 및 상기 제4 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 전류 제공부는 전류 제공 스위치를 포함하고, 상기 바이어스부는 바이어스 스위치를 포함하며, 상기 전류 제공 스위치의 사이즈는 상기 바이어스 스위치의 사이즈보다 클 수 있다. 일부 실시예들에 있어서, 상기 바이어스부는 바이어스 스위치를 포함하고, 상기 바이어스 스위치의 사이즈는 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않도록 결정될 수 있다.
일부 실시예들에 있어서, 상기 기입부는, 제1 전원 전압 단자와 복수의 입력 노드들 사이에 연결되고, 상기 입력 신호에 따라 상기 복수의 입력 노드들 중 하나를 활성화시키는 입력 신호 수신부; 상기 복수의 입력 노드들과 접지 전압 단자 사이에 연결되고, 상기 기입 인에이블 신호에 대한 반전 신호인 반전 기입 인에이블 신호에 따라 스위칭되는 제1 기입 스위칭부; 제2 전원 전압 단자와 제1 노드 사이에 연결되고, 상기 복수의 입력 노드들 중 활성화된 입력 노드를 기초로 하여 상기 제1 노드에 기입 전류를 제공하는 전류 제공부; 상기 제1 노드와 제2 노드 사이에 연결되는 상기 적어도 하나의 가변 저항 소자; 및 상기 제2 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 기입 인에이블 신호에 따라 스위칭되는 제2 기입 스위치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 전류 제공부는, 상기 제2 전원 전압 단자에 공통적으로 연결되고, 상기 복수의 입력 노드들 각각의 전압 레벨에 따라 스위칭되는 복수의 스위치들; 및 상기 복수의 스위치들의 각각에 직렬 연결되고, 제1 바이어스 신호에 따라 공통적으로 스위칭되는 복수의 전류 조절 소자들을 포함하고, 상기 복수의 전류 조절 소자들은 서로 다른 사이즈를 가질 수 있다. 다른 실시예들에 있어서, 상기 전류 제공부는, 상기 제2 전원 전압 단자에 공통적으로 연결되고, 상기 복수의 입력 노드들 각각의 전압 레벨에 따라 스위칭되는 복수의 전류 조절 소자들을 포함하고, 상기 복수의 전류 조절 소자들은 서로 다른 사이즈를 가질 수 있다.
일부 실시예들에 있어서, 상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제1 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출할 수 있다. 일부 실시예들에 있어서, 상기 독출부는, 제3 전원 전압 단자와 제3 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치; 상기 제3 노드와 상기 제1 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제1 노드에 독출 전류를 제공하는 바이어스부; 및 상기 제2 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제2 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출할 수 있다. 일부 실시예들에 있어서, 상기 독출부는, 제3 전원 전압 단자와 상기 제1 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치; 상기 제2 노드와 제3 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제2 노드에 독출 전류를 제공하는 바이어스부; 및 상기 제3 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출부는, 상기 제2 노드의 전압을 서로 다른 전압 레벨을 가지는 복수의 기준 전압들과 비교함으로써, 상기 멀티 레벨 데이터를 독출하는 감지 증폭부를 더 포함할 수 있다. 일부 실시예들에 있어서, 상기 바이어스부는 바이어스 스위치를 포함하고, 상기 바이어스 스위치의 사이즈는 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않도록 결정될 수 있다..
일부 실시예들에 있어서, 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호는 클럭 신호에 동기될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 가변 저항 소자는 멤리스터(memristor) 및 저항형 메모리 소자(resistive memory device) 중 적어도 하나를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 집적 회로는 기입 인에이블 신호 및 독출 인에이블 신호를 생성하는 제어부; 및 상기 기입 인에이블 신호를 수신하는 기입부 및 상기 독출 인에이블 신호를 수신하는 독출부를 포함하는 논리 회로를 포함하고, 상기 기입부는, 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고 상기 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하고, 상기 기입 인에이블 신호를 기초로 하여 상기 적어도 하나의 가변 저항 소자에 상기 저항 레벨을 기입하고, 상기 독출부는, 상기 독출 인에이블 신호를 기초로 하여 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 독출한다.
일부 실시예들에 있어서, 상기 제어부는 클럭 신호에 동기되도록 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호를 생성할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 논리 회로의 동작 방법은 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 상기 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하는 논리 회로의 동작 방법으로서, 기입 인에이블 신호가 활성화되면, 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따른 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 단계; 및 독출 인에이블 신호가 활성화되면, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨을 감지함으로써, 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 독출하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 단계는, 상기 입력 신호의 전압 및 전류 중 적어도 하나를 기초로 결정되는 기입 전류를 상기 적어도 하나의 가변 저항 소자에 제공하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 단계는, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않을 정도로 결정된 독출 전류를 상기 적어도 하나의 가변 저항 소자에 제공하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 논리 회로는 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지는 가변 저항 소자를 포함하며, 가변 저항 소자에 기억된 저항 레벨에 대응하는 멀티 레벨 데이터를 래치할 수 있다. 이와 같이, 논리 회로는 가변 저항 소자를 포함함으로써 간단하게 구현될 수 있고, 이에 따라, 입력 신호가 멀티 비트 신호인 경우에도 각 비트의 수에 대응되는 래치들, 입력 신호에 대한 아날로그-디지털 변환기, 또는 출력 신호를 제공하는 디지털-아날로그 변환기 등을 별도로 구비하지 않아도 되므로, 논리 회로의 사이즈를 감소시킬 수 있고, 논리 회로의 전력 소모를 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따르면, 논리 회로에 포함된 가변 저항 소자는 전원 공급이 차단되더라도 기입된 저항 레벨을 기억할 수 있으며, 이에 따라, 논리 회로는 비휘발성 논리 회로로 이용될 수 있다. 따라서, 전원 공급이 재개되는 경우에 논리 회로에 저장된 데이터를 빠르게 독출할 수 있으므로, 동작 속도를 크게 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 집적 회로에 포함된 제어부의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1의 집적 회로에 포함된 플립플롭의 일 예를 상세하게 나타내는 회로도이다.
도 4는 도 1의 집적 회로에 포함된 플립플롭의 다른 예를 상세하게 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 6은 도 5의 집적 회로에 포함된 플립플롭의 일 예를 상세하게 나타내는 회로도이다.
도 7은 도 6의 플립플롭에 포함된 감지 증폭부에서 이용되는 기준 전압들의 일 예를 나타내는 그래프이다.
도 8은 도 5의 집적 회로에 포함된 플립플롭의 다른 예를 상세하게 나타내는 회로도이다.
도 9는 도 5의 집적 회로에 포함된 플립플롭의 또 다른 예를 상세하게 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 논리 회로의 동작 방법을 나타내는 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 집적 회로(1)는 복수의 회로 블록들(110a, 110b, 110c, 120a, 120b) 및 제어부(130)를 포함할 수 있고, 하나의 전자 시스템 내에서 단일 칩으로 구현될 수 있다. 집적 회로(1)에 입력되는 입력 신호(IN)는 멀티 비트 신호(즉, N 비트 신호)일 수 있으며, 이에 따라, 집적 회로(1)에 포함된 복수의 회로 블록들(110a, 110b, 110c, 120a, 120b)의 각각은 멀티 값의 논리 회로(multi-valued logic circuit)를 포함할 수 있다. 이와 같은, 멀티 값의 논리 회로는 복수의 신호 라인들(lines)을 대신하여 하나의 신호 라인에 연결되어, N개의 신호를 처리할 수 있다.
종래 기술에 따르면, 입력 신호(IN)가 3 비트 신호인 경우에 각 회로 블록은 3개의 래치를 구비해야 했고, 나아가, 입력 신호를 변환하는 아날로그-디지털 변환기 및 출력 신호를 제공하는 디지털-아날로그 변환기를 더 구비해야 했다. 이에 따라, 각 회로 블록의 사이즈가 증가하고, 각 회로 블록의 전력 소모도 증가하였다. 그러나, 본 실시예에 따르면, 입력 신호(IN)가 3 비트 신호인 경우에 각 회로 블록은 적어도 하나의 가변 저항 소자를 포함함으로써 3 비트 신호에 대응되는 멀티 비트 신호를 처리할 수 있다. 이에 따라, 각 회로 블록의 구현을 간단하게 함으로써, 각 회로 블록의 사이즈가 감소되고, 각 회로 블록의 전력 소모도 감소될 수 있다.
복수의 회로 블록들(110a, 110b, 110c, 120a, 120b)은 제1 내지 제3 플립플롭들(110a, 110b, 110c) 및 제1 및 제2 논리 회로 블록들(120a, 120b)을 포함할 수 있다. 제1 내지 제3 플립플롭들(110a, 110b, 110c)은 순차 논리 회로(sequential logic circuit)에 대응될 수 있고, 제1 및 제2 논리 회로 블록들(120a, 120b)은 조합 논리 회로(combinational logic circuit)에 대응될 수 있다. 도 1에서는 세 개의 플립플롭들(110a, 110b, 110c)과 두 개의 논리 회로 블록들(120a, 120b)이 도시되었으나, 이는 도해의 편의를 위한 것이고, 집적 회로(1)는 더 많은 수의 플립플롭들 또는 더 많은 수의 논리 회로 블록들을 포함할 수 있다.
제1 플립플롭(110a)은 외부에서 제공되는 입력 신호(IN)를 수신하고, 수신된 입력 신호(IN)를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제1 논리 회로 블록(120a)은 제1 플립플롭(110a)의 출력 신호에 대하여 소정의 논리 연산을 수행할 수 있다. 제2 플립플롭(110b)은 제1 논리 회로 블록(120a)의 출력 신호를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제2 논리 회로 블록(120b)은 제2 플립플롭(110b)의 출력 신호에 대하여 소정의 논리 연산을 수행할 수 있다. 제3 플립플롭(110c)은 제2 논리 회로 블록(120b)의 출력 신호를 클럭 신호(CLK)에 동기되도록 래치할 수 있다.
도 2는 도 1의 집적 회로에 포함된 제어부의 동작을 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하면, 제어부(130)는 외부에서 입력되는 커맨트(CMD)를 기초로 하여 기입 인에이블(enable) 신호(Wen) 또는 독출 인에이블 신호(Ren)를 활성화할 수 있다. 이때, 제어부(130)에서 활성화된 기입 인에이블 신호(Wen) 및 독출 인에이블 신호(Ren)는 제1 내지 제3 플립플롭들(110a, 110b, 110c)에 제공될 수 있다. 이에 따라, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각은 활성화된 독출 인에이블 신호(Ren)에 따라 그 내부에 포함된 적어도 하나의 가변 저항 소자에 대한 독출 동작을 수행할 수 있다. 또한, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각은 활성화된 기입 인에이블 신호(Wen)에 따라 그 내부에 포함된 적어도 하나의 가변 저항 소자에 대한 기입 동작을 수행할 수 있다.
다시 도 1을 참조하면, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각은 적어도 하나의 가변 저항 소자를 포함할 수 있다. 구체적으로, 적어도 하나의 가변 저항 소자는 입력되는 신호의 전압 레벨 및 전류 레벨 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 상기 저항 레벨을 기억할 수 있다. 일 실시예에서, 적어도 하나의 가변 저항 소자는 멤리스터(memristor)일 수 있다. 다른 실시예에서, 적어도 하나의 가변 저항 소자는 RRAM(resistive RAM) 또는 PRAM(phase-change RAM) 등과 같은 저항형 메모리 소자(resistive memory device)일 수 있다.
제1 내지 제3 플립플롭들(110a, 110b, 110c)은 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)에 따라, 그 내부에 포함된 가변 저항 소자에 대한 기입 동작 또는 독출 동작을 수행할 수 있다. 이에 따라, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각은 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)가 활성화된 경우에는 그 내부에 포함된 가변 저항 소자에 대한 기입 동작 또는 독출 동작을 수행할 수 있고, 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)가 활성화되지 않은 경우에는 일반적인 래치 동작을 수행할 수 있다.
본 실시예에서, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각에 포함된 적어도 하나의 가변 저항 소자는, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각에 입력되는 신호의 전압 레벨 및 전류 레벨 중 적어도 하나에 따라 변경되는 저항 레벨을 가질 수 있고, 이에 따라, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각은 적어도 하나의 가변 저항 소자의 저항 레벨에 대응되는 멀티 비트 데이터를 래치할 수 있다.
또한, 본 실시예에서, 제1 내지 제3 플립플롭들(110a, 110b, 110c)의 각각에 포함된 적어도 하나의 가변 저항 소자는, 전원의 공급이 차단되어도 저항 레벨을 유지할 수 있고, 이에 따라, 제1 내지 제3 플립플롭들(110a, 110b, 110c)은 비휘발성 플립플롭들로 동작할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 논리 회로의 일 예로서, 비휘발성 플립플롭들에 대하여 상술하기로 한다.
도 3은 도 1의 집적 회로에 포함된 플립플롭의 일 예를 상세하게 나타내는 회로도이다.
도 3을 참조하면, 제1 플립플롭(110a)은 기입부(111) 및 독출부(112a)를 포함할 수 있다. 도 3에서는 제1 플립플롭(110a)의 구성을 구체적으로 도시하고 있으나, 제2 및 제3 플립플롭들(110b, 110c)의 구성도 제1 플립플롭(110a)의 구성과 실질적으로 동일할 수 있다. 따라서, 본 실시예에 따른 설명은 제2 및 제3 플립플롭들(110b, 110c)의 구성에도 동일하게 적용될 수 있다.
기입부(111)는 제1 기입 스위치(1111), 전류 제공부(1112), 적어도 하나의 가변 저항 소자(R) 및 제2 기입 스위치(1113)를 포함할 수 있다. 이하에서는, 기입부(111)에 포함된 구성요소들에 대하여 상술하기로 한다.
제1 기입 스위치(1111)는 제1 전원 전압 단자(Vdd1)와 제1 노드(N1) 사이에 연결되고, 기입 인에이블 신호(Wen)에 대한 반전 신호인 반전(inverted) 기입 인에이블 신호(Wen')에 따라 스위칭될 수 있다. 예를 들어, 제1 기입 스위치(1111)는 제1 전원 전압 단자(Vdd1)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인 및 반전 기입 인에이블 신호(Wen')가 인가되는 게이트를 가지는 피모스 트랜지스터(PM1)를 포함할 수 있다.
전류 제공부(1112)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, 입력 신호(IN)에 따라 스위칭되어 제2 노드(N2)에 기입 전류를 제공할 수 있다. 예를 들어, 전류 제공부(1112)는 제1 노드(N1)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인 및 입력 신호(IN)가 인가되는 게이트를 가지는 전류 제공 스위치(PM2)를 포함할 수 있고, 전류 제공 스위치(PM2)는 피모스 트랜지스터로 구현될 수 있다. 이때, 전류 제공 스위치(PM2)의 사이즈는 다양하게 변경 가능하고, 이로써, 제2 노드(N2)에 제공되는 기입 전류의 레벨은 변경 가능하다. 예를 들어, 전류 제공 스위치(PM2)의 사이즈는 제1 기입 스위치(1111)의 사이즈의 4배(4X)일 수 있다.
적어도 하나의 가변 저항 소자(R)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 여기서, 적어도 하나의 가변 저항 소자(R)에 흐르는 전류 레벨은, 제2 노드(N2)에 제공되는 기입 전류에 따라 증가할 수 있다.
제2 기입 스위치(1113)는 제3 노드(N3)와 접지 전압 단자(Vss) 사이에 연결되고, 기입 인에이블 신호(Wen)에 따라 스위칭될 수 있다. 예를 들어, 제2 기입 스위치(1113)는 제3 노드(N3)에 연결되는 드레인, 접지 전압 단자(Vss)에 연결되는 소스 및 기입 인에이블 신호(Wen)가 인가되는 게이트를 가지는 엔모스 트랜지스터(NM1)를 포함할 수 있다.
기입 인에이블 신호(Wen)가 활성화되면 제1 및 제2 기입 스위치들(1111, 1113)이 턴온되고, 전류 제공부(1112)는 입력 신호(IN)의 전압 레벨에 비례하는 기입 전류를 적어도 하나의 가변 저항 소자(R)에 제공할 수 있다. 이때, 적어도 하나의 가변 저항 소자(R)에 흐르는 기입 전류에 따라 적어도 하나의 가변 저항 소자(R)의 저항 레벨은 변경될 수 있고, 이로써, 적어도 하나의 가변 저항 소자(R)에 소정의 저항 레벨이 기입될 수 있다.
독출부(112a)는 제1 독출 스위치(1121), 바이어스부(1122) 및 제2 독출 스위치(1123)를 포함할 수 있다. 이하에서는, 독출부(112a)에 포함된 구성요소들에 대하여 상술하기로 한다.
제1 독출 스위치(1121)는 제2 전원 전압 단자(Vdd2)와 제4 노드(N4) 사이에 연결되고, 독출 인에이블 신호(Ren)에 대한 반전 신호인 반전 독출 인에이블 신호(Ren')에 따라 스위칭될 수 있다. 예를 들어, 제1 독출 스위치(1121)는 제2 전원 전압 단자(Vdd2)에 연결되는 소스, 제4 노드(N4)에 연결되는 드레인 및 반전 독출 인에이블 신호(Ren')가 인가되는 게이트를 가지는 피모스 트랜지스터(PM3)를 포함할 수 있다. 일 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 동일할 수 있다. 다른 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 서로 다를 수 있다.
바이어스부(1122)는 제4 노드(N4)와 제2 노드(N2) 사이에 연결되고, 바이어스 신호(Vbias)에 따라 스위칭되어 제2 노드(N2)에 독출 전류를 제공할 수 있다. 예를 들어, 바이어스부(1122)는 제4 노드(N4)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인 및 바이어스 신호(Vbias)가 인가되는 게이트를 가지는 바이어스 스위치(PM4)를 포함할 수 있고, 바이어스 스위치(PM4)는 피모스 트랜지스터로 구현될 수 있다. 이때, 바이어스 스위치(PM4)의 사이즈는, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 영향을 미치지 않을 정도로 작게 결정될 수 있다. 예를 들어, 바이어스 스위치(PM4)의 사이즈는 제1 기입 스위치(1111)의 사이즈의 0.3배(0.3X)일 수 있다.
제2 독출 스위치(1123)는 제3 노드(N3)와 접지 전압 단자(Vss) 사이에 연결되고, 독출 인에이블 신호(Ren)에 따라 스위칭될 수 있다. 예를 들어, 제2 독출 스위치(1123)는 제3 노드(N3)에 연결되는 드레인, 접지 전압 단자(Vss)에 연결되는 소스 및 독출 인에이블 신호(Ren)가 인가되는 게이트를 가지는 엔모스 트랜지스터(NM2)를 포함할 수 있다.
독출 인에이블 신호(Ren)가 활성화되면 제1 및 제2 독출 스위치들(1121, 1123)이 턴온되고, 바이어스부(1122)는 적어도 하나의 가변 저항 소자(R)에 독출 전류를 제공할 수 있다. 이처럼, 독출 인에이블 신호(Ren)가 활성화되면 독출부(112a)는 제2 노드(N2)의 전압 레벨을 감지함으로써, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 대응되는 멀티 레벨 데이터를 독출할 수 있다.
본 실시예에 따르면, 기입 인에이블 신호(Wen)가 활성화된 경우 입력 신호(IN)의 전압 레벨이 증가하면, 적어도 하나의 가변 저항 소자(R)에 흐르는 전류 레벨이 증가하고, 이에 따라, 제2 노드(N2)의 전압 레벨은 증가하게 된다. 따라서, 제1 플립플롭(110a)의 출력 신호(OUT)의 전압 레벨은 입력 신호(IN)의 전압 레벨에 비례할 수 있다.
도 4는 도 1의 집적 회로에 포함된 플립 플롭의 다른 예를 상세하게 나타내는 회로도이다.
도 4를 참조하면, 제1 플립플롭(110a')은 기입부(111) 및 독출부(112b)를 포함할 수 있다. 본 실시예에 따른 제1 플립플롭(110a')은 도 3에 도시된 제1 플립플롭(110a)에 대한 변형 실시예이다. 구체적으로, 본 실시예에 따른 제1 플립플롭(110a')과 도 3에 도시된 제1 플립플롭(110a)의 차이점은 독출부(112b)의 구성에 있으며, 기입부(111)의 구성은 서로 실질적으로 동일하다. 따라서, 이하에서는, 중복된 설명은 생략하고, 독출부(112b)의 구성에 대하여 상술하기로 한다.
독출부(112b)는 제1 독출 스위치(1121'), 바이어스부(1122') 및 제2 독출 스위치(1123')를 포함할 수 있다. 이하에서는, 독출부(112a')에 포함된 구성요소들에 대하여 상술하기로 한다.
제1 독출 스위치(1121')는 제2 전원 전압 단자(Vdd2)와 제2 노드(N2) 사이에 연결되고, 독출 인에이블 신호(Ren)에 대한 반전 신호인 반전 독출 인에이블 신호(Ren')에 따라 스위칭될 수 있다. 예를 들어, 제1 독출 스위치(1121')는 제2 전원 전압 단자(Vdd2)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인 및 반전 독출 인에이블 신호(Ren')가 인가되는 게이트를 가지는 피모스 트랜지스터(PM3)를 포함할 수 있다. 일 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 동일할 수 있다. 다른 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 서로 다를 수 있다.
바이어스부(1122')는 제3 노드(N3)와 제4 노드(N4) 사이에 연결되고, 바이어스 신호(Vbias)에 따라 스위칭되어 제3 노드(N3)에 독출 전류를 제공할 수 있다. 예를 들어, 바이어스부(1122')는 제3 노드(N3)에 연결되는 드레인, 제4 노드(N4)에 연결되는 소스 및 바이어스 신호(Vbias)가 인가되는 게이트를 가지는 바이어스 스위치(NM3)를 포함할 수 있고, 바이어스 스위치(NM3)는 엔모스 트랜지스터로 구현될 수 있다. 이때, 바이어스 스위치(NM3)의 사이즈는, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 영향을 미치지 않을 정도로 작게 결정될 수 있다. 예를 들어, 바이어스 스위치(PM4)의 사이즈는 제1 기입 스위치(1111)의 사이즈의 0.3배(0.3X)일 수 있다.
제2 독출 스위치(1123')는 제4 노드(N4)와 접지 전압 단자(Vss) 사이에 연결되고, 독출 인에이블 신호(Ren)에 따라 스위칭될 수 있다. 예를 들어, 제2 독출 스위치(1123')는 제4 노드(N4)에 연결되는 드레인, 접지 전압 단자(Vss)에 연결되는 소스 및 독출 인에이블 신호(Ren)가 인가되는 게이트를 가지는 엔모스 트랜지스터(NM2)를 포함할 수 있다.
독출 인에이블 신호(Ren)가 활성화되면 제1 및 제2 독출 스위치들(1121', 1123')이 턴온되고, 바이어스부(1122')는 적어도 하나의 가변 저항 소자(R)에 독출 전류를 제공할 수 있다. 이처럼, 독출 인에이블 신호(Ren)가 활성화되면 독출부(112b)는 제3 노드(N3)의 전압 레벨을 감지함으로써, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 대응되는 멀티 레벨 데이터를 독출할 수 있다.
본 실시예에 따르면, 기입 인에이블 신호(Wen)가 활성화된 경우 입력 신호(IN)의 전압 레벨이 증가하면, 적어도 하나의 가변 저항 소자(R)에 흐르는 전류 레벨이 증가하고, 이에 따라, 제3 노드(N3)의 전압 레벨은 감소하게 된다. 따라서, 제1 플립플롭(110a')의 출력 신호(OUT)의 전압 레벨은 입력 신호(IN)의 전압 레벨에 반비례할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 5를 참조하면, 집적 회로(2)는 복수의 회로 블록들(210a 내지 210f, 220a 내지 220d) 및 제어부(230)를 포함할 수 있고, 하나의 전자 시스템 내에서 단일 칩으로 구현될 수 있다. 집적 회로(2)에 입력되는 입력 신호(IN)는 멀티 비트 신호(즉, N 비트 신호)일 수 있는데, 본 실시예에서, 입력 신호(IN)는 4 비트 신호일 수 있다.
종래 기술에 따르면, 입력 신호(IN)가 4 비트 신호인 경우에 각 비트 신호를 처리할 수 있는 적어도 4개의 바이너리(binary) 회로 블록들을 구비해야 했다. 그러나, 본 실시예에 따르면, 입력 신호(IN)가 4 비트 신호인 경우에 적어도 2개의 회로 블록들을 포함할 수 있고, 각 회로 블록들은 2 비트 신호를 처리할 수 있다. 또한, 다른 실시예에 따르면, 입력 신호(IN)가 4 비트 신호인 경우에 적어도 하나의 회로 블록을 포함할 수 있고, 적어도 하나의 회로 블록은 4 비트 신호를 처리할 수 있다.
복수의 회로 블록들(210a 내지 210f, 220a 내지 220d)은 제1 내지 제6 플립플롭들(210a 내지 210f) 및 제1 내지 제4 논리 회로 블록들(220a 내지 220d)을 포함할 수 있다. 제1 내지 제6 플립플롭들(210a 내지 210f)은 순차 논리 회로에 대응될 수 있고, 제1 및 제2 논리 회로 블록들(220a 내지 220d)은 조합 논리 회로에 대응될 수 있다. 도 5에서는 여섯 개의 플립플롭들(210a 내지 210f)과 네 개의 논리 회로 블록들(220a 내지 220d)이 도시되었으나, 이는 도해의 편의를 위한 것이고, 집적 회로(2)는 더 많은 수의 플립플롭들 또는 더 많은 수의 논리 회로 블록들을 포함할 수 있다.
제1 플립플롭(210a)은 외부에서 제공되는 입력 신호들(IN0, IN1)을 수신하고, 수신된 입력 신호들(IN0, IN1)을 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제1 논리 회로 블록(220a)은 제1 플립플롭(210a)의 출력 신호들에 대하여 소정의 논리 연산을 수행할 수 있다. 제2 플립플롭(210b)은 제1 논리 회로 블록(220a)의 출력 신호들을 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제2 논리 회로 블록(220b)은 제2 플립플롭(210b)의 출력 신호들에 대하여 소정의 논리 연산을 수행할 수 있다. 제3 플립플롭(210c)은 제2 논리 회로 블록(220b)의 출력 신호들을 클럭 신호(CLK)에 동기되도록 래치하여 출력 신호들(OUT0, OUT1)을 제공할 수 있다.
제4 플립플롭(210d)은 외부에서 제공되는 입력 신호들(IN2, IN3)을 수신하고, 수신된 입력 신호들(IN2, IN3)을 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제3 논리 회로 블록(220c)은 제4 플립플롭(210d)의 출력 신호들에 대하여 소정의 논리 연산을 수행할 수 있다. 제5 플립플롭(210e)은 제3 논리 회로 블록(220c)의 출력 신호들을 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제4 논리 회로 블록(220d)은 제5 플립플롭(210e)의 출력 신호들에 대하여 소정의 논리 연산을 수행할 수 있다. 제6 플립플롭(210f)은 제4 논리 회로 블록(220d)의 출력 신호들을 클럭 신호(CLK)에 동기되도록 래치하여 출력 신호들(OUT2, OUT3)을 제공할 수 있다.
제어부(230)는 외부에서 입력되는 커맨트(CMD)를 기초로 하여 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)를 활성화할 수 있다. 이때, 제어부(230)에서 활성화된 기입 인에이블 신호(Wen) 및 독출 인에이블 신호(Ren)는 제1 내지 제6 플립플롭들(210a 내지 210f)에 제공될 수 있다. 이에 따라, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각은 활성화된 독출 인에이블 신호(Ren)에 따라 그 내부에 포함된 적어도 하나의 가변 저항 소자에 대한 독출 동작을 수행할 수 있다. 또한, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각은 활성화된 기입 인에이블 신호(Wen)에 따라 그 내부에 포함된 적어도 하나의 가변 저항 소자에 대한 기입 동작을 수행할 수 있다.
제1 내지 제6 플립플롭들(210a 내지 210f)의 각각은 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각은 적어도 하나의 가변 저항 소자를 포함할 수 있다. 구체적으로, 적어도 하나의 가변 저항 소자는 입력되는 신호의 전압 레벨 및 전류 레벨 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 상기 저항 레벨을 기억할 수 있다. 일 실시예에서, 적어도 하나의 가변 저항 소자는 멤리스터일 수 있다. 다른 실시예에서, 적어도 하나의 가변 저항 소자는 RRAM 또는 PRAM 등과 같은 저항형 메모리 소자일 수 있다.
제1 내지 제6 플립플롭들(210a 내지 210f)은 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)에 따라, 그 내부에 포함된 가변 저항 소자에 대한 기입 동작 또는 독출 동작을 수행할 수 있다. 이에 따라, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각은 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)가 활성화된 경우에는 그 내부에 포함된 가변 저항 소자에 대한 기입 동작 또는 독출 동작을 수행할 수 있고, 기입 인에이블 신호(Wen) 또는 독출 인에이블 신호(Ren)가 활성화되지 않은 경우에는 일반적인 래치 동작을 수행할 수 있다.
본 실시예에서, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각에 포함된 적어도 하나의 가변 저항 소자는, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각에 입력되는 신호의 전압 레벨 및 전류 레벨 중 적어도 하나에 따라 변경되는 저항 레벨을 가질 수 있고, 이에 따라, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각은 적어도 하나의 가변 저항 소자의 저항 레벨에 대응되는 멀티 비트 데이터를 래치할 수 있다.
또한, 본 실시예에서, 제1 내지 제6 플립플롭들(210a 내지 210f)의 각각에 포함된 적어도 하나의 가변 저항 소자는, 전원의 공급이 차단되어도 저항 레벨을 유지할 수 있고, 이에 따라, 제1 내지 제6 플립플롭들(210a 내지 210f)은 비휘발성 플립플롭들로 동작할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 논리 회로의 일 예로서, 비휘발성 플립플롭들에 대하여 상술하기로 한다.
도 6은 도 5의 집적 회로에 포함된 플립플롭의 일 예를 상세하게 나타내는 회로도이다.
도 6을 참조하면, 제1 플립플롭(210a)은 기입부(211) 및 독출부(212a)를 포함할 수 있다. 도 6에서는 제1 플립플롭(210a)의 구성을 구체적으로 도시하고 있으나, 제2 내지 제6 플립플롭들(210b 내지 210f)의 구성도 제1 플립플롭(210a)의 구성과 실질적으로 동일할 수 있다. 따라서, 본 실시예에 따른 설명은 제2 내지 제6 플립플롭들(210b 내지 210f)의 구성에도 동일하게 적용될 수 있다.
기입부(211)는 입력 신호 수신부(2111), 제1 기입 스위칭부(2112), 전류 제공부(2113), 적어도 하나의 가변 저항 소자(R) 및 제2 기입 스위치(2114)를 포함할 수 있다. 이하에서는, 기입부(211)에 포함된 구성요소들에 대하여 상술하기로 한다.
입력 신호 수신부(2111)는 제1 전원 전압 단자(Vdd1)와 복수의 입력 노드들(Nin1, Nin2, Nin3, Nin4) 사이에 연결되고, 입력 신호(X0, X1)에 따라 복수의 입력 노드들(Nin1, Nin2, Nin3, Nin4) 중 하나를 활성화할 수 있다. 구체적으로, 입력 신호 수신부(2111)에 입력되는 입력 신호들의 개수가 N개인 경우, 입력 노드들의 개수는 2N 개일 수 있고, 이에 따라, 입력 신호 수신부(2111)는 2N 개의 입력 노드 활성화부들(2111a 내지 2111d)을 포함할 수 있다.
본 실시예에서, 입력 신호 수신부(2111)는 2개의 입력 신호들(X0, X1)을 수신할 수 있고, 2개의 입력 신호들(X0, X1)은 도 5의 입력 신호(IN0, IN1)에 각각 대응할 수 있다. 이에 따라, 입력 신호 수신부(2111)는 제1 내지 제4 입력 노드 활성화부들(2111a 내지 2111d)을 포함할 수 있다.
제1 입력 노드 활성화부(2111a)는 제1 전원 전압 단자(Vdd1)와 제1 입력 노드(Nin1) 사이에 직렬로 연결된 제1 및 제2 피모스 트랜지스터들(PM11, PM12)을 포함할 수 있다. 제1 피모스 트랜지스터(PM11)는 제1 전원 전압 단자(Vdd1)에 연결되는 소스 및 제1 입력 신호(X0)가 인가되는 게이트를 가질 수 있고, 제2 피모스 트랜지스터(PM12)는 제1 피모스 트랜지스터(PM11)의 드레인에 연결되는 소스, 제1 입력 노드(Nin1)에 연결되는 드레인 및 제2 입력 신호(X1)가 인가되는 게이트를 가질 수 있다. 제1 및 제2 입력 신호들(X0, X1)이 논리 '로우'이면, 제1 및 제2 피모스 트랜지스터들(PM11, PM12)은 턴온될 수 있고, 이에 따라, 제1 입력 노드 활성화부(2111a)는 제1 입력 노드(Nin1)를 활성화시켜, 제1 입력 노드(Nin1)에 제1 전원 전압(Vdd1)을 제공할 수 있다.
제2 입력 노드 활성화부(2111b)는 제1 전원 전압 단자(Vdd1)와 제2 입력 노드(Nin2) 사이에 직렬로 연결된 제3 피모스 트랜지스터(PM13) 및 제1 엔모스 트랜지스터(NM11)를 포함할 수 있다. 제3 피모스 트랜지스터(PM13)는 제1 전원 전압 단자(Vdd1)에 연결되는 소스 및 제1 입력 신호(X0)가 인가되는 게이트를 가질 수 있고, 제1 엔모스 트랜지스터(NM11)는 제3 피모스 트랜지스터(PM13)의 드레인에 연결되는 드레인, 제2 입력 노드(Nin2)에 연결되는 소스 및 제2 입력 신호(X1)가 인가되는 게이트를 가질 수 있다. 제1 입력 신호(X0)가 논리 '로우'이고, 제2 입력 신호(X1)가 논리 '하이'이면, 제3 피모스 트랜지스터(PM13) 및 제1 엔모스 트랜지스터(NM11)는 턴온될 수 있고, 이에 따라, 제2 입력 노드 활성화부(2111b)는 제2 입력 노드(Nin2)를 활성화시켜, 제2 입력 노드(Nin2)에 제1 전원 전압(Vdd1)을 제공할 수 있다.
제3 입력 노드 활성화부(2111c)는 제1 전원 전압 단자(Vdd1)와 제3 입력 노드(Nin3) 사이에 직렬로 연결된 제2 엔모스 트랜지스터(NM12) 및 제4 피모스 트랜지스터(PM14)를 포함할 수 있다. 제2 엔모스 트랜지스터(NM12)는 제1 전원 전압 단자(Vdd1)에 연결되는 드레인 및 제1 입력 신호(X0)가 인가되는 게이트를 가질 수 있고, 제4 피모스 트랜지스터(PM14)는 제2 엔모스 트랜지스터(NM12)의 소스에 연결되는 소스, 제3 입력 노드(Nin3)에 연결되는 드레인 및 제2 입력 신호(X1)가 인가되는 게이트를 가질 수 있다. 제1 입력 신호(X0)가 논리 '하이'이고, 제2 입력 신호(X1)가 논리 '로우'이면, 제2 엔모스 트랜지스터(NM12) 및 제4 피모스 트랜지스터(PM14)는 턴온될 수 있고, 이에 따라, 제3 입력 노드 활성화부(2111c)는 제3 입력 노드(Nin3)를 활성화시켜, 제3 입력 노드(Nin3)에 제1 전원 전압(Vdd1)을 제공할 수 있다.
제4 입력 노드 활성화부(2111d)는 제1 전원 전압 단자(Vdd1)와 제4 입력 노드(Nin4) 사이에 직렬로 연결된 제3 및 제4 엔모스 트랜지스터들(NM13, NM14)을 포함할 수 있다. 제3 엔모스 트랜지스터(NM13)는 제1 전원 전압 단자(Vdd1)에 연결되는 드레인 및 제1 입력 신호(X0)가 인가되는 게이트를 가질 수 있고, 제4 엔모스 트랜지스터(NM14)는 제3 엔모스 트랜지스터(NM13)의 소스에 연결되는 드레인, 제4 입력 노드(Nin4)에 연결되는 소스 및 제2 입력 신호(X1)가 인가되는 게이트를 가질 수 있다. 제1 및 제2 입력 신호들(X0, X1)이 논리 '하이'이면, 제3 및 제4 엔모스 트랜지스터들(NM13, NM14)은 턴온될 수 있고, 이에 따라, 제4 입력 노드 활성화부(2111d)는 제4 입력 노드(Nin4)를 활성화시켜, 제4 입력 노드(Nin4)에 제1 전원 전압(Vdd1)을 제공할 수 있다.
제1 기입 스위칭부(2112)는 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4)과 접지 전압 단자(Vss) 사이에 연결되고, 기입 인에이블 신호(Wen)에 대한 반전 신호인 반전 기입 인에이블 신호(Wen')에 따라 스위칭될 수 있다. 본 실시예에서, 입력 신호들의 개수가 2개이고, 입력 노드들의 개수가 4개이므로, 제1 기입 스위칭부(2112)는 4개의 스위치들, 구체적으로, 제5 내지 제8 엔모스 트랜지스터들(NM15, NM16, NM17, NM18)을 포함할 수 있다.
제5 내지 제8 엔모스 트랜지스터들(NM15, NM16, NM17, NM18)의 드레인들은 게이트들은 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4)에 각각 연결되고, 제5 내지 제8 엔모스 트랜지스터들(NM15, NM16, NM17, NM18)의 소스들은 접지 전압 단자(Vss)에 공통으로 연결되며, 제5 내지 제8 엔모스 트랜지스터들(NM15, NM16, NM17, NM18)의 게이트들에는 반전 기입 인에이블 신호(Wen')가 공통으로 인가될 수 있다. 이로써, 기입 인에이블 신호(Wen)가 활성화되면, 반전 기입 인에이블 신호(Wen')는 비활성화되고, 제5 내지 제8 엔모스 트랜지스터들(NM15, NM16, NM17, NM18)은 턴오프된다.
전류 제공부(2113)는 제2 전원 전압 단자(Vdd2)와 제1 노드(N1) 사이에 연결되고, 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4) 중 활성화된 입력 노드를 기초로 하여 제1 노드(N1)에 기입 전류를 제공할 수 있다. 일 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 동일할 수 있다. 다른 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 서로 다를 수 있다.
본 실시예에서, 전류 제공부(2113)는 제1 내지 제4 스위치들(NM19, NM21, NM23, NM25) 및 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)을 포함할 수 있고, 이때, 제1 내지 제4 스위치들(NM19, NM21, NM23, NM25) 및 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)은 엔모스 트랜지스터들로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 제1 내지 제4 스위치들(NM19, NM21, NM23, NM25) 및 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)은 피모스 트랜지스터들로 구현될 수도 있다.
제1 내지 제4 스위치들(NM19, NM21, NM23, NM25)의 드레인들은 제2 전원 전압 단자(Vdd2)에 공통으로 연결되고, 제1 내지 제4 스위치들(NM19, NM21, NM23, NM25)의 게이트들은 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4)에 각각 연결될 수 있다. 이로써, 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4) 중 활성화된 노드에 연결된 스위치는 턴온되고, 나머지 스위치들은 턴오프될 수 있다. 예를 들어, 제1 및 제2 입력 신호들(X0, X1)이 논리 '로우'인 경우, 제1 입력 노드(Nin1)가 활성화될 수 있고, 이때, 제1 입력 노드(Nin1)에 연결되는 제1 스위치(NM19)만이 턴온되고, 제2 내지 제4 스위치들(NM21, NM23, NM25)은 턴오프될 수 있다.
제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 드레인들은 복수의 제1 스위치들(NM19, NM21, NM23, NM25)의 소스들에 각각 연결되고, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 소스들은 제1 노드(N1)에 공통으로 연결되며, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 게이트들에는 제1 바이어스 신호(Vbias1)가 공통으로 인가될 수 있다.
이때, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 사이즈는 다양하게 변경 가능하고, 이로써, 제1 노드(N1)에 제공되는 기입 전류의 레벨은 변경 가능하다. 예를 들어, 제1 전류 조절 소자(NM20)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 4배(4X)일 수 있고, 제2 전류 조절 소자(NM22)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 3배(3X)일 수 있고 제3 전류 조절 소자(NM24)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 2배(2X)일 수 있다.
제1 스위치(NM19)가 턴온되면 제1 전류 조절 소자(NM20)가 제1 노드(N1)에 기입 전류를 제공할 수 있고, 제2 스위치(NM21)가 턴온되면 제2 전류 조절 소자(NM22)가 제1 노드(N1)에 기입 전류를 제공할 수 있으며, 제3 스위치(NM23)가 턴온되면 제3 전류 조절 소자(NM24)가 제1 노드(N1)에 기입 전류를 제공할 수 있고, 제4 스위치(NM25)가 턴온되면 제4 전류 조절 소자(NM26)가 제1 노드(N1)에 기입 전류를 제공할 수 있다.
적어도 하나의 가변 저항 소자(R)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 여기서, 적어도 하나의 가변 저항 소자(R)에 흐르는 전류 레벨은, 제1 노드(N1)에 제공되는 기입 전류에 따라 증가할 수 있다.
제2 기입 스위치(2114)는 제2 노드(N2)와 접지 전압 단자(Vss) 사이에 연결되고, 기입 인에이블 신호(Wen)에 따라 스위칭될 수 있다. 예를 들어, 제2 기입 스위치(2114)는 제2 노드(N2)에 연결되는 드레인, 접지 전압 단자(Vss)에 연결되는 소스 및 기입 인에이블 신호(Wen)가 인가되는 게이트를 가지는 엔모스 트랜지스터(NM27)를 포함할 수 있다.
기입 인에이블 신호(Wen)가 활성화되면 제1 기입 스위칭부(2112)에 포함된 제5 내지 제8 엔모스 트랜지스터들(NM15, NM16, NM17, NM18)은 턴오프되고, 제2 기입 스위치(2114)에 포함된 엔모스 트랜지스터(NM27)은 턴온되며, 전류 제공부(2113)는 제1 및 제2 입력 신호들(X0, X1)의 전압 레벨에 대응되는 기입 전류를 적어도 하나의 가변 저항 소자(R)에 제공할 수 있다. 이때, 적어도 하나의 가변 저항 소자(R)에 흐르는 기입 전류에 따라 적어도 하나의 가변 저항 소자(R)의 저항 레벨은 변경될 수 있고, 이로써, 적어도 하나의 가변 저항 소자(R)에 소정의 저항 레벨이 기입될 수 있다.
독출부(212a)는 제1 독출 스위치(2121), 바이어스부(2122), 제2 독출 스위치(2123) 및 감지 증폭부(2124)를 포함할 수 있다. 이하에서는, 독출부(212a)에 포함된 구성요소들에 대하여 상술하기로 한다.
제1 독출 스위치(2121)는 제3 전원 전압 단자(Vdd3)와 제3 노드(N3) 사이에 연결되고, 독출 인에이블 신호(Ren)에 대한 반전 신호인 반전 독출 인에이블 신호(Ren')에 따라 스위칭될 수 있다. 예를 들어, 제1 독출 스위치(2121)는 제3 전원 전압 단자(Vdd3)에 연결되는 소스, 제3 노드(N3)에 연결되는 드레인 및 반전 독출 인에이블 신호(Ren')가 인가되는 게이트를 가지는 피모스 트랜지스터(PM15)를 포함할 수 있다. 일 실시예에서, 제3 전원 전압 단자(Vdd3)의 전압 레벨은 제1 전원 전압 단자(Vdd1) 또는 제2 전원 전압 단자(Vdd2)의 전압 레벨과 동일할 수 있다. 다른 실시예에서, 제3 전원 전압 단자(Vdd3)의 전압 레벨은 제1 전원 전압 단자(Vdd1) 또는 제2 전원 전압 단자(Vdd2)의 전압 레벨과 서로 다를 수 있다.
바이어스부(2122)는 제3 노드(N3)와 제1 노드(N1) 사이에 연결되고, 제2 바이어스 신호(Vbias)에 따라 스위칭되어 제1 노드(N1)에 독출 전류를 제공할 수 있다. 예를 들어, 바이어스부(2122)는 제3 노드(N3)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인 및 바이어스 신호(Vbias)가 인가되는 게이트를 가지는 바이어스 스위치(PM16)를 포함할 수 있고, 바이어스 스위치(PM16)는 피모스 트랜지스터로 구현될 수 있다. 이때, 바이어스 스위치(PM16)의 사이즈는, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 영향을 미치지 않을 정도로 작게 결정될 수 있다. 예를 들어, 바이어스 스위치(PM16)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 0.3배(0.3X)일 수 있다.
제2 독출 스위치(2123)는 제2 노드(N2)와 접지 전압 단자(Vss) 사이에 연결되고, 독출 인에이블 신호(Ren)에 따라 스위칭될 수 있다. 예를 들어, 제2 독출 스위치(2123)는 제2 노드(N2)에 연결되는 드레인, 접지 전압 단자(Vss)에 연결되는 소스 및 독출 인에이블 신호(Ren)가 인가되는 게이트를 가지는 엔모스 트랜지스터(NM28)를 포함할 수 있다.
독출 인에이블 신호(Ren)가 활성화되면 제1 및 제2 독출 스위치들(2121, 2123)이 턴온되고, 바이어스부(2122)는 적어도 하나의 가변 저항 소자(R)에 독출 전류를 제공할 수 있다. 이처럼, 독출 인에이블 신호(Ren)가 활성화되면 독출부(212)는 제1 노드(N1)의 전압 레벨을 감지함으로써, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 대응되는 멀티 레벨 데이터를 독출할 수 있다.
나아가, 독출부(212a)는 감지 증폭부(2124)를 더 포함할 수 있는데, 감지 증폭부(2124)는 제1 내지 제3 감지 증폭기들(2124a, 2124b, 2124c)을 포함할 수 있다. 제1 감지 증폭기(2124a)는 제1 노드(N1)의 전압을 제1 기준 전압(VREF0)과 비교하고, 제2 감지 증폭기(2124b)는 제1 노드(N1)의 전압을 제2 기준 전압(VREF1)과 비교하며, 제3 감지 증폭기(2124c)는 제1 노드(N1)의 전압을 제3 기준 전압(VREF3)과 비교할 수 있다.
도 7은 도 6의 플립플롭에 포함된 감지 증폭부에서 이용되는 기준 전압들의 일 예를 나타내는 그래프이다.
도 7을 참조하면, X축은 저항을 나타내고, Y축은 셀들의 개수를 나타낸다. 입력 신호가 2 비트인 경우, 적어도 하나의 가변 저항 소자(R)는 서로 다른 4개의 저항 레벨들에 대응되는 4개의 상태들을 가질 수 있다. 구체적으로, 입력 신호가 '11'인 경우 적어도 하나의 가변 저항 소자(R)는 소거 상태(E)일 수 있고, 입력 신호가 '01'인 경우 적어도 하나의 가변 저항 소자(R)는 제1 프로그램 상태(P0)일 수 있으며, 입력 신호가 '10'인 경우 적어도 하나의 가변 저항 소자(R)는 제2 프로그램 상태(P1)일 수 있고, 입력 신호가 '00'인 경우 적어도 하나의 가변 저항 소자(R)는 제3 프로그램 상태(P2)일 수 있다.
여기서, 제1 기준 전압(VREF0)은 소거 상태(E)과 제1 프로그램 상태(P0) 사이의 저항 값에 대응될 수 있고, 제2 기준 전압(VREF1)은 제1 프로그램 상태(P0)와 제2 프로그램 상태(P1) 사이의 저항 값에 대응될 수 있으며, 제3 기준 전압(VREF2)은 제2 프로그램 상태(P1)와 제3 프로그램 상태(P2) 사이의 저항 값에 대응될 수 있다.
다시 도 6을 참조하면, 도시되지는 않았으나, 제1 플립플롭(210a)은 독출부(212a)의 출력 신호들(Y0, Y1, Y2)을 기초로 하여 2 비트의 출력 신호를 생성하는 논리 회로 블록을 더 포함할 수도 있다.
도 8은 도 5의 집적 회로에 포함된 플립플롭의 다른 예를 상세하게 나타내는 회로도이다.
도 8을 참조하면, 제1 플립플롭(210a')은 기입부(211') 및 독출부(212a)를 포함할 수 있다. 본 실시예에 따른 제1 플립플롭(210a')은 도 6에 도시된 제1 플립플롭(210a)에 대한 변형 실시예이다. 구체적으로, 본 실시예에 따른 제1 플립플롭(210a')과 도 6에 도시된 제1 플립플롭(210a)의 차이점은 기입부(211')의 구성에 있으며, 독출부(212a)의 구성은 서로 실질적으로 동일하다. 따라서, 이하에서는, 중복된 설명은 생략하고, 기입부(211')의 구성에 대하여 상술하기로 한다.
기입부(211')는 입력 신호 수신부(2111), 제1 기입 스위칭부(2112), 전류 제공부(2113'), 적어도 하나의 가변 저항 소자(R) 및 제2 기입 스위치(2114)를 포함할 수 있다. 이때, 입력 신호 수신부(2111), 제1 기입 스위칭부(2112), 적어도 하나의 가변 저항 소자(R) 및 제2 기입 스위치(2114)는 도 6에 도시된 제1 플립플롭(210a)에 포함되는 대응 구성요소들과 동일하게 구현될 수 있다. 이하에서는, 전류 제공부(2113')에 대하여 상술하기로 한다.
전류 제공부(2113')는 제2 전원 전압 단자(Vdd2)와 제1 노드(N1) 사이에 연결되고, 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4) 중 활성화된 입력 노드의 전압 레벨에 따른 기입 전류를 제1 노드(N1)에 제공할 수 있다. 일 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 동일할 수 있다. 다른 실시예에서, 제2 전원 전압 단자(Vdd2)의 전압 레벨은 제1 전원 전압 단자(Vdd1)의 전압 레벨과 서로 다를 수 있다.
본 실시예에서, 전류 제공부(2113')는 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)을 포함할 수 있고, 이때, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)은 엔모스 트랜지스터들로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)은 피모스 트랜지스터들로 구현될 수도 있다.
제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 드레인들은 제2 전원 전압 단자(Vdd2)에 공통으로 연결되고, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 소스들은 제1 노드(N1)에 공통으로 연결되며, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 게이트들은 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4)에 각각 연결될 수 있다.
이때, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 사이즈는 다양하게 변경 가능하고, 이로써, 제1 노드(N1)에 제공되는 기입 전류의 레벨은 변경 가능하다. 예를 들어, 제1 전류 조절 소자(NM20)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 4배(4X)일 수 있고, 제2 전류 조절 소자(NM22)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 3배(3X)일 수 있고 제3 전류 조절 소자(NM24)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 2배(2X)일 수 있다.
제1 입력 노드(Nin1)가 활성화되면 제1 전류 조절 소자(NM20)는 턴온되어 제1 노드(N1)에 기입 전류를 제공할 수 있고, 제2 입력 노드(Nin2)가 활성화되면 제2 전류 조절 소자(NM22)는 턴온되어 제1 노드(N1)에 기입 전류를 제공할 수 있으며, 제3 입력 노드(Nin3)가 활성화되면 제3 전류 조절 소자(NM24)는 턴온되어 제1 노드(N1)에 기입 전류를 제공할 수 있고, 제4 입력 노드(Nin4)가 활성화되면 제4 전류 조절 소자(NM26)는 턴온되어 제1 노드(N1)에 기입 전류를 제공할 수 있다.
본 실시예에 따르면, 제2 전원 전압 단자(Vdd2)와 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26) 사이에 별도의 스위치들을 구비하지 않을 수 있다. 이때, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 게이트에 제1 내지 제4 입력 노드들(Nin1, Nin2, Nin3, Nin4)이 연결됨에 따라, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)은 스위치로써의 동작을 수행할 수 있다. 또한, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)의 사이즈를 서로 다르게 설정함으로써, 제1 내지 제4 전류 조절 소자들(NM20, NM22, NM24, NM26)은 전류 조절 동작을 수행할 수 있다.
도 9는 도 5의 집적 회로에 포함된 플립플롭의 또 다른 예를 상세하게 나타내는 회로도이다.
도 9를 참조하면, 제1 플립플롭(210a")은 기입부(211) 및 독출부(212b)를 포함할 수 있다. 본 실시예에 따른 제1 플립플롭(210a")은 도 6에 도시된 제1 플립플롭(210a)에 대한 변형 실시예이다. 구체적으로, 본 실시예에 따른 제1 플립플롭(210a")과 도 6에 도시된 제1 플립플롭(210a)의 차이점은 독출부(212b)의 구성에 있으며, 기입부(211)의 구성은 서로 실질적으로 동일하다. 따라서, 이하에서는, 중복된 설명은 생략하고, 독출부(212b)의 구성에 대하여 상술하기로 한다.
독출부(212b)는 제1 독출 스위치(2121'), 바이어스부(2122'), 제2 독출 스위치(2123') 및 감지 증폭부(2124')를 포함할 수 있다. 이하에서는, 독출부(212b)에 포함된 구성요소들에 대하여 상술하기로 한다.
제1 독출 스위치(2121')는 제3 전원 전압 단자(Vdd3)와 제1 노드(N1) 사이에 연결되고, 독출 인에이블 신호(Ren)에 대한 반전 신호인 반전 독출 인에이블 신호(Ren')에 따라 스위칭될 수 있다. 예를 들어, 제1 독출 스위치(2121')는 제3 전원 전압 단자(Vdd3)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인 및 반전 독출 인에이블 신호(Ren')가 인가되는 게이트를 가지는 피모스 트랜지스터(PM15)를 포함할 수 있다. 일 실시예에서, 제3 전원 전압 단자(Vdd3)의 전압 레벨은 제1 전원 전압 단자(Vdd1) 또는 제2 전원 전압 단자(Vdd2)의 전압 레벨과 동일할 수 있다. 다른 실시예에서, 제3 전원 전압 단자(Vdd3)의 전압 레벨은 제1 전원 전압 단자(Vdd1) 또는 제2 전원 전압 전압 단자(Vdd2)의 전압 레벨과 서로 다를 수 있다.
바이어스부(2122')는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 제2 바이어스 신호(Vbias2)에 따라 스위칭되어 제2 노드(N2)에 독출 전류를 제공할 수 있다. 예를 들어, 바이어스부(2122')는 제2 노드(N2)에 연결되는 드레인, 제3 노드(N3)에 연결되는 소스 및 제2 바이어스 신호(Vbias2)가 인가되는 게이트를 가지는 바이어스 스위치(NM29)를 포함할 수 있고, 바이어스 스위치(NM29)는 엔모스 트랜지스터로 구현될 수 있다. 이때, 바이어스 스위치(NM29)의 사이즈는, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 영향을 미치지 않을 정도로 작게 결정될 수 있다. 예를 들어, 바이어스 스위치(NM29)의 사이즈는 제4 전류 조절 소자(NM26)의 사이즈의 0.3배(0.3X)일 수 있다.
제2 독출 스위치(2123')는 제3 노드(N3)와 접지 전압 단자(Vss) 사이에 연결되고, 독출 인에이블 신호(Ren)에 따라 스위칭될 수 있다. 예를 들어, 제2 독출 스위치(2123')는 제3 노드(N3)에 연결되는 드레인, 접지 전압 단자(Vss)에 연결되는 소스 및 독출 인에이블 신호(Ren)가 인가되는 게이트를 가지는 엔모스 트랜지스터(NM28)를 포함할 수 있다.
독출 인에이블 신호(Ren)가 활성화되면 제1 및 제2 독출 스위치들(2121', 2123')이 턴온되고, 바이어스부(2122')는 적어도 하나의 가변 저항 소자(R)에 독출 전류를 제공할 수 있다. 이처럼, 독출 인에이블 신호(Ren)가 활성화되면 독출부(212b)는 제2 노드(N2)의 전압 레벨을 감지함으로써, 적어도 하나의 가변 저항 소자(R)에 기입된 저항 레벨에 대응되는 멀티 레벨 데이터를 독출할 수 있다.
나아가, 독출부(212b)는 감지 증폭부(2124)를 더 포함할 수 있는데, 감지 증폭부(2124)는 제1 내지 제3 감지 증폭기들(2124a', 2124b', 2124c')을 포함할 수 있다. 제1 감지 증폭기(2124a')는 제2 노드(N2)의 전압을 제1 기준 전압(VREF0)과 비교하고, 제2 감지 증폭기(2124b')는 제2 노드(N2)의 전압을 제2 기준 전압(VREF1)과 비교하며, 제3 감지 증폭기(2124c')는 제2 노드(N2)의 전압을 제3 기준 전압(VREF3)과 비교할 수 있다.
도 10은 본 발명의 일 실시예에 따른 집적 회로의 동작 방법을 나타내는 흐름도이다.
도 10을 참조하면, 본 실시예에 따른 집적 회로의 동작 방법은 도 1 내지 도 9에 도시된 논리 회로 및 집적 회로의 동작 방법을 나타낸다. 따라서, 도 1 내지 도 9를 참조하여 상술한 내용은 본 실시예에 따른 집적 회로의 동작 방법에 적용될 수 있다.
S110 단계에서, 기입 인에이블 신호가 활성화되면, 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따른 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입한다. 구체적으로, 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 단계는, 상기 입력 신호의 전압 및 전류 중 적어도 하나를 기초로 결정되는 기입 전류를 상기 적어도 하나의 가변 저항 소자에 제공하는 단계를 포함할 수 있다.
S120 단계에서, 독출 인에이블 신호가 활성화되면, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨을 감지함으로써, 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 독출한다. 구체적으로, 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 단계는, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않을 정도로 결정된 독출 전류를 상기 적어도 하나의 가변 저항 소자에 제공하는 단계를 포함할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (31)

  1. 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 상기 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하고,
    상기 적어도 하나의 가변 저항 소자에 기억된 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 래치하는 논리 회로.
  2. 제1항에 있어서,
    상기 입력 신호는 멀티 비트 신호인 것을 특징으로 하는 논리 회로.
  3. 제1항에 있어서,
    상기 논리 회로는,
    상기 적어도 하나의 가변 저항 소자를 포함하고, 기입 인에이블 신호를 기초로 하여 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따른 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 기입부; 및
    독출 인에이블 신호를 기초로 하여 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 독출부를 포함하는 것을 특징으로 하는 논리 회로.
  4. 제3항에 있어서,
    상기 기입 인에이블 신호가 활성화되면, 상기 적어도 하나의 가변 저항 소자에 흐르는 전류 레벨은 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따라 증가하는 것을 특징으로 하는 논리 회로.
  5. 제3항에 있어서,
    상기 기입부는,
    제1 전원 전압 단자와 제1 노드 사이에 연결되고, 상기 기입 인에이블 신호에 대한 반전 신호인 반전 기입 인에이블 신호에 따라 스위칭되는 제1 기입 스위치;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 입력 신호에 따라 스위칭되어 상기 제2 노드에 기입 전류를 제공하는 전류 제공부;
    상기 제2 노드와 제3 노드 사이에 연결되는 상기 적어도 하나의 가변 저항 소자; 및
    상기 제3 노드와 접지 전압 단자 사이에 연결되고, 상기 기입 인에이블 신호에 따라 스위칭되는 제2 기입 스위치를 포함하는 것을 특징으로 하는 논리 회로.
  6. 제5항에 있어서,
    상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제2 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 것을 특징으로 하는 논리 회로.
  7. 제6항에 있어서,
    상기 독출부는,
    제2 전원 전압 단자와 제4 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치;
    상기 제4 노드와 상기 제2 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제2 노드에 독출 전류를 제공하는 바이어스부; 및
    상기 제3 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함하는 것을 특징으로 하는 논리 회로.
  8. 제7항에 있어서,
    상기 전류 제공부는 전류 제공 스위치를 포함하고, 상기 바이어스부는 바이어스 스위치를 포함하며, 상기 전류 제공 스위치의 사이즈는 상기 바이어스 스위치의 사이즈보다 큰 것을 특징으로 하는 논리 회로.
  9. 제7항에 있어서,
    상기 바이어스부는 바이어스 스위치를 포함하고, 상기 바이어스 스위치의 사이즈는 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않도록 결정되는 것을 특징으로 하는 논리 회로.
  10. 제5항에 있어서,
    상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제3 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 것을 특징으로 하는 논리 회로.
  11. 제10항에 있어서,
    상기 독출부는,
    제2 전원 전압 단자와 상기 제2 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치;
    상기 제3 노드와 제4 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제3 노드에 독출 전류를 제공하는 바이어스부; 및
    상기 제4 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함하는 것을 특징으로 하는 논리 회로.
  12. 제11항에 있어서,
    상기 전류 제공부는 전류 제공 스위치를 포함하고, 상기 바이어스부는 바이어스 스위치를 포함하며, 상기 전류 제공 스위치의 사이즈는 상기 바이어스 스위치의 사이즈보다 큰 것을 특징으로 하는 논리 회로.
  13. 제11항에 있어서,
    상기 바이어스부는 바이어스 스위치를 포함하고, 상기 바이어스 스위치의 사이즈는 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않도록 결정되는 것을 특징으로 하는 논리 회로.
  14. 제3항에 있어서,
    상기 기입부는,
    제1 전원 전압 단자와 복수의 입력 노드들 사이에 연결되고, 상기 입력 신호에 따라 상기 복수의 입력 노드들 중 하나를 활성화시키는 입력 신호 수신부;
    상기 복수의 입력 노드들과 접지 전압 단자 사이에 연결되고, 상기 기입 인에이블 신호에 대한 반전 신호인 반전 기입 인에이블 신호에 따라 스위칭되는 제1 기입 스위칭부;
    제2 전원 전압 단자와 제1 노드 사이에 연결되고, 상기 복수의 입력 노드들 중 활성화된 입력 노드를 기초로 하여 상기 제1 노드에 기입 전류를 제공하는 전류 제공부;
    상기 제1 노드와 제2 노드 사이에 연결되는 상기 적어도 하나의 가변 저항 소자; 및
    상기 제2 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 기입 인에이블 신호에 따라 스위칭되는 제2 기입 스위치를 포함하는 것을 특징으로 하는 논리 회로.
  15. 제14항에 있어서,
    상기 전류 제공부는,
    상기 제2 전원 전압 단자에 공통적으로 연결되고, 상기 복수의 입력 노드들 각각의 전압 레벨에 따라 스위칭되는 복수의 스위치들; 및
    상기 복수의 스위치들의 각각에 직렬 연결되고, 제1 바이어스 신호에 따라 공통적으로 스위칭되는 복수의 전류 조절 소자들을 포함하고,
    상기 복수의 전류 조절 소자들은 서로 다른 사이즈를 가지는 것을 특징으로 하는 논리 회로.
  16. 제14항에 있어서,
    상기 전류 제공부는,
    상기 제2 전원 전압 단자에 공통적으로 연결되고, 상기 복수의 입력 노드들 각각의 전압 레벨에 따라 스위칭되는 복수의 전류 조절 소자들을 포함하고,
    상기 복수의 전류 조절 소자들은 서로 다른 사이즈를 가지는 것을 특징으로 하는 논리 회로.
  17. 제14항에 있어서,
    상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제1 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 것을 특징으로 하는 논리 회로.
  18. 제17항에 있어서,
    상기 독출부는,
    제3 전원 전압 단자와 제3 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치;
    상기 제3 노드와 상기 제1 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제1 노드에 독출 전류를 제공하는 바이어스부; 및
    상기 제2 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함하는 것을 특징으로 하는 논리 회로.
  19. 제18항에 있어서,
    상기 독출부는, 상기 제1 노드의 전압을 서로 다른 전압 레벨을 가지는 복수의 기준 전압들과 비교함으로써, 상기 멀티 레벨 데이터를 독출하는 감지 증폭부를 더 포함하는 것을 특징으로 하는 논리 회로.
  20. 제18항에 있어서,
    상기 바이어스부는 바이어스 스위치를 포함하고, 상기 바이어스 스위치의 사이즈는 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않도록 결정되는 것을 특징으로 하는 논리 회로.
  21. 제14항에 있어서,
    상기 독출부는, 상기 독출 인에이블 신호가 활성화되면 상기 제2 노드의 전압 레벨을 감지함으로써, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 것을 특징으로 하는 논리 회로.
  22. 제21항에 있어서,
    상기 독출부는,
    제3 전원 전압 단자와 상기 제1 노드 사이에 연결되고, 상기 독출 인에이블 신호에 대한 반전 신호인 반전 독출 인에이블 신호에 따라 스위칭되는 제1 독출 스위치;
    상기 제2 노드와 제3 노드 사이에 연결되고, 바이어스 신호에 따라 스위칭되어 상기 제2 노드에 독출 전류를 제공하는 바이어스부; 및
    상기 제3 노드와 상기 접지 전압 단자 사이에 연결되고, 상기 독출 인에이블 신호에 따라 스위칭되는 제2 독출 스위치를 포함하는 것을 특징으로 하는 논리 회로.
  23. 제22항에 있어서,
    상기 독출부는, 상기 제2 노드의 전압을 서로 다른 전압 레벨을 가지는 복수의 기준 전압들과 비교함으로써, 상기 멀티 레벨 데이터를 독출하는 감지 증폭부를 더 포함하는 것을 특징으로 하는 논리 회로.
  24. 제22항에 있어서,
    상기 바이어스부는 바이어스 스위치를 포함하고, 상기 바이어스 스위치의 사이즈는 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않도록 결정되는 것을 특징으로 하는 논리 회로.
  25. 제3항에 있어서,
    상기 기입 인에이블 신호 및 상기 독출 인에이블 신호는 클럭 신호에 동기되는 것을 특징으로 하는 논리 회로.
  26. 제1항에 있어서,
    상기 적어도 하나의 가변 저항 소자는 멤리스터(memristor) 및 저항형 메모리 소자(resistive memory device) 중 적어도 하나를 포함하는 것을 특징으로 하는 논리 회로.
  27. 기입 인에이블 신호 및 독출 인에이블 신호를 생성하는 제어부; 및
    상기 기입 인에이블 신호를 수신하는 기입부 및 상기 독출 인에이블 신호를 수신하는 독출부를 포함하는 논리 회로를 포함하고,
    상기 기입부는, 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고 상기 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하고, 상기 기입 인에이블 신호를 기초로 하여 상기 적어도 하나의 가변 저항 소자에 상기 저항 레벨을 기입하고,
    상기 독출부는, 상기 독출 인에이블 신호를 기초로 하여 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 독출하는 것을 특징으로 하는 집적 회로.
  28. 제27항에 있어서,
    상기 제어부는 클럭 신호에 동기되도록 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호를 생성하는 것을 특징으로 하는 집적 회로.
  29. 입력 신호의 전압 및 전류 중 적어도 하나에 따라 변경되는 저항 레벨을 가지고, 상기 저항 레벨을 기억하는 적어도 하나의 가변 저항 소자를 포함하는 논리 회로의 동작 방법으로서,
    기입 인에이블 신호가 활성화되면, 상기 입력 신호의 전압 및 전류 중 적어도 하나에 따른 상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 단계; 및
    독출 인에이블 신호가 활성화되면, 상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨을 감지함으로써, 상기 저항 레벨에 대응되는 멀티 레벨 데이터를 독출하는 단계를 포함하는 논리 회로의 동작 방법.
  30. 제29항에 있어서,
    상기 저항 레벨을 상기 적어도 하나의 가변 저항 소자에 기입하는 단계는,
    상기 입력 신호의 전압 및 전류 중 적어도 하나를 기초로 결정되는 기입 전류를 상기 적어도 하나의 가변 저항 소자에 제공하는 단계를 포함하는 것을 특징으로 하는 논리 회로의 동작 방법.
  31. 제29항에 있어서,
    상기 저항 레벨에 대응되는 상기 멀티 레벨 데이터를 독출하는 단계는,
    상기 적어도 하나의 가변 저항 소자에 기입된 상기 저항 레벨에 영향을 미치지 않을 정도로 결정된 독출 전류를 상기 적어도 하나의 가변 저항 소자에 제공하는 단계를 포함하는 것을 특징으로 하는 논리 회로의 동작 방법.
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