CN116417040A

CN116417040A - 用于存储编码信息的非易失性存储器的感测放大器架构

Info

Publication number: CN116417040A
Application number: CN202310020395.0A
Authority: CN
Inventors: F·E·C·迪塞格尼; M·卡里希米; A·托马索尼; D·洛·亚科诺
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2022-01-07
Filing date: 2023-01-06
Publication date: 2023-07-11

Abstract

本公开的实施例涉及用于存储编码信息的非易失性存储器的感测放大器架构。非易失性存储器单元的群组存储由所述群组的存储器单元的所存储逻辑状态(逻辑高或逻辑低)形成的相应码字。所述感测放大器架构具有多个感测放大器读取分支，每一感测放大器读取分支耦合到相应存储器单元且被配置为提供输出信号，所述输出信号指示流过同一存储器单元的单元电流；比较级，用以执行一个存储器单元群组的单元电流之间的比较；以及逻辑级，用以基于所述比较级所提供的比较结果来确定对应于所述存储器单元群组的读取码字。信息可以存储在码字的不同子集中，在这种情况下，感测放大器架构具有子集定义电路，以允许基于参考信号初步确定要读取的码字所属的子集。

Description

用于存储编码信息的非易失性存储器的感测放大器架构

技术领域

本发明涉及一种用于非易失性存储器的感测放大器架构。

背景技术

在例如PCM(相变存储器)，ST－RAM(磁阻式随机存取存储器)，RRAM(电阻式随机存取存储器)的非易失性存储器中，所存储的信息与存储器单元的不同物理状态相关联；可通过对流经存储器单元的电流进行操作来推断/改变此类状态。

特别地，在PCM存储器中，利用具有在具有不同电特性的相之间切换的特性的材料的特性来存储信息。这些材料可以在无序/无定形相和有序结晶或多晶相之间切换；不同的相由不同的电阻率值来表征，并因此与所存储的数据的不同值相关联。例如，周期表的VI族元素，如碲(Te)、硒(Se)或锑(Sb)、也称为硫属化物或硫族化物材料，可用于制造相变存储器单元；特别地，由锗(Ge)、锑(Sb)和碲(Te)形成的合金，称为GST(具有化学组成Ge₂Sb₂Te₅)，目前广泛用于这种存储器单元中。

相变可以通过设置成与硫族化物材料的相应区域接触的电阻电极(通常称为加热器)来局部升高硫族化物材料的电池的温度来获得。

存取(或选择)装置(例如双极或MOS晶体管)连接到加热器且选择性地使能编程电流(也称为写入电流)的通过；该电流通过焦耳效应生成用于相变的温度，特别是用于从高电阻率状态(称为复位状态)切换到低电阻率状态(所谓的置位状态)或反之亦然。

在读取期间，通过施加足够低的电压来检测硫族化物材料的状态，以便不引起其灵敏的加热，然后通过感测放大器电路读取在存储器单元中流动的电流值。由于电流与硫族化物材料的电导率成比例，因此可以确定相同硫族化物材料的状态，从而确定存储在存储器单元中的信息。

图1示意性地示出了非易失性存储器器件1，其包括由多个存储器单元3形成的存储器阵列2，这些存储器单元3布置成行或字线WL和列或位线，后者也称为局部位线LBL。

每个存储器单元3由存储元件3a和存取元件3b形成，存储元件3a和存取元件3b串联连接在相应的局部位线LBL和处于参考电位(例如地，GND)的参考端子之间。字线WL由沿着同一行对准的存取元件3b的所有控制端子的集合界定。

以未示出的方式，为每组多个局部位线LBL提供主位线MBL，允许访问相应的局部位线组(和相应的存储器单元)以进行读和写操作。

存储元件3a包括相变材料元件(例如，诸如GST的硫族化物)，并且因此能够以与由相同材料呈现的各个相相关联的电阻水平的形式存储数据。

存取元件3b是(例如)N沟道MOS晶体管，其栅极端子连接到相应字线WL，其漏极端子连接到存储元件3a的第一端子，并且其源极端子连接到参考电位；存储元件3a的第二端子连接到相应的局部位线LBL。存取元件3b被控制和偏置，以便在被选择时允许写入电流或读取电流(通常表示为'单元电流')通过存储元件3a。

列解码器4和行解码器5基于在输入(整体上由AS指定)处接收的地址信号和适当的解码方案来使能对存储器单元3的选择。地址信号AS可由控制逻辑CL生成，所述控制逻辑CL另外控制列解码器4和行解码器5，以便使能由地址信号AS寻址的存储器单元3的读取和写入(在所谓的“设置”和“复位”操作期间)。虽然这里没有示出，但是控制逻辑CL还将控制信号提供给列解码器4和行解码器5，以便控制上述读/写操作。

特别地，列解码器4和行解码器5使得能够选择所寻址的字线WL和局部位线LBL，并且因此使得能够根据分级解码方案(还包括选择相应的主位线)在所选择的字线WL和局部位线LBL的适当电压值处进行偏置。

列解码器4进一步被配置为每次选定时在内部实施朝向存储器阵列2的局部位线LBL的两个不同路径：读取路径，设计为在每个选择的局部位线LBL和包括多个感测放大器的读取块7之间选择性地创建导电路径；以及写入路径，其经设计以在每个所选局部位线LBL与写入区块8之间选择性地创建导电路径，所述写入区块8被配置为供应用于写入操作的电流，即，用于以对应逻辑状态对存储器单元进行所谓的编程，并且因此用于存储信息。

对于每个读取和编程路径，列解码器4包括适当的选择元件(特别是受控晶体管)，被连接以便实现用于选择存储器单元3的地址解码系统，该地址解码系统通常是分级的。

以已知方式，非易失性存储器可具有差分架构，其中数据(逻辑位)存储在两个存储器单元中，直接单元和互补单元，其具有相反状态(例如，直接单元具有高逻辑值“1”，并且对应的互补单元具有低逻辑值“0”，即，相对于直接单元的否定值)。

此差分编码(即，不仅将实际直接值(1或0)而且将其否定或互补值(0或1)存储在存储器单元对中)允许避免由于存储器单元的寿命期间所存储的值的漂移而引起的问题。

在差分架构中，读取操作在于比较分别耦合到直接单元和互补单元的相应感测放大器(例如，在上述读取块7中)的两个分支中的电流差，感测放大器的输出指示所存储的信息(逻辑位)。由于逻辑位与电流差相关联，所以即使直接和互补单元的物理值在时间上漂移，也可正确地读取其值。

差分结构的缺点是用于存储相同数目的信息的存储器单元的数目加倍，或者等效地，使用相同数目的存储器单元可以存储的信息位的数目减半。

举例来说，在所存储数据的字大小为32位的情况下，还考虑用于错误校正码的额外位(例如，6位SEC，单错误校正，+1位DED，双错误检测)，78个存储器单元用于差分架构。

同样，对于64信息位+14位DEC+1位TED的字长，158个存储器单元用于差分编码。

一般来说，差分存储器阵列(例如，PCM类型)的效率不超过50％。

由于面密度是关键的使能器，因此希望提供一种用于在差分类型的非易失性存储器中存储信息的改进的解决方案，以及提供一种能够读取所存储的信息的相应的改进的感测放大器架构。

发明内容

本公开的各种实施例提供了至少部分满足本申请人的上述期望的感测放大器架构。

感测放大器架构用于非易失性存储器，其中信息以编码方式存储。特定来说，本发明的实施例将涉及非易失性存储器，其中所存储的信息与流过对应存储器单元的电流相关联；更具体地，本公开的实施例将涉及相变存储器(PCM)。

根据一个实施例，感测放大器架构用于具有多个存储器单元的存储器器件。非易失性存储器单元的群组存储由所述群组的存储器单元的所存储逻辑状态(逻辑高或逻辑低)形成的相应码字。感测放大器架构包括多个感测放大器读取分支，其中每个感测放大器读取分支耦合到相应的存储器单元，并被配置为提供输出信号，该输出信号表示流过同一存储器单元的单元电流。所述感测放大器架构还包括比较级，以执行一个存储器单元群组的单元电流之间的比较；以及逻辑级，其用以基于所述比较级所提供的比较结果来确定对应于所述存储器单元群组的读取码字。信息可以存储在码字的不同子集中。在这种情况下，感测放大器架构具有子集定义电路，以允许基于参考信号初步确定要读取的码字所属的子集。

附图说明

为了更好地理解本公开，现在将参照附图仅通过示例而非限制性示例来描述其实施例，其中：

图1示出了非易失性存储器器件，特别是PCM类型的非易失性存储器器件的示意性和一般框图；

图2示出了根据本解决方案的实施例的感测放大器架构的示意性框图；

图3示出了感测放大器架构的感测放大器读取电路的电路图；

图4示出了感测放大器架构的比较电路的电路图；

图5示出了感测放大器架构的锁存器电路的电路图；

图6示出了在感测放大器架构中执行的操作的时序图；

图7示出了根据不同实施例的感测放大器架构的感测放大器读取电路的电路图；

图8示出了根据不同实施例的感测放大器架构的锁存器电路的电路图；

图9A和9B示出了根据各个实施例的感测放大器架构中的子集定义电路的电路图；

图10示出了感测放大器架构中的参考生成电路的电路图；以及

图11展示并入有包含本发明感测放大器架构的存储器器件的电子装置的示意性框图。

具体实施方式

本申请人已经认识到，通过以编码方式在非易失性存储器单元中存储信息，可以实现更紧凑和有效的存储器占用，同时保持差分存储器结构的优点。

具体来说，一组确定数目(大于2)的非易失性存储器单元可存储根据给定次序采取的由所述组的单元的所存储状态的值形成的码字；存储器单元是这样一种类型，其中存储的逻辑状态可以是逻辑高(“1”)或逻辑低(“0”)，可以通过施加电流来改变，并且通过读取流过同一存储器单元的电流来读取存储器单元中的状态。

举例来说，在非易失性存储器单元群组包括等于4的存储器单元数目NC的情况下，第一示例性所存储的码字可对应于状态[0010]的组合，即，其中第一、第二及第四单元具有“0”逻辑值(在PCM存储器单元的情况下也称为“复位”状态)且第三单元具有“1”逻辑值(在PCM存储器单元的情况下也称为“置位”状态)；而第二示例性码字可以对应于状态[0001]的组合。对于每个码字，符号可以对应于码字所映射到的值或数据标签(例如，第一和第二示例性码字的符号“2”或“3”)。

被配置为实现以编码方式存储的信息的解码的读取(感测放大器)电路可以例如被配置为标识存储器单元组中“1”的位置和/或数目。这可通过在彼此之间比较(例如，以成对比较)单元群组中的存储器单元的电流来获得。

因此，本解决方案的一个方面提供了一种感测放大器架构，作为示例，该感测放大器架构可以在诸如图1所示的非易失性存储设备1的读取块7中实现，该非易失性存储设备1被配置为允许读取以编码方式存储在非易失性存储器单元中的信息，从而具体地实施在不同存储器单元的单元电流之间的比较。

如图2所示，通常用10表示的感测放大器架构包括：读取级11，其耦合到非易失性存储装置1(例如，PCM类型)的存储器单元3的阵列，并且包含多个感测放大器读取分支，每一存储器单元3对应一个感测放大器读取分支，被配置为读取相应单元电流I_cell；比较级12，被配置为执行群组的不同存储器单元3的单元电流的比较，例如通过成对比较所述不同存储器单元3的单元电流来获得相应的成对比较结果，即，二进制值，尤其是位，其取决于正被比较的两个存储器单元的哪一电流较大而为零或一；以及逻辑级13，被配置为基于由比较级12提供的比较结果确定对应于存储器单元群组3的读取码字及对应的经解码符号。如下文将进一步详细论述，读取级11、比较级12和逻辑级13中的每一者可实施于电路中。

更详细地，图3示出了感测放大器架构10的读取级11的感测放大器读取分支，用15表示。

如先前所论述，感测放大器读取分支15耦合到相应存储器单元3(本文中表示为单元A)，例如由存储元件3a(表示为电阻性元件)和存取元件3b(在实例中为NMOS晶体管，其具有接收例如来自图1的行解码器5的选择和偏置信号SEL的栅极端子)形成的PCM单元；感测放大器读取分支15被配置为提供输出信号sCOMP_A，该输出信号sCOMP_A表示流经同一存储器单元3的单元电流I_cell，具体而言，该输出信号sCOMP_A与同一单元电流I_cell成反比关系。

详细地说，感测放大器读取分支15包括偏置晶体管TP和预充电晶体管TPRECH，它们是P沟道增强型晶体管并且具有例如类似的特性。

偏置晶体管TP和预充电晶体管TPRECH的源极端子连接到电源节点N_dd，该电源节点N_dd被设置为例如等于1伏的电源电压V_dd。偏置晶体管TP的栅极端连接参考节点V_{refp_sa}，设置为参考电压V_{refp_sa}；信号sPRECH_N被提供给预充电晶体管TPRECH的栅极端子(该信号sPRECH和对应的取反sPRECH_N可以例如由控制逻辑CL生成，参见图1，并且可以在0V和电源电压V_dd之间变化)。此外，同一偏置晶体管TP和预充电晶体管TPRECH的漏极端子彼此连接并限定输入节点N_in。

感测放大器读取分支15还包括上控制晶体管TC和下控制晶体管TC′，它们是P沟道增强型晶体管并且具有例如类似的特性。

上控制晶体管TC和下控制晶体管TC′串联连接在一起。具体地，上控制晶体管TC的源极端子连接到输入节点N_in，而上控制晶体管TC的漏极端子连接到下控制晶体管TC′的源极端子，下控制晶体管TC′的漏极端子形成输出节点N_out，在输出节点N_out上提供输出信号sCOMP_A。信号sPRECH出现在上控制晶体管TC的栅极端子上，等于上述信号sPRECH_N的逻辑取反；上述参考电压V_{refp_sa}(或具有固定值的不同参考电压)存在于下控制晶体管TC′的栅极端子上。

感测放大器读取分支15还包括读取晶体管TS和评估晶体管TE，它们是N沟道增强模式类型，具有类似的特性，并且它们的源极端子连接到参考电位，例如接地GND。

读取晶体管TS和评估晶体管TE的漏极端子连接到输出节点N_out；读取晶体管TS的栅极端子连接到相同的输出节点N_out，因此相同的读取晶体管TS是二极管连接的。此外，信号sEVAL_N存在于评估晶体管TE的栅极端子上(信号sEVAL_N和对应的否定sEVAL也可由控制逻辑CL生成且可在0V与电源电压V_dd之间变化)。

输入节点N_in通过第一级解码晶体管TYO和第二级解码晶体管TYM耦合到存储器单元3，第一级解码晶体管TYO和第二级解码晶体管TYM是N沟道增强型晶体管，具有例如类似的特性并且串联连接在一起。

具体地，第二级解码晶体管TYM的漏极端子连接到输入节点N_in，而第二级解码晶体管TYM的源极端子连接到第一级解码晶体管TYO的漏极端子，第一级解码晶体管TYO的漏极端子耦合到主位线MBL。第一级晶体管TYO的源极端子耦合到局部位线LBL，因此也耦合到第一存储器单元3的存储元件3a。由YO和YM指定且例如由列解码器4(参见图1)生成的相应的第一级解码和第二级解码偏置信号分别提供到第一级晶体管TYO和第二级晶体管TYM的栅极端子(以已知方式，以存储器操作所需的电压选择和偏置相应的局部位线)。

参考图4，现在更详细地公开感测放大器架构10的比较级12的用20表示的比较电路。

如上所述，比较级12包括多个这些比较电路20，每个比较电路被配置为实现表示流过非易失性存储器器件1的各个不同存储器单元3的单元电流I_cell的信号之间的各个比较(例如，各个存储器单元对3之间的成对比较)。

在图4所示的实例中，比较电路20被配置为执行分别与流过第一存储器单元和第二存储器单元-单元A和单元B的单元电流I_cell相关联的输出信号sCOMP_A和sCOMP_B之间的比较(相同输出信号sCOMP_A和sCOMP_B由感测放大器架构10的读取级11的两个不同感测放大器读取分支15提供)。

比较电路20包括第一交叉耦合晶体管22和第二交叉耦合晶体管24以及第一使能晶体管26和第二使能晶体管28，它们是P沟道增强型晶体管并且具有例如类似的特性。

第一和第二交叉耦合晶体管22、24的源极端子以及第一和第二使能晶体管26、28的源极端子连接到电源节点N_dd，并且因此被设置为电源电压V_dd。第一和第二交叉耦合晶体管22、24的栅极端子分别连接到第二交叉耦合晶体管24的漏极端子和第一交叉耦合晶体管22的漏极端子。

第一和第二使能晶体管26、28的漏极端子分别形成比较电路20的第一输出节点N_out1和第二输出节点N_out2，并且分别连接到第一和第二交叉耦合晶体管22、24的漏极端子。此外，等于上述信号sEVAL_N的逻辑否定的信号sEVAL被提供在第一和第二使能晶体管26、28的栅极端子上。

比较电路20还包括第一输出晶体管30和第二输出晶体管32，它们是N沟道增强型晶体管并且具有例如类似的特性。

第一输出晶体管30的漏极端子和源极端子分别连接到第一输出节点N_out1和参考电位(地GND)。第二输出晶体管32的漏极端子和源极端子分别连接到第二输出节点N_out2和参考电位。此外，第一和第二输出晶体管30、32的栅极端子连接到相应感测放大器读取分支15的输出节点N_out，因此在此实例中分别接收输出信号sCOMP_A和sCOMP_B。

存在于第一输出节点N_out1和第二输出节点N_out2上的电压分别被称为信号sCOMP_OUT_N_AB和信号sCOMP_OUT_AB。此外，逻辑值对(sCOMP_A、sCOMP_B)和(sCOMP_OUT_AB、sCOMP_OUT_N_AB)分别被称为比较电路20的输入状态和输出状态。

如图5所示，感测放大器架构10的比较级12还包括用于每个上述比较电路20的相应锁存电路35。

锁存电路35包括两个NAND门35a、35b，其各自的第一输入分别连接到对应的比较电路20的第一和第二输出节点N_out1、N_out2，以便分别接收信号sCOMP_OUT_N_AB和信号sCOMP_OUT_AB(在该示例中，参考单元A和单元B之间的比较)。每一NAND门35a、35b的第二输入连接到另一NAND门35b，35a的输出。

此外，NAND门35a的输出在此构成锁存电路35的输出，该锁存电路提供读取数据DATA_AB，该读取数据DATA_AB具有低或高值(在[0V_dd]的范围内)，作为单元电流I_cell(在单元A和单元B的示例中)之间的比较的函数。

根据上述内容，感测放大器架构10允许在任何给定的存储器单元对3所处的状态之间进行比较，并相应地在各个单元电流I_cell之间进行比较。具体而言，由相应感测放大器读取分支15提供的输出信号(例如，sCOMP_A和sCOMP_B)之间的比较确定了在相应比较电路20的输入和输出处的逻辑值对(例如，sCOMP_A，sCOMP_B和sCOMP_OUT_AB，sCOMP_OUT_N_AB)，并因此确定了由比较生成并在锁存电路35的输出处提供的读取数据DATA_AB。

逻辑级13接着被配置为处理与一组确定数目的非易失性存储器单元3相关联的读取数据，并且借此确定对应的所存储码字。

现在还参考图6的时间图更详细地讨论感测放大器读取分支15和相应的比较电路20的操作。

假设第一级解码偏置信号YO和第二级解码偏置信号YM等于'1'，并且因此等于电压值，使得第一级解码晶体管TYO和第二级解码晶体管TYM处于饱和状态。例如，第一级和第二级解码偏置信号YO，YM的电压包括在1.2和1.4V之间的范围内，因此高于电源电压V_dd。此外，再次作为示例，假设在局部位线LBL上存在0.6V的电压。另外，假设使能存取元件3b(即，允许选择存储器单元3a)的信号SEL存在于存取元件3b的栅极端子上。

还假设参考电压V_{refp_sa}是这样的，当预充电晶体管TPRECH被禁止时，偏置晶体管TP以饱和状态工作，并且具有期望值的偏置电流I_pol流过。

虽然未示出，但是参考节点V_{refp_sa}和偏置晶体管TP可以形成可以例如由控制逻辑CL控制的电流镜的一部分，以便施加上述值I_pol。在不暗示任何一般性损失的情况下，在下文中，假设参考电压V_{refp_sa}使得值I_pol近似等于20μA。通常，参考电压V_{refp_sa}被包含在地和电源电压V_dd之间；例如，关系0.1V<V_{refp_sa}<(V_dd－0.3V)适用。

最初，例如通过控制逻辑CL来控制感测放大器读取分支15，以便执行预充电步骤。

具体地，在时刻t₀(参见图6)，信号sEVAL为低(等于'0'，例如具有零电压)，而信号sPRECH为高('1'，例如等于电源电压V_dd)。此外，信号sPRECH_N为'0'；因此，预充电晶体管TPRECH在线性区域中工作，并且预充电电流I_prech通过其中。预充电电流I_prech例如是100μA的量级，并且在任何情况下都高于值I_pol。

因此，等于偏置电流I_pol和预充电电流I_prech之和的电流Ii被注入输入节点N_in。

在同一时刻t₀，上控制晶体管TC被禁止，下控制晶体管TC′也被禁止。

所有电流I_i在存储器单元3a中流动，并对由主位线MBL形成的电容充电。实际上，与比与局部位线相关联的电容高得多的电容相关联的主位线MBL被充电。

此外，在时刻t₀，信号sEVAL_N等于'1'，因此评估晶体管TE在线性区域中操作，并因此对输出节点N_out放电，即强制接地。因此，信号sCOMP_A(并且类似地，相应感测放大器读取分支15的信号sCOMP_B)等于'0'；这意味着读取晶体管TS关断。

比较电路30的输出晶体管30、32也被禁止。

此外，由于sEVAL等于“0”，所以第一和第二使能晶体管26，28高于阈值并且迫使信号sCOMP_OUT_AB和sCOMP_OUT_N_AB的逻辑值为“1”。因此，第一和第二交叉耦合晶体管22、24低于阈值。

注意，在该步骤中，锁存电路35以存储状态操作；即，读取数据DATA_AB保持假定的最后值。

在随后的时刻t₁，信号sPRECH和sPRECH_N切换它们的值，使得预充电步骤结束并且评估步骤开始。

特别地，信号sPRECH_N变为'1'，这导致预充电晶体管TPRECH的关断，因此也导致相应的预充电电流I_prech的关断。相反，信号sEVAL和sEVAL_N分别保持等于'0'和'1'。因此，输出节点N_out保持接地，因此信号sCOMP_A保持等于'0'，而信号sCOMP_OUT_AB和sCOMP_OUT_N_AB保持等于'1'。

在时刻t₁，信号sPRECH变为等于'0'的事实意味着上控制晶体管TC接通并开始以饱和状态工作；下控制晶体管TC′也接通并开始以饱和状态工作。

在上述条件下，在存储器单元(单元A和单元B)中流动的单元电流I_cell取决于相应存储元件3a的电阻值，并且因此取决于所存储的数据。

特别地，等于I_po1－I_cell的分支电流I_branch现在通过上控制晶体管TC和下控制晶体管TC′流向感测晶体管TS。

在随后的时刻t₂，信号sEVAL和sEVAL_N切换它们的值，使得评估步骤结束并且读取步骤开始。

具体地，在时刻t₂，信号sEVAL_N变为'0'，并且这导致评估晶体管TE的关断，评估晶体管TE将输出节点N_out保持接地，因此其电压(即，信号sCOMP_A和sCOMP_B)变为自由变化。

因此，信号sCOMP_A和sCOMP_B(对应于感测晶体管TS的栅极到源极电压)从初始零值开始上升，其速度和定时取决于单元电流I_cell的值(特别是作为上述分支电流I_branch的函数)。

例如，在单元A存储'1'逻辑值并且单元B存储'0'逻辑值的情况下，电压信号sCOMP_B将比电压信号sCOMP_A更快地增加(因为对于单元B分支电流I_branch将更高)。

此外，由于信号sEVAL已经假定值'1'，因此比较电路20的第一和第二使能晶体管26、28下降到阈值以下，从而使输出节点N_out1、N_out2自由演化，特别是基于第一和第二输出晶体管30，32的栅极处的信号sCOMP_A和sCOMP_B的值。

最快的信号sCOMP_A和sCOMP_B向比较电路30提供翻转方向，随后的锁存器电路35然后在[GND V_dd]范围中定义，提供读取数据DATA_AB(在该示例中，其将具有低值'0')。

图7示出了感测放大器读取分支15的可能的变型实施例，该实施例对于读取晶体管TS的不同配置与参考图3所讨论的不同，读取晶体管TS也是NMOS类型的，但在这里不是二极管连接的。

在这种情况下，感测晶体管TS的栅极端子连接到输出节点N_out，并且源极和漏极端子连接到参考电位(接地，GND)，评估晶体管TE的源极端子也是如此。

注意，感测电容元件可以连接在输出节点N_out和参考电位(GND)之间，而不是感测晶体管TS。

在此实施例中，分支电流I_branch(等于I_pol－I_cell)因此对电容性节点(即，感测晶体管TS的栅极端子)充电，因此再次以作为相同分支电流I_branch的值的函数的速度引起输出节点N_out处的输出信号(在此情况下，sCOMP_A)的增加，但在此情况下，在由相同感测晶体管TS的栅极－源极电压界定的值处没有饱和。

本实施例的另一个区别涉及用于每个比较电路20的锁存电路35的配置(该比较电路20相对于上面所讨论的没有不同)。

如图8中所示，锁存电路35在此进一步包括输出锁存器36，其在锁存输出处提供读取数据(例如，在存储器单元的单元A与单元B之间进行比较的情况下为DATA_AB)且具有耦合到NAND门35a的输出的锁存输入；输出锁存器36还具有使能输入，其接收定义用于锁存读取数据DATA_AB的读取窗口定时的使能信号E。

锁存电路35包括另一NAND门35c，其在其输入端接收信号sCOMP_OUT_AB和sCOMP_OUT_N_AB二者，并通过缓冲器37为输出锁存器36提供上述使能信号E。

因此，通过信号sCOMP_OUT_AB和sCOMP_OUT_N_AB(在比较电路20的输出节点N_out1，N_out2处)的演变来定义读取窗口定时，当读取步骤开始时，信号sCOMP_OUT_AB和sCOMP_OUT_N_AB都为高并且演变为低；一旦使能信号E为高，读取结束且读取数据DATA_AB由输出锁存器36锁存。

现在讨论本解决方案的另一方面，关于存储器阵列中存储的数据的可能编码(以及逻辑级13的相应配置)。

根据此编码，给定通过确定数目N_c个在群组中的非易失性存储器单元的所存储值能够获得的一组码字，可以将信息存储在此一组码字的至少两个子集中，所述至少两个子集中的每一者包含至少一个码字，同一子集中的每一码字具有相同汉明(Hamming)权重，并且属于一个子集的每一码字相对于属于另一子集的每一码字具有等于或大于2的汉明距离。

例如，组中存储器单元3的数目N_c可以是3，如下表1所示。用三个单元(单元A，单元B，单元_C)和两个子集(SB1，SB2)，可以定义四个码字：{000,011,101,110}；因此，可以获得四个符号(或位图)用于编码所存储的数据。

表1

单元A	单元B	单元C	子集	符号	位映射
						1	1	0	SB1	0	00
1	0	1	SB1	1	01
						0	1	1	SB1	2	10
0	0	0	SB2	3	11

在另一个示例中，数字N_c可以是4，如下表2所示。对于四个单元(单元A、单元B、单元C、单元D)和两个子集(SB1，SB2)，可以定义八个码字和八个符号用于编码所存储的数据。

表2

在该实施例中，当读取(或解码)以编码方式存储的数据时，首先确定数据所属的子集。

因此，感测放大器架构10的读取级11还包括子集定义电路40(用于定义码字的每存储器单元群组3)，被配置为允许确定要读取的码字所属的子集。

该子集定义电路40被实现为比较器，该比较器被配置为将表示组中所有存储器单元3的单元电流I_cell之和(定义要读取的码字)的信号与表示参考或固定电流I_ref的至少阈值信号进行比较，该阈值信号的适当值允许子集之间的正确区分。

如先前所论述，实际实施的总和在每一分支电流I_branh(即，参考偏置电流I_pol的单元电流I_cell)之间，即：(I_pol－I_cellA)+(I_pol－I_cellB)+(I_pol－I_cellC)。类似地，阈值信号被称为相同的偏置电流I_pol(实际上是相同偏置电流I_pol的三倍)，以便实现正确的比较和子集辨别。

在表1的实例中，其中码字由三个存储器单元界定，第一子集中的码字具有处于“置位”(或“1”)状态的两个存储器单元和处于“复位”(或“0”)状态的一个存储器单元，而第二子集中的码字不具有处于“置位”状态的存储器单元和处于“复位”状态的三个存储器单元。在此实例中，阈值信号可指示参考或固定电流I_ref，其值对应于处于“置位”状态的单个参考存储器单元的值：I_ref＝I_{ref_SET}。

例如，电流I_ref可以作为在相同状态(在这种情况下，置位状态)下编程的特定数目的非易失性存储器单元3的电流的平均值来获得；可替换地，电流I_ref可以从处于置位状态的选择的典型单元或从适当值的另一固定电流获得。

更详细地，并且如图9A所示，类似于以上讨论的比较电路20，在这种情况下的子集定义电路40包括：P沟道增强模式的第一交叉耦合晶体管22和第二交叉耦合晶体管24以及第一使能晶体管26和第二使能晶体管28。

第一使能晶体管和第二使能晶体管26、28的漏极端子分别形成第一输出节点N_out1和第二输出节点N_out2，并且分别连接到第一和第二交叉耦合晶体管22、24的漏极端子。此外，在第一和第二使能晶体管26、28的栅极端子上提供等于上述参考信号sEVAL_N的逻辑否定的信号sEVAL。

子集定义电路40还包括并联耦合在第一输出节点N_out1和参考电位(GND)之间的多个N_c个第一输出晶体管30(对应于码字中存储器单元3的数目)，其在相应的栅极端子处接收由感测放大器架构10的相应感测放大器读取分支15提供的输出信号(在示例中，sCOMP_A，sCOMP_B，sCOMP_C)。

在这个示例中(参考表1的编码)，子集定义电路40还包括单个第二输出晶体管32，它是N沟道增强型晶体管，连接在第二输出节点N_out2和参考电位(GND)之间，并在栅极端子接收指示参考或固定电流I_ref(在这种情况下其值对应于I_{ref_SET})的比较信号sCOMP_SET。

在第一和第二输出节点N_out1、N_out2处，存在指示所确定的子集的相应输出信号sCOMP_OUT_N_REF和sCOMP_OUT_REF。在该示例中，信号sCOMP_OUT_REF对于子集SB1是'0'，而信号sCOMP_OUT_N_REF对于子集SB2是'0'。

感测放大器架构10的读取级11还包括用于每个上述子集定义电路40的相应锁存电路。

锁存电路(以与图5所示的电路对应的方式)包括两个NAND门，其各自的第一输入分别连接到对应的子集定义电路40的第一和第二输出节点，以便分别接收信号sCOMP_OUT_N_REF和信号sCOMP_OUT_REF。每个NAND门的第二输入连接到另一NAND门的输出。

此外，NAND门的输出在此构成锁存电路的输出，该锁存电路提供子集数据DATA_REF，该子集数据具有表示所确定的子集的低或高值。在该示例中，DATA_REF对于子集SB1是'0'并且对于子集SB2是'1'。

在实现表2的编码的情况下，如图9B所示，子集定义电路40包括一定数目的第二输出晶体管32，其是N沟道增强型晶体管，连接在第二输出节点N_out2与参考电位(GND)之间，并在栅极端子处接收指示相应参考或固定电流I_ref(其值在此情况下可对应于I_{ref_SET}或I_ref__RESET，即，其值对应于处于“复位”状态的单个参考存储器单元的参考或固定电流)的相应比较信号sCOMP_SET或sCOMP_RESET)。

实际上，在码字由四个存储器单元定义的情况下，第一子集SB1中的码字具有处于“置位”状态的一个存储器单元和处于“复位”状态的三个存储器单元；而第二子集SB2中的码字具有处于“置位”状态的三个存储器单元和处于“复位”状态的一个存储器单元。

在此实例中，阈值信号可因此指示参考或固定电流I_ref，其值对应于处于“置位”或“复位”状态的参考存储器单元的任何合适组合，例如：I_ref＝2I_{ref_SET}+2I_{ref_SET}。

同样在该示例中，信号sCOMP_OUT_REF对于子集SB1是'0'，而信号sCOMP_OUT_N_REF对于子集SB2是'0'。

图10示出了感测放大器架构10中的参考生成电路50的可能实现方式，被配置为分别为子集定义电路40生成上述信号sCOMP_SET和sCOMP_RESET。

该电路主要对应于感测放大器架构10(图3中示出)的读取级11的感测放大器读取分支15，从而类似的元件将用相同的附图标记表示，并且将不再详细讨论。

与感测放大器读取分支15不同，在此参考生成电路50中，局部位线(在此情况下为“虚设”，未连接到存储器单元)耦合到被配置为生成参考或固定电流I_ref的参考生成器52。

参考生成器52包括第一使能晶体管53a和第一参考晶体管54a，两者均为NMOS类型，串联连接在(虚设)局部位线LBL与参考电位(GND)之间，第一使能晶体管53a具有接收第一使能信号EN1的栅极端子，并且第一参考晶体管54a具有接收第一参考电压VREF_SET(或VREF_RESET)的栅极端子，其指示处于“置位”状态的参考存储器单元的电流I_{ref_SET}(或类似于处于“复位”状态的参考存储器单元的电流I_ref__RESET)。

参考生成器52进一步包括第二使能晶体管53b和第二参考晶体管54b，两者均为NMOS类型，串联连接在(虚设)局部位线LBL与参考电位(GND)之间，第二使能晶体管53b具有接收第二使能信号EN2的栅极端子，并且第二参考晶体管54b具有接收第二参考电压VREF_IFIX的栅极端子，所述第二参考电压VREF_IFIX指示电流I_{ref_SET}或I_ref__RESET的固定值，从而模拟在置位或复位状态下在存储器单元3中循环的电流。

根据第一和第二使能信号EN1，EN2的值，参考生成电路50因此生成指示参考或固定电流I_ref(其值分别对应于I_{ref_SET}和I_ref__RESET)的上述信号sCOMP_SET，sCOMP_RESET。

现在提供关于感测放大器架构10的逻辑级13的操作的示例性揭示内容，所述逻辑级13被配置为处理与非易失性存储器单元3的群组相关联的读取数据且借此确定对应的所存储码字(如先前论述，可实施多数逻辑以标识所存储码字)。

首先参考以上表1的示例性编码，作为示例，假设已经存储了码字[011]，其中单元A＝'0'，单元B＝'1'并且单元C＝'1'。

下表(表3)总结了比较电路20输出端预期的结果(考虑DATA_REF为“1”)：

表3

比较	结果
		DATA_AB,A vs B	B胜出
DATA_AC,A vs C	C胜出
		DATA_BC,B vs C	B或C任一者可以胜出,X

注意，具有值'0'的单元A失去与其他两个小区(单元B和Cell_C)的三个比较；逻辑级13因此确定所存储的码字是[011]。

在该示例中，如果DATA_REF是'0'，则独立于比较结果，所存储的码字是[000]。

现在参考以上表2的示例性编码，作为示例，假设已经存储了码字[0001]，其中单元A＝'0'，'单元B＝'0'，'单元C＝'0'并且单元D＝'1'。

同样，多数逻辑可由逻辑级13实施以标识所存储的码字。

下表(表4)总结了这种情况下在比较电路20的输出端预期的结果(考虑DATA_REF为'1')：

表4

比较	结果
		DATA_AB,A vs B	A或B任一者可以胜出,X
DATA_AC,A vs C	A或C任一者可以胜出,X
		DATA_AD,A vs D	D
DATA_BC,B vs C	B或C任一者可以胜出,X
		DATA_BD,B vs D	D
DATA_CD,C vs D	D

应注意，具有值1的单元_D赢得与其它三个存储器单元3的三个比较；逻辑级13由此确定所存储的码字是[0001]；换句话说，对于子集SB1中的码字，足以标识最大电流的位置(类似地，在子集SB2的情况下，足以标识具有最小电流的位置)。

从前面的描述中可以清楚地看出本解决方案能够实现的优点。

一般来说，感测放大器架构10允许将存储在非易失性存储器器件1的任何存储器单元3中的数据与任何合适数目的其它存储器单元3进行比较，以便对用于存储信息的码字进行解码。

因此，这里描述的解决方案允许实现更紧凑和有效的存储器占用。

而且，这里描述的解决方案需要较少的存储器单元3来构成阵列，从而确定可能的成品率提高。

此外，所公开的解决方案提供了与可用解决方案类似的访问时间，而没有定时损失。

因此，所得非易失性存储器件1可用于许多环境中。

例如，图11展示了电子装置70的一部分，该电子装置可以例如是：PDA(个人数字助理)；便携式或台式计算机，可能具有无线数据传输能力；一个移动电话；一个数字音频播放器；摄像头或可携式摄像头；或能够处理、存储、传输和接收信息的其他设备。

电子装置70包括：控制器71(例如，具有微处理器，DSP或微控制器)；输入/输出装置72(例如具有键盘和显示器)，用于输入和显示数据；非易失性存储设备1；无线接口74，例如天线，用于通过射频无线通信网络发送和接收数据；以及RAM75。电子设备70的所有组件通过总线76耦合。电池77可用作电子装置70中的电源，电子装置70还可配备有照相机或摄像头或摄像头68。此外，控制器71可以控制非易失性存储设备1，例如与控制逻辑CL协作。

此外，清楚的是，在不脱离本公开的范围的情况下，可以对本文所描述和示出的内容进行修改和变化。

例如，再次强调的是，本发明的感测放大器架构10可以用于存储器单元3，其可以不同于PCM类型的存储器单元，例如用于ST－RAM或RRAM存储器单元。

一种用于非易失性存储器器件(1)的感测放大器架构(10)，其可概括为包括多个存储器单元(3)，其中存储器单元群组存储由所述群组的存储器单元的所存储逻辑状态(逻辑高(“1”)或逻辑低(“0”))形成的相应码字；所述感测放大器架构(10)包括多个感测放大器读取分支(15)，每个感测放大器读取分支(15)耦合到相应的存储器单元(3)并且被配置为提供输出信号(sCOMP_A)，该输出信号指示流过同一存储器单元(3)的单元电流(I_cell)；比较级(12)，被配置为执行群组的存储器单元(3)的单元电流(I_cell)之间的比较；以及逻辑级(13)，被配置为基于所述比较级(12)所提供的比较结果来确定对应于所述存储器单元群组(3)的读取码字。

感测放大器读取分支(15)的输出信号(sCOMP_A)可以通过反比关系与相应的单元电流(I_cell)相关。

感测放大器读取分支(15)的输出信号(sCOMP_A)可以是流过感测放大器读取分支(15)的分支电流(I_branch)的函数，由下式给出：

I_branch＝I_pol-I_cell，

其中I_pol是提供给感测放大器读取分支(15)的偏置电流，I_cell是所述单元电流。

感测放大器读取分支(15)可以包括偏置晶体管(TP)，其耦合在电源节点(N_dd)和输入节点(N_in)之间，并具有接收参考电压(V_{refp_sa})的栅极端子，使得偏置电流(I_pol)流过并流到输入节点；其中该存储器单元(3)可以经由至少一个能够选择该存储器单元(3)的选择晶体管(TYM、TYO)耦合至该输入节点(N_in)；感测放大器读取分支(15)可以进一步包括电流感测元件(TS)，其耦合到输入节点(N_in)并且被配置为提供作为分支电流(I_branch)的函数的输出信号(sCOMP_A)，所述分支电流(I_braN_ch)是偏置电流(I_pol)和流过所选择的存储器单元的单元电流(I_cell)之间的差。

电流感测元件(TS)可以是感测晶体管，二极管连接在其上提供输出信号(sCOMP_A)的输出节点(N_out)与参考端子(GND)之间；其中所述输出节点(N_out)经由开关元件(TC)耦合到所述输入节点(N_in)。

感测放大器读取分支(15)可以进一步包括强制晶体管(TE)，该强制晶体管具有耦合到输出节点(N_out)的漏极端子，在该输出节点(N_out)上提供输出信号(sCOMP_A)；耦合到参考端子(GND)的源极端子；以及接收使能信号(sEVAL_N)的栅极端子，以便可选地将输出节点(N_out)耦合到参考端子(GND)或者使能输出节点(N_out)上的电压作为分支电流(I_branch)的函数的演变；其中所述电流感测元件(TS)是感测晶体管，其耦合在所述强制晶体管(TE)的源极端子与所述参考端子(GND)之间且具有耦合到所述输出节点(N_out)的栅极端子；其中所述输出节点(N_out)经由开关元件(TC)耦合到所述输入节点。

所述比较级(12)可被配置为在耦合到所述群组的相应存储器单元(3)的感测放大器读取分支(15)的输出信号(sCOMP_A，sCOMP_B)之间执行成对比较，获得相应成对比较结果，这取决于正被比较的存储器单元(3)的哪一单元电流较高；其中所述逻辑级(13)被配置为基于所述成对比较结果来确定所述读取码字。

逻辑级(13)可被配置为基于多数逻辑确定读取码字。

给定可通过组中的存储器单元(3)中的存储值获得的一组码字，信息可被存储在所述一组码字的至少两个子集(SB1，SB2)中，可至少包括每个码字，相同子集中的每个码字具有相同的汉明权重，并且属于一个子集(SB1)的每个码字相对于属于另一子集(SB2)的每个码字具有等于或大于2的汉明距离；其中感测放大器架构(10)还可以包括用于每存储器单元群组(3)的子集定义电路(40)，被配置为允许确定要读取的码字所属的子集。

逻辑级(13)可被配置为还基于子集定义电路(40)的子集确定来确定对应于存储器单元群组(3)的读取码字。

子集定义电路(40)可以包括比较器电路，该比较器电路被配置为将表示该组中所有存储器单元(3)的单元电流(I_cell)之和的信号与阈值信号进行比较，该阈值信号的值允许在子集(SB1，SB2)之间进行区分。

阈值信号可以指示参考或固定电流(I_ref)，其是处于第一逻辑状态的存储器单元(3)中的一个或多个单元电流和/或处于第二逻辑状态的存储器单元(3)中的一个或多个单元电流的组合。

所述子集定义电路(40)可以包括第一交叉耦合晶体管(22)和第二交叉耦合晶体管(24)，所述第一交叉耦合晶体管(22)和第二交叉耦合晶体管(24)分别连接在电源节点(N_dd)与第一(N_out1)，第二(N_out2)输出之间，并且具有分别连接到所述第二和第一输出节点的栅极端子；多个第一输出晶体管(30)，其数目对应于码字中存储器单元(3)的数目，并联耦合在第一输出节点(N_out1)和参考电位(GND)之间，在各自的栅极端子接收由各自的感测放大器读取分支(15)提供的输出信号(sCOMP_A，sCOMP_B，sCOMP_C)；以及至少一个输出晶体管(32)，其耦合在所述第二输出节点(N_out2)与所述参考电位(GND)之间且在栅极端子处接收指示所述参考或固定电流(I_ref)的比较信号(sCOMP_SET，sCOMP_RESET)；其中，在第一和第二输出节点(N_out1，N_out2)处存在指示所确定的子集的相应输出信号(sCOMP_OUT_N_REF，sCOMP_OUT_REF)。

可将存储器器件(1)概括为至少包含根据上述任一实施例的感测放大器架构(10)，所述存储器器件(1)可进一步包含所述存储器单元(3)，所述存储器单元(3)是其中通过施加电流来改变所存储的逻辑状态且通过读取流经所述存储器单元的电流来读取所述存储器单元中所存储的逻辑状态的类型。

存储器单元(3)可以是PCM相变存储器单元。

上述各种实施例可以组合以提供另外的实施例。根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims

1.一种感测放大器架构，包括：

多个感测放大器读取分支，耦合到具有多个存储器单元的非易失性存储器器件，

所述多个存储器单元包括存储由所存储的逻辑状态形成的相应码字的多个存储器单元群组，

所述多个感测放大器读取分支中的每个感测放大器读取分支都被耦合到所述多个存储器单元中的相应存储器单元，并且被配置为提供指示流过所述相应存储器单元的单元电流的输出信号；

比较级，被配置为执行在所述存储器单元群组中的一个存储器单元群组中的存储器单元的单元电流之间的比较；以及

逻辑级，被配置为基于由所述比较级提供的比较结果来确定对应于所述存储器单元群组的读取码字。

2.根据权利要求1所述的感测放大器架构，其中所述输出信号与所述单元电流成反比关系。

3.根据权利要求1所述的感测放大器架构，其中所述输出信号是流过提供所述输出信号的所述感测放大器读取分支的分支电流的函数，由下式给出：

I_branch＝I_pol-I_cell，

其中I_pol是提供给所述感测放大器读取分支的偏置电流，并且I_cell是所述单元电流。

4.根据权利要求1所述的感测放大器架构，其中所述多个感测放大器读取分支中的每个感测放大器读取分支包括偏置晶体管，所述偏置晶体管耦合在电源节点与输入节点之间，并且具有接收参考电压的栅极端子，使得偏置电流流动穿过所述偏置晶体管流到所述输入节点；

其中所述相应存储器单元经由至少选择晶体管耦合到所述输入节点，所述选择晶体管被配置为使能对所述相应存储器单元的选择；

其中所述多个感测放大器读取分支中的每个感测放大器读取分支包括电流感测元件，所述电流感测元件耦合到所述输入节点，并且被配置为提供根据分支电流的所述输出信号，所述分支电流是在所述偏置电流与所述单元电流之间的差。

5.根据权利要求4所述的感测放大器架构，

其中所述电流感测元件是被二极管连接在输出节点和参考端子之间的感测晶体管，所述输出信号被提供在所述输出节点上；

其中所述输出节点经由开关元件耦合到所述输入节点。

6.根据权利要求4所述的感测放大器架构，其中

所述感测放大器读取分支包括强制晶体管，所述强制晶体管具有：漏极端子，耦合到输出节点，所述输出信号被提供在所述输出节点上；源极端子，耦合到参考端子；以及栅极端子，被配置为接收使能信号，以便替代地将所述输出节点耦合到所述参考端子或使得所述输出节点上的电压能够根据所述分支电流而演变；

其中所述电流感测元件是耦合在所述强制晶体管的所述源极端子和所述参考端子之间的感测晶体管，并且具有耦合到所述输出节点的栅极端子；

其中所述输出节点经由开关元件耦合到所述输入节点。

7.根据权利要求1所述的感测放大器架构，

其中所述比较级被配置为在耦合到所述存储器单元群组的相应存储器单元的感测放大器读取分支的输出信号之间执行成对比较，获得相应成对比较结果，这取决于正被比较的存储器单元的哪一单元电流较高；

其中所述逻辑级被配置为基于所述成对比较结果确定所述读取码字。

8.根据权利要求7所述的感测放大器架构，其中所述逻辑级被配置为基于多数逻辑来确定所述读取码字。

9.根据权利要求1所述的感测放大器架构，

其中，给定通过所述存储器单元群组中的所述存储器单元中的存储值能够获得的码字集合，将信息存储在所述码字集合的至少两个子集中，同一子集中的每一码字具有相同汉明权重，每一码字属于一个子集，属于所述一个子集的每一码字相对于属于另一子集的每一码字具有等于或大于2的汉明距离；

其中所述感测放大器架构进一步包括用于所述存储器单元群组中的每个存储器单元群组的子集定义电路，所述子集定义电路被配置为允许确定待读取的码字所属的子集。

10.根据权利要求9所述的感测放大器架构，其中所述逻辑级被配置为基于所确定的子集来确定对应于所述存储器单元群组的所述读取码字。

11.根据权利要求9所述的感测放大器架构，其中所述子集定义电路包括比较器电路，所述比较器电路被配置为将指示所述存储器单元群组的单元电流之和的信号与阈值信号进行比较，所述阈值信号具有允许在所述至少两个子集之间进行区分的值。

12.根据权利要求11所述的感测放大器架构，其中所述阈值信号是处于第一逻辑状态的存储器单元中的一个或多个单元电流的组合、或是处于第二逻辑状态的存储器单元中的一个或多个单元电流的组合。

13.根据权利要求12所述的感测放大器架构，其中所述子集定义电路包括：

第一交叉耦合晶体管，连接在电源节点和第一输出之间；

第二交叉耦合晶体管，连接在所述电源节点和第二输出之间，所述第一交叉耦合晶体管和所述第二交叉耦合晶体管具有分别连接到所述第二输出节点和所述第一输出节点的栅极端子；

多个第一输出晶体管，并联耦合在所述第一输出节点与参考电位之间，并且被配置为在所述多个第一输出晶体管的相应栅极端子处接收由相应感测放大器读取分支提供的输出信号，所述多个第一输出晶体管对应于所述码字中的存储器单元的数目；以及

第二输出晶体管，耦合在所述第二输出节点与所述参考电位之间，并且被配置为在所述第二输出晶体管的栅极端子处接收指示所述参考电流的比较信号；

其中，在所述第一输出节点和所述第二输出节点处，存在指示所确定的子集的相应输出信号。

14.一种存储器器件，包括：

多个存储器单元，包括存储由存储的逻辑状态形成的相应码字的多个存储器单元群组，所存储的逻辑状态被配置为通过在所述多个存储器单元上施加电流而改变、并且被配置为通过读取流过所述多个存储器单元的电流来读取；以及

感测放大器架构，包括：

多个感测放大器读取分支，耦合到所述多个存储器单元，所述多个感测放大器读取分支中的每个感测放大器分支耦合到所述多个存储器单元中的相应存储器单元、并且被配置为提供指示流过所述相应存储器单元的单元电流的输出信号；

比较级，被配置为执行所述存储器单元群组中的一个存储器单元群组中的存储器单元的单元电流之间的比较；以及

逻辑级，被配置为基于由所述比较级所提供的比较结果来确定对应于所述存储器单元群组的读取码字。

15.根据权利要求14所述的存储器器件，其中所述多个存储器单元是相变存储器PCM单元。

16.根据权利要求14所述的存储器器件，其中所述输出信号与所述单元电流成反比关系。

17.根据权利要求14所述的存储器器件，

其中所述逻辑级被配置为基于所述成对比较结果来确定所述读取码字。

18.一种器件，包括：

多个存储器单元，具有多个存储器单元群组，所述多个存储器单元群组中的每个存储器单元被配置为存储码字；

多个感测放大器读取电路，耦合到所述多个存储器单元，所述多个感测放大器读取电路被配置为生成指示流过所述多个存储器单元的单元电流的输出信号；

比较电路，被配置为比较所述存储器单元群组中的一个存储器单元群组中的存储器单元的单元电流；以及

逻辑电路，被配置为基于通过所述比较电路的所述比较而确定存储在所述存储器单元群组中的码字。

19.根据权利要求18所述的器件，其中所述输出信号与所述电池电流反向相关。

20.根据权利要求18所述的器件，

其中所述比较电路被配置为在耦合到所述存储器单元群组的感测放大器读取分支的输出信号之间执行成对比较；

其中所述逻辑电路被配置为基于所述成对比较来确定存储在所述存储器单元群组中的所述码字。