KR20110077570A - 반도체 메모리 장치 - Google Patents

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KR20110077570A KR1020090134191A KR20090134191A KR20110077570A KR 20110077570 A KR20110077570 A KR 20110077570A KR 1020090134191 A KR1020090134191 A KR 1020090134191A KR 20090134191 A KR20090134191 A KR 20090134191A KR 20110077570 A KR20110077570 A KR 20110077570A
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Abstract

본 발명은 테스트 과정에서 프로그램 동작 시 단위 셀의 흐르는 전류량을 측정하여 오동작을 방지하고 동작 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공한다.
구체적으로, 본 발명은 데이터에 따라 다른 저항값을 가지는 메모리 소자를 포함하는 단위 셀 및 테스트 시 단위 셀에 저장될 데이터에 대응하여 단위 셀에 흐르는 전류를 측정하는 쓰기 테스트 회로를 포함한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 일시적 또는 영구히 저장할 수 있도록 발전되어 왔다. 이러한 반도체 메모리 장치는 여러 전자장치 혹은 전자장비에 사용되거나 개인용 휴대형 기기에도 광범위하게 사용되고 있다. 일반적인 반도체 메모리 장치는 데이터를 자유롭게 읽거나 쓸 수 있으며, 기존의 데이터를 갱신하는 것도 손쉽게 할 수 있다.
반도체 메모리 장치는 보다 더 많은 양의 데이터를 저장할 수 있으면서 동작에 필요한 소비전력이 작고 동작 속도는 빨라지도록 계발되고 있다. 비휘발성 메모리로는 NOR 플래쉬 메모리 장치 또는 NAND 플래쉬 메모리 장치가 주로 사용되어 왔으나, 기존의 플래쉬 메모리 장치는 동작 속도가 느리다는 단점이 있다.
이러한 단점을 극복하기 위해, 최근에는 전류를 이용하여 단위 셀에 포함된 물질의 저항 값을 변화시켜 데이터를 저장하고 그 저항에 따른 전류의 차이를 읽어 내는 PCRAM(phase change random access memory)이 제안되었다. PCRAM은 단위 셀에 온도에 의한 상 변화가 일어나는 물질을 포함시켜, 일정한 전류를 통과시킬 때 흐 르는 전류의 양에 따라 발생하는 온도에 의해 결정질 상태 또는 비결정질 상태로 변화하도록 한다. 일례로, 단위 셀에는 게르마늄 안티몬 텔루륨(Ge2Sb2Te5, GST)와 같은 물질이 포함되어 있는데 이러한 물질은 결정질 상태 또는 비결정질 상태에 따라 저항값에 차이가 존재한다.
본 발명은 단위 셀에 흐르는 전류량에 대응하여 데이터를 프로그램하는 반도체 메모리 장치에 있어서, 테스트 과정에서 프로그램 동작 시 단위 셀의 흐르는 전류량을 측정하여 오동작의 원인을 확인할 수 있도록 하는 기술이다.
본 발명은 데이터에 따라 다른 저항값을 가지는 메모리 소자를 포함하는 단위 셀; 및 테스트 시 상기 단위 셀에 저장될 데이터에 대응하여 상기 단위 셀에 흐르는 전류를 측정하는 쓰기 테스트 회로를 포함하는 반도체 메모리 장치를 제공한다.
상기 쓰기 테스트 회로는 상기 테스트 중 촉진 모드시 전압을 인가하여 상기 단위 셀에 데이터를 저장하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 단위 셀에 상기 데이터를 저장하기 위한 셋 전류 또는 리셋 전류를 선택적으로 출력하는 쓰기 회로; 및 상기 단위 셀에 저장된 데이터를 감지하기 위한 읽기 회로를 더 포함하고, 상기 쓰기 회로는 상기 단위 셀에 기저장된 데이터와 저장될 데이터가 상이한 경우에만 동작하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 단위 셀과 연결된 비트 라인; 상기 쓰기 회로에 연결된 데이터 입출력 라인; 상기 비트 라인과 상기 데이터 입출력 라인을 연결하기 위한 글로벌 비트 라인; 상기 글로벌 비트 라인과 상기 데이터 입출력 라인 을 선택적으로 연결하기 위한 제 1 스위칭부; 상기 비트 라인과 상기 글로벌 비트 라인을 선택적으로 연결하기 위한 제 2 스위칭부를 더 포함하고, 상기 쓰기 테스트 회로는 상기 데이터 입출력 라인에 연결된 것을 특징으로 한다.
상기 쓰기 테스트 회로는 상기 쓰기 회로가 인에이블되면 제 1 전압을 전달하는 제 1 MOS 트랜지스터; 및 상기 제 1 MOS 트랜지스터에서 전달된 상기 제 1 전압으로 턴온되어 테스트 패드와 상기 데이터 입출력 라인을 연결하는 제 2 MOS 트랜지스터를 포함한다.
상기 테스트 시 논리 로우 레벨의 데이터가 저장된 상기 단위 셀에는 논리 하이 레벨의 데이터를 저장하는 동작을 통해 리셋 전류를 측정하고 논리 하이 레벨의 데이터가 저장된 상기 단위 셀에는 논리 하이 레벨의 데이터를 저장하는 동작을 통해 셋 전류를 측정하는 것을 특징으로 한다.
상기 단위 셀 내 상기 메모리 소자는 상기 리셋 전류 및 상기 셋 전류에 의해 상 변화를 일으키는 물질을 포함한다.
본 발명은 단위 셀에 흐르는 전류량에 대응하여 데이터를 프로그램하는 반도체 메모리 장치의 프로그램시 쓰기 드라이버 및 단위 셀에 이르는 쓰기 경로의 저항을 확인할 수 있는 방법을 제공함으로써 프로그램 동작에 오류가 발생할 경우 쓰기 경로 상에 어느 영역에서 원인이 발생하는지를 테스트할 수 있다.
추가적으로, 본 발명은 테스트 과정을 통해 반도체 메모리 장치의 프로그램 동작이 정상적으로 수행되기 위해 필요한 최소 전압을 파악할 수 있어 최소 전압에 대응하는 회로 설계가 가능하고 저전력 환경에 적합한 반도체 메모리 장치를 개발할 수 있는 장점이 있다.
아래에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참고하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 상 변화 저항 소자를 포함하는 단위 셀(130)을 포함할 수 있다.
이러한 상 변화 저항 소자를 포함하는 단위 셀에 데이터를 기록하기 위해서는 단위 셀(130)에 흐르는 전류의 크기를 변화시킨다.
쓰기 동작을 하는 경우에, 쓰기 회로와 단위 셀 사이에는 전류 경로가 형성되고, 이를 등가 회로로 설명하면 도 1과 같다.
도 1에 도시되지는 않았지만, 쓰기 회로(110)는 고전압(VPP)과 연결되어 있으며, 커런트 미러(current mirror) 회로를 포함할 수 있다.
그리고 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 쓰기 회로(110)와 단위 셀(130)을 전기적으로 연결하는 비트 라인과 스위칭 회로(140)를 더 포함한다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 단위 셀(130)에 저장된 데이터를 감지 증폭할 수 있는 읽기 회로(120) 및 읽기 회로(120)에서 감지한 데이터와 외부에서 입력된 쓰기 데이터를 비교하기 위한 데이터 비교 및 펄스 발생 회 로(150)를 더 포함한다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 데이터 비교 및 펄스 발생 회로(150)를 통해 단위 셀(130)에 저장된 데이터를 확인하여 새로 입력되는 데이터와 동일한 데이터인 경우 쓰기 동작을 수행하지 않고, 다를 경우 새로운 데이터를 저장하는 쓰기 동작을 수행하는 것이 특징이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도 1 및 도 2를 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 쓰기 동작을 설명한다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 쓰기 명령이 입력되면, 쓰기 명령과 함께 외부에서 쓰기 데이터(Write_Data)가 입력된다.
쓰기 명령이 입력되면, 단위 셀(130)에 이미 저장된 데이터를 확인하기 위한 읽기 펄스(Read_Pulse)가 활성화된다. 활설화된 읽기 펄스(Read_Pulse)에 대응하여 읽기 회로(120)에서는 단위 셀(130)에 저장된 데이터(Read_Data)를 출력한다. 데이터 비교 및 펄스 발생 회로(150)는 쓰기 데이터(Write_Data)와 단위 셀(130)에 저장되어 있던 데이터(Read_Data)를 비교한다.
쓰기 데이터(Write_Data)와 읽어낸 데이터(Read_Data)가 동일할 경우,데이터 비교 및 펄스 발생 회로(150)는 쓰기 데이터 '1'을 저장하기 위한 리셋 펄스(Reset_Pulse)와 쓰기 데이터 '0'을 저장하기 위한 셋 펄스(Set_Pulse)를 모두 비활성화시킨다.
반대로 쓰기 데이터(Write_Data)와 읽어낸 데이터(Read_Data)가 다를 경우, 데이터 비교 및 펄스 발생 회로(150)는 쓰기 데이터(Write_Data)에 대응하는 리셋 펄스(Reset_Pulse) 또는 셋 펄스(Set_Pulse)를 활성화시켜 쓰기 회로(110)로 출력한다.
쓰기 회로(110)에서는 리셋 펄스(Reset_Pulse)와 셋 펄스(Set_Pulse)에 대응하여 단위 셀(130)에 '1' 또는 '0'의 데이터를 저장한다.
구체적으로, 리셋 펄스(Reset_Pulse)가 활성화되면 단위 셀(130)과 연결된 비트 라인(BL)에 리셋 전류(IRESET)가 흐르고, 셋 펄스(Set_Pulse)가 활성화되면 비트 라인(BL)에 셋 전류(ISET)가 흐른다.
단위 셀(130)에 포함된 상 변화 저항 소자는 리셋 전류(IRESET) 또는 셋 전류(ISET)에 따라 비결정질 상태 또는 결정질 상태로 변한다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3을 참고하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 상 변화 저항 소자를 포함하는 단위 셀(330)을 포함할 수 있다.
이러한 상 변화 저항 소자를 포함하는 단위 셀에 데이터를 기록하기 위해서는 단위 셀(330)에 흐르는 전류의 크기를 변화시킨다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 쓰기 회로(310)와 다수의 단위 셀(320)을 포함하는 셀 어레이(Cell_array)를 포함한다. 단위 셀(320)은 비트 라인(BL) 및 제 1 스위치(LYSW)를 통해 글로벌 비트라인(GBL)과 연결된다.
글로벌 비트라인(GBL)은 제 2 스위칭 회로(340)를 통해 데이터 입출력 라 인(SIO)과 연결되며, 데이터 입출력 라인(SIO)에는 쓰기 회로(310), 읽기 회로(320) 및 쓰기 테스트 회로(360)가 연결되어 있다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 쓰기 테스트 회로(360)를 포함한다.
쓰기 테스트 회로(360)는 프로그램(쓰기 동작)을 위해 쓰기 회로(310)에서 출력되는 프로그램 전류를 직접적으로 측정함으로써, 테스트 시 쓰기 회로(310)의 동작에 문제인지 또는 단위 셀을 포함하는 프로그램 경로에 저항값이 문제인지를 파악할 수 있도록 한다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에 포함된 쓰기 테스트 회로(360)의 회로도이다.
도 4를 참고하면, 쓰기 테스트 회로(360)는 쓰기 회로(310)를 인에이블하기 위한 쓰기 인에이블 신호(WDEN)에 의해 인에이블되며, 데이터 입출력 라인(SIO)에 흐르는 전류를 테스트 패드(VEXT)로 출력할 수 있다.
또한, 테스트 동작 중 촉진 모드(acceleration mode)의 경우, 쓰기 회로(310) 대신에 쓰기 테스트 회로(360)의 테스트 패드(VEXT)를 통해 전압을 인가하여 쓰기 동작을 수행할 수도 있다.
구체적으로, 쓰기 테스트 회로(360)가 리셋 전류(IRESET) 또는 셋 전류(ISET)를 출력하는 경우, 쓰기 인에이블 신호(WDEN)는 활성화된다. 쓰기 인에이블 신호(WDEN)이 논리 로우(low) 레벨로 활성화되면, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 턴온되어 접지 전압을 제 1 내지 제 3 PMOS 트랜지스터(P1, P2, P3) 의 게이트로 전달하여, 제 1 내지 제 3 PMOS 트랜지스터(P1, P2, P3)를 턴온시킨다. 결국, 데이터 입출력 라인(SIO)은 테스트 패드(VEXT)에 연결되며, 테스트 패드(VEXT)를 통해 데이터 입출력 라인(SIO)에 흐르는 전류량을 직접적으로 측정할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 테스트 동작을 설명하기 위한 표이다.
도 5를 참고하면, 쓰기 테스트 회로(360)에서 출력되는 리셋 전류(IRESET) 또는 셋 전류(ISET)를 확인하기 위해, 테스트 동작 동안 제 1 입출력단(0)에는 단위 셀(330)에 저장된 데이터와 다른 논리 레벨을 가지는 데이터를 쓰기 명령과 함께 입력하고, 그외 입출력단(1~15)에는 저장된 데이터와 동일한 논리 레벨을 가지는 데이터를 입력한다.
도 5에서 'H'는 논리 하이(high) 레벨의 데이터를 의미하며 리셋 펄스(IRESET)에 대응하고, 'L'은 논리 로우(low) 레벨의 데이터를 의미하며 셋 펄스(ISET)에 대응한다.
제 1 입출력단(0)에는 저장된 데이터와 다른 논리 레벨의 데이터를 입력함으로써, 해당하는 단위 셀(330)과 연결된 쓰기 회로(310)는 쓰기 동작을 수행하고, 데이터 입출력 라인(SIO)에는 저장할 데이터에 대응하는 리셋 전류(IRESET) 또는 셋 전류(ISET)가 흐른다. 이때, 쓰기 테스트 회로(360)는 쓰기 인에이블 신호(WDEN)에 의해 인에이블되어 데이터 입출력 라인(SIO)에 흐르는 전류는 테스트 패드(VEXT)를 통해 검출할 수 있도록 한다.
단위 셀에 흐르는 전류량에 의해 데이터를 프로그램하는 반도체 메모리 장치에서 프로그램 전류는 디지털 데이터와 달리 아날로그 특성을 가지기 때문에 제어하기 어렵고, 이로 인해 오동작이 일어날 가능성이 매우 높다.
하지만 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 쓰기 쓰기 테스트 회로를 포함하고 있기 때문에, 반도체 메모리 장치의 프로그램 동작에 오류가 발생하는 경우 그 오류의 원인을 정확하게 분석할 수 있다.
구체적으로, 쓰기 동작에 문제가 발생한 경우, 쓰기 동작에 흐르는 전류를 측정하여 쓰기 회로의 동작을 검사하거나 테스트 패드를 통해 전압을 인가하여 쓰기 동작을 수행하면 프로그램 경로에 저항에 문제가 있는지를 확인할 수 있다.
또한 피드백을 통해 반도체 메모리 장치의 설계 및 제조 공정의 안정성을 높여 생산성을 높일 수 있고, 정상적인 프로그램 동작을 위한 최소 전압을 파악할 수 있어 최적화된 저전력 반도체 메모리 장치를 설계를 가능하게 한다.
마지막으로, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에 포함된 쓰기 테스트 회로(360)의 회로도이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 테스트 동작을 설명하기 위한 표이다.

Claims (7)

  1. 데이터에 따라 다른 저항값을 가지는 메모리 소자를 포함하는 단위 셀; 및
    테스트 시 상기 단위 셀에 저장될 데이터에 대응하여 상기 단위 셀에 흐르는 전류를 측정하는 쓰기 테스트 회로
    를 포함하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 쓰기 테스트 회로는 상기 테스트 중 촉진 모드시 전압을 인가하여 상기 단위 셀에 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 1에 있어서,
    상기 단위 셀에 상기 데이터를 저장하기 위한 셋 전류 또는 리셋 전류를 선택적으로 출력하는 쓰기 회로; 및
    상기 단위 셀에 저장된 데이터를 감지하기 위한 읽기 회로를 더 포함하고,
    상기 쓰기 회로는 상기 단위 셀에 기저장된 데이터와 저장될 데이터가 상이한 경우에만 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 3에 있어서,
    상기 단위 셀과 연결된 비트 라인;
    상기 쓰기 회로에 연결된 데이터 입출력 라인;
    상기 비트 라인과 상기 데이터 입출력 라인을 연결하기 위한 글로벌 비트 라인;
    상기 글로벌 비트 라인과 상기 데이터 입출력 라인을 선택적으로 연결하기 위한 제 1 스위칭부; 및
    상기 비트 라인과 상기 글로벌 비트 라인을 선택적으로 연결하기 위한 제 2 스위칭부를 더 포함하고,
    상기 쓰기 테스트 회로는 상기 데이터 입출력 라인에 연결된 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 쓰기 테스트 회로는
    상기 쓰기 회로가 인에이블되면 제 1 전압을 전달하는 제 1 MOS 트랜지스터; 및
    상기 제 1 MOS 트랜지스터에서 전달된 상기 제 1 전압으로 턴온되어 테스트 패드와 상기 데이터 입출력 라인을 연결하는 제 2 MOS 트랜지스터를 포함하는 반도체 메모리 장치.
  6. 청구항 1에 있어서,
    상기 테스트 시 논리 로우 레벨의 데이터가 저장된 상기 단위 셀에는 논리 하이 레벨의 데이터를 저장하는 동작을 통해 리셋 전류를 측정하고 논리 하이 레벨의 데이터가 저장된 상기 단위 셀에는 논리 하이 레벨의 데이터를 저장하는 동작을 통해 셋 전류를 측정하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 6에 있어서,
    상기 단위 셀 내 상기 메모리 소자는 상기 리셋 전류 및 상기 셋 전류에 의해 상 변화를 일으키는 물질을 포함하는 반도체 메모리 장치.
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