JP2010520574A - 集積回路のヒューズアレイ - Google Patents

Abstract

ここに説明されているヒューズアレイ（４０）は、非常にコンパクトで、その交点アーキテクチャのおかげで半導体面積を殆ど使用しない。開示されている交点アーキテクチャは、各ビットセル（例えば、５０と６０）の中を水平方向又は垂直方向に走らせねばならない導体の数を削減する。結果として、各ビットセルに必要な面積は著しく小さくなる。１つの実施形態では、ヒューズ（６０−６８）をプログラムするのに、様々なワードライン（７０、７２、７４）及びビットライン（８０、８２、８４）に対して選択された電圧セットを使用し、インピーダンス分布のより密なプログラム済みヒューズが製造されるようにしている。同様に、ヒューズ（６０−６８）を読み出すために、様々なワードライン（７０、７２、７４）及びビットライン（８０、８２、８４）に対する選択された電圧セットが使用されている。
【選択図】図１

Description

本開示は、概括的には、集積回路に関し、より厳密には、集積回路のヒューズアレイに関する。

ワンタイム・プログラマブル・メモリは、集積回路（ＩＣ）では非常に有用である。ワンタイム・プログラマブル・メモリは、ＩＣを、ＩＣの購入者がカスタマイズできるようにする。ＩＣの購入者は、自らが購入するＩＣをカスタマイズするのに、より優れた性能を欲する。結果として、ＩＣのワンタイム・プログラマブル・メモリの記憶容量を増やすことが望ましい。しかしながら、同時に、ワンタイム・プログラマブル・メモリを実装するのに必要となる実際の半導体面積を、できるだけ小さい面積に維持することも望ましい。加えて、ワンタイム・プログラマブル・メモリをプログラムするのに用いられる手続きと回路を改良することも望ましい。

ここに説明するヒューズアレイは、非常にコンパクトで、その交点アーキテクチャのおかげで半導体面積を殆ど使用しない。開示されている交点アーキテクチャは、各ビットセルの中を水平方向又は垂直方向に走らせねばならない導体の数を削減する。このアーキテクチャは、更に、個々のヒューズビットセル内の素子の数と複雑性を低減する。結果として、各ビットセルに必要な面積は著しく小さくなる。１つの実施形態では、ヒューズをプログラムするのに、様々なワードライン及びビットラインに対する選択された電圧セットを使用し、インピーダンス分布のより密なプログラムされたヒューズを作り出している。同様に、ヒューズを読み出すのに、様々なワードライン及びビットラインに対する選択された電圧のセットが使用されている。

本発明は、一例として説明されており、添付図面によって制限を課されるものではなく、図中、類似要素は同様の符号で示されている。図中の要素は、簡潔さと明瞭さを期して示されており、必ずしも、縮尺を合わせて描かれているわけではない。

本発明の１つの実施形態による集積回路を、一部をブロック図の形態、一部を回路図の形態で示している。 本発明の１つの実施形態による１つ又はそれ以上のヒューズをプログラムするための方法を、フロー図の形態で示している。 本発明の１つの実施形態によるメモリ２０の一部を、回路図の形態で示している。 本発明の１つの実施形態による１つ又はそれ以上のヒューズを読み出すための方法を、フロー図の形態で示している。 本発明の１つの実施形態によるメモリ２０の一部を、回路図の形態で示している。

ここで使用する場合、用語「バス」は、データ、アドレス、制御、又は状態の様な、１つ又はそれ以上の様々な種類の情報を伝送するのに使用することのできる複数の信号又は導体を指すのに使用されている。ここで論じている導体は、単一の導体、複数の導体、単方向導体、又は双方向導体である場合に関し図示又は説明されている。但し、異なる実施形態では、導体の実装は様々に異なっていてもよい。例えば、双方向導体ではなく別々の単方向導体が使用される場合もあれば、その逆の場合もある。更に、複数の導体を、多くの信号をシリアルに又は時分割式に伝送する単一の導体と置き換えてもよい。同様に、多くの信号を搬送する単一の導体を、これら信号のサブセットを搬送する様々な異なる導体に切り離してもよい。従って、信号の伝送には多数の選択肢が存在する。

図１は、本発明の１つの実施形態による集積回路１０を、一部をブロック図の形態、一部を回路図の形態で示している。メモリアレイ４０は、複数のセルを備えており、各セルは、トランジスタ５０−５８と、電気的にプログラム可能なヒューズ６０−６８と、を備えている。メモリセルは、セルの中に電力導体又は接地導体を走らせる必要のない交点配列で配列されている。電力導体及び／又は接地導体を含める必要が無いので、セルのレイアウト面積を著しく削減することができる。更に、ワードラインとビットライン以外に、各セルを通るように経路決めせねばならない他の導体は存在しない。例えば、複数のセルの制御電極を一体に連結するために導体の経路決めを行う必要は無い。メモリアレイ４０のセルに必要な導体の数がより少ないなることから、製造時に必要な金属層はより少なくて済み、交点アレイの交差点に必要な素子は複雑性の低いもので済むため、集積回路１０は、より安価に製造できるようになることに注目されたい。

各セルのトランジスタとヒューズは、ヒューズの通電量が少なくなればトランジスタの通電量が少なくなるというやり方で連結されていることに注目されたい。考察を目的として、トランジスタ５０とヒューズ６０を備えているセルを一例として使用することにする。ヒューズ６０が低インピーダンス状態にあるプログラミング・プロセスの開始時、ノード９０の電圧は、ワードライン７０の電圧より、ビットライン８０の電圧に、より近くなっている。プログラミング・プロセスの終了時、ノード９０の電圧は、ビットライン８０の電圧より、ワードライン７０の電圧に、より近くなっている。これは、自己制限式プログラミング・プロセスを提供している。一度ヒューズのインピーダンスが著しく上昇してしまったら、プログラミング電流を下げることで、プログラムミング・プロセスの終了時のヒューズの最終インピーダンスをより正確に制御できるようになることが分かった。メモリアレイ４０のヒューズ６０−６８のインピーダンスを、インピーダンス値の分散がより狭くなるように制御するのが好都合である。結果として、各ヒューズ６０−６８の間でインピーダンス値のばらつきがあまり見られなくなり、メモリアレイ４０の電気的挙動がより確定的になる。トランジスタの第１電流電極を同じトランジスタの制御電極に接続することにより、ノード９０の電圧は、一度ヒューズのインピーダンスが著しく上昇してしまったら、プログラミング電流を下げるように働く。

トランジスタ５０の（ノード９０に連結されている）第１電流電極と（ワードライン７０に連結されている）第２電流電極の間のインピーダンスは、ヒューズ６０の（ノード９０に連結されている）第１端子と（ビットライン８０に連結されている）第２端子の間のインピーダンスより高いことに注目されたい。これが当てはまらない場合には、結果的に、トランジスタ５０は通電せず、ヒューズ６０のプログラミングはできなくなる。トランジスタ５０とヒューズ６０を組み合わせた総インピーダンスは、図示の実施形態では、ビットライン８０とワードライン７０の間にヒューズ６０をプログラムできるほど十分に高いプログラミング電流が流れることを、支持できるほど十分に低いことに注目されたい。ここで使用している用語「インピーダンス」は、用語「電気抵抗」と置き換え可能に使用されているが、本発明以外の他の文脈では、これらの用語は、異なる使われ方をする場合もあるものと認識頂きたい。

或る代替的な実施形態では、ヒューズ６０-６８としてアンチヒューズが使用されている。アンチヒューズは、プログラムされた時、高インピーダンス状態から低インピーダンス状態へ移行するヒューズである。１つ又はそれ以上のアンチヒューズを使用する場合、例えば、トランジスタ５０−５８に、図示のｎ−チャネル・トランジスタに代えて、ｐ−チャネル・トランジスタを使用するという様な、或る程度の相応の変更を加えてもよい。更に、プログラミング及び読み出しオペレーション中に、選択された／選択されなかったビットラインと、選択された／選択されなかったワードラインに印加される電圧は、適宜調節する必要がある。実施形態によっては、メモリアレイ４０の一部にのみアンチヒューズを使用しているものもある。代替的な実施形態には、複数のメモリアレイ４０を使用しているものもあり、その場合は、１つ又はそれ以上のメモリアレイではヒューズが使用され、１つ又はそれ以上の異なるメモリアレイではアンチヒューズが使用されている。代替的な実施形態には、更に、アンチヒューズを有するｎ−チャネル・トランジスタを使用しているものもある。

或る代替的な実施形態では、トランジスタ５０−５８は、ダイオードに置き換えてもよい。プログラミング及び読み出しオペレーション中に、選択された／選択されなかったビットラインと、選択された／選択されなかったワードラインに印加される電圧は、ダイオードの向きに応じて、適切に調節される必要がある。この様な調節は、本開示の説明に基づき、平均的な当業者の能力の範囲内で裕に実現し得るものである。

図示の実施形態では、アドレス生成回路１８は、アドレスデコード回路４６に提供されるアドレスを生成するのに使用することができる。代替的な実施形態では、アドレス生成回路１８は、集積回路１０上のどの場所に設置してもよい。例えば、アドレス生成回路１８は、プロセッサ１６内、他の回路１４内、又は外部バスインターフェイス１２内に設置することができる。アドレス生成回路１８は、代替的に、ＤＭＡ（ダイレクト・メモリ・アクセス）回路の一部であってもよい。或いは、アドレスは、集積回路１０の外部からアドレスデコード回路４６に提供されてもよい。例えば、図示の実施形態では、アドレスは、集積回路端子２４、外部バスインターフェイス１２、バス２２、及びアドレス３０を経由して、アドレスデコード回路４６に提供される。

アドレスデコード回路４６は、アドレスをデコードし、アドレスの値に基づいて、制御情報を、ビットライン選択回路４２及びワードライン選択回路４８に提供する。ビットライン選択回路４２は、この制御情報を使用し、１つ又はそれ以上のどのビットライン８０、８２、８４を選択すべきかを確定する。ワードライン選択回路４８は、この制御情報を使用し、１つ又はそれ以上のどのワードライン７０、７２、７４を選択すべきかを確定する。図示の実施形態では、ヒューズのプログラム時、同時に、１つのビットライン８０、８２、８４と１つのワードライン７０、７２、７４しか選択されない。代替的な実施形態では、プログラム時に、どの様な数のビットラインとどの様な数のワードラインが選択されてもよい。図示の実施形態では、ヒューズ読み出し時、同時に、複数のビットライン８０、８２、８４と１つのワードライン７０、７２、７４が選択される。代替的な実施形態では、メモリ２０の読み出し時に、どの様な数のビットラインとどの様な数のワードラインが選択されてもよい。

次に、図１の接続性を説明する。図１は、集積回路１０の１つの実施形態を示している。図示の実施形態では、集積回路１０は、外部バスインターフェイス１２、他の回路１４、プロセッサ１６、アドレス生成回路１８、及びメモリ２０に、これら回路の各種ブロックとの間の通信を可能にするために、双方向に連結されたバス２２を有している。外部バスインターフェイス１２は、端子２４（例えば、ピン、バンプ、又はどの様な種類のものでもよいが適切な導電装置）を経由して、集積回路１０の外部回路に連結されていてもよい。他の回路１４は、端子２６（例えば、ピン、バンプ、又はどの様な種類のものでもよいが適切な導電装置）を経由して、集積回路１０の外部回路に連結されていてもよい。プロセッサ１６は、端子２８（例えば、ピン、バンプ、又はどの様な種類のものでもよいが適切な導電装置）を経由して、集積回路１０の外部回路に連結されていてもよい。代替的な実施形態には、端子２４、２６、及び／又は２８の内の１つ又はそれ以上を有していないものもある。他の回路１４は、例えば、メモリ、タイマー、通信回路、ドライバ（例えば、液晶ディスプレイドライバ）、アナログ対デジタル変換器、デジタル対アナログ変換器、別のプロセッサ、又は、所望の機能を果たすための他のあらゆる所望の回路の様な、どの様な種類の回路であってもよい。

図示の実施形態では、メモリ２０は、アドレス導体又は信号３０とデータ信号３２を介してバス２２に連結されている。メモリ２０は、更に、バス２２から１つ又はそれ以上の制御信号（例えば、読み出し／書き込み信号）を受信するようになっていてもよい。メモリに対する読み出し及び書き込みアクセスを制御するためのその様な制御信号は、当技術ではよく知られている。図示の実施形態では、アドレス導体３０は、アドレスデコード回路４６に連結されている。アドレスデコード回路４６は、着信アドレス信号３０をデコードし、応答として、信号をビットライン選択回路に提供する。それに応えて、ビットライン選択回路４２は、どのビットラインをプログラム又は読み出しオペレーションに選択すべきかを示す信号を、プログラム／読み出し回路４４に提供する。プログラム／読み出し回路４４は、そこで、選択されたビットラインで所望の読み出し又はプログラムオペレーションを達成するのに適切な電圧をビットライン８０、８２、及び８４に提供する。アドレスデコード回路４６は、更に、着信アドレス信号３０のデコーディングに応答して、信号をワードライン選択回路４８に提供する。それに応えて、ワードライン選択回路４８は、選択されたワードラインで所望の読み出し又はプログラムオペレーションを達成するのに適切な電圧をワードライン７０、７２、及び７４に提供する。

メモリアレイ４０は、ビットライン８０、８２、及び８４と、ワードライン７０、７２、及び７４に連結されている。メモリアレイ４０は、複数のセルを備えており、各セルは、トランジスタ５０−５８と、電気的にプログラム可能なヒューズ６０−６８を備えている。図示の実施形態では、第１セルは、第１電流電極がワードライン７０に連結され、第２電流電極と制御電極がノード９０に連結されている、ｎ−チャネル・トランジスタ５０を備えている。第１セルは、更に、第１端子がノード９０に連結され、第２端子がビットライン８０に連結されている、ヒューズ６０を備えている。メモリアレイ４０は、更に、第２セルを備えている。図示の実施形態では、第２セルは、第１電流電極がワードライン７０に連結され、第２電流電極と制御電極がノード９１に連結されている、ｎ−チャネル・トランジスタ５１を備えている。第２セルは、更に、第１端子がノード９１に連結され、第２端子がビットライン８２に連結されている、ヒューズ６１を備えている。メモリアレイ４０は、ワードライン７０に連結されている、どの様な所望する適切な数のセルを有していてもよい。図示の実施形態では、メモリアレイ４０は、更に、第３セルを備えている。図示の実施形態では、第３セルは、第１電流電極がワードライン７０に連結され、第２電流電極と制御電極がヒューズ６２の第１端子に連結されている、ｎ−チャネル・トランジスタ５２を備えている。ヒューズ６２の第２端子は、ビットライン８４に連結されている。

図示の実施形態では、第４セルは、第１電流電極がワードライン７２連結され、第２電流電極と制御電極がノード９２に連結されている、ｎ−チャネル・トランジスタ５３を備えている。第４セルは、更に、第１端子がノード９２に連結され、第２端子がビットライン８０に連結されている、ヒューズ６３を備えている。メモリアレイ４０は、更に、第５セルを備えている。図示の実施形態では、第５セルは、第１電流電極がワードライン７２に連結され、第２電流電極と制御電極がノード９３に連結されている、ｎ−チャネル・トランジスタ５４を備えている。第５セルは、更に、第１端子がノード９３に連結され、第２端子がビットライン８２に連結されている、ヒューズ６４を備えている。メモリアレイ４０は、ワードライン７２に連結されている、どの様な所望する適切な数のセルを有していてもよい。図示の実施形態では、メモリアレイ４０は、更に、第６セルを備えている。図示の実施形態では、第６セルは、第１電流電極がワードライン７２に連結され、第２電流電極と制御電極がヒューズ６５の第１端子に連結されている、ｎ−チャネル・トランジスタ５５を備えている。ヒューズ６５の第２端子は、ビットライン８４に連結されている。

図示の実施形態では、第７セルは、第１電流電極がワードライン７４に連結され、第２電流電極と制御電極がヒューズ６６の第１端子に連結されている、ｎ−チャネル・トランジスタ５６を備えている。ヒューズ６６の第２端子は、ビットライン８０に連結されている。メモリアレイ４０は、更に、第８セルを備えている。図示の実施形態では、第８セルは、第１電流電極がワードライン７４に連結され、第２電流電極と制御電極がヒューズ６７の第１端子に連結されている、ｎ−チャネル・トランジスタ５７を備えている。ヒューズ６７の第２端子は、ビットライン８２に連結されている。メモリアレイ４０は、ワードライン７４に連結されている、どの様な所望する適切な数のセルを有していてもよい。図示の実施形態では、メモリアレイ４０は、更に、第９セルを備えている。図示の実施形態では、第９セルは、第１電流電極がワードライン７４に連結され、第２電流電極と制御電極がヒューズ６８の第１端子に連結されている、ｎ−チャネル・トランジスタ５８を備えている。ヒューズ６８の第２端子は、ビットライン８４に連結されている。代替的な実施形態では、メモリ２０にはどの様な所望する適切なアーキテクチャを用いてもよい。図１に示しているメモリ２０は、１つの考えられる例に過ぎない。

図２は、本発明の１つの実施形態による１つ又はそれ以上のヒューズ（例えば、図１のヒューズ６０−６８）をプログラムするための方法を、フロー図の形態で示している。フロー２０１は、楕円２００で開始される。フロー２０１は、ステップ２０２に進み、ここで、１つ又はそれ以上のヒューズをプログラムすることが確定される。図１において、集積回路１０上の回路の何れの適切な部分が、この確定ステップを実行してもよい。或いは、集積回路１０の外部の何か、例えばコンピュータ（図示せず）が、この確定ステップを実行してもよい。

ステップ２０２から、フロー２０１は、ステップ２０４に進み、ここで、プログラムされるべき１つ又はそれ以上のヒューズのアドレスが提供される。代替的な実施形態では、アドレスが、単一アドレス、或る範囲の連続したアドレス、又は複数の非連続アドレス又はアドレス範囲を備えているものもある。

ステップ２０４から、フロー２０１は、ステップ２０６に進み、ここで、１つ又はそれ以上のワードライン（例えば、図１のワードライン７０、７２、７４）が選択される。図１において、図示の実施形態では、ワードライン選択回路４８が、この機能を果たしてもよい。代替的な実施形態には、この機能が、異なる回路によって異なるやり方で果たされるものもある。

ステップ２０６から、フロー２０１は、ステップ２０８に進み、ここで、選択されたワードラインにはワードラインプログラム電圧が提供され、選択されなかったワードラインにはワードライン抑止電圧が提供される。本発明の１つの実施形態では、選択されたワードラインに提供されるワードラインプログラム電圧は、第１電力供給電圧（ＶＳＳ）にほぼ等しく、図示の実施形態では、ほぼ接地又は０ボルトである。代替的な実施形態には、第１電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態には、ワードラインプログラム電圧に異なる電圧を使用しているものもある。本発明の１つの実施形態では、選択されなかったワードラインに提供されるワードライン抑止電圧は、第２電力供給電圧（ＶＤＤ）にほぼ等しく、図示の実施形態では、ほぼ１．２ボルトである。代替的な実施形態には、第２電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態にはは、ワードライン抑止電圧に異なる電圧を使用しているものもある。

ステップ２０８から、フロー２０１は、ステップ２１０に進み、ここで、１つ又はそれ以上のビットライン（例えば、図１のビットライン８０、８２、８４）が選択される。図１に関連して、図示の実施形態では、ビットライン選択回路４２がこの機能を果たしている。代替的な実施形態には、この機能が、異なる回路によって異なるやり方で果たされるものもある。

ステップ２１０から、フロー２０１は、ステップ２１２に進み、ここで、選択されたビットラインにはビットラインプログラム電圧が提供され、選択されなかったビットラインにはビットライン抑止電圧が提供される。本発明の１つの実施形態では、選択されたビットラインに提供されるビットラインプログラム電圧は、第２電力供給電圧の２倍（ＶＤＤの２倍）にほぼ等しく、図示の実施形態では、ほぼ２．４ボルトである。代替的な実施形態では、第２電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態では、ビットラインプログラム電圧に異なる電圧を使用してもよい。例えば、本発明の１つの実施形態では、ビットラインプログラム電圧に、３．０ボルトの電圧を使用してもよい。代替的な実施形態では、第２電力供給電圧の１．５倍から第２電力供給電圧の３倍までの範囲のビットラインプログラム電圧を使用してもよい。本発明の１つの実施形態では、選択されなかったビットラインに提供されるビットライン抑止電圧は、第１電力供給電圧（ＶＳＳ）にほぼ等しく、図示の実施形態では、ほぼ０ボルトである。代替的な実施形態には、第１電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態には、ビットライン抑止電圧に異なる電圧を使用しているものもある。

ステップ２１２から、フロー２０１は、ステップ２１４に進み、ここで、選択されたワードライン及び選択されたビットラインに連結されている１つ又はそれ以上のヒューズ（例えば、図１の１つ又はそれ以上のヒューズ６０−６８）がプログラムされる。図１に関連して、選択された及び選択されなかったビットラインに適切な電圧を提供するのに、ビットライン選択回路４２をプログラム／読み出し回路４４のプログラムミング回路部分と組み合せて使用してもよい。選択された及び選択されなかったワードラインに適切な電圧を提供するのに、ワードライン選択回路４８を使用してもよい。代替的な実施形態では、ビットラインとワードラインに適切な電圧を提供する機能が、図１に示しているものとは異なる回路によって異なるやり方で果たされるものもある。図１に示している回路は、図２の方法を実施するための回路の１つの可能な実施形態として提示することだけを目的としている。他にも多くの回路を使用して、図２の方法を実施することができる。ステップ２１４から、フローは、終わりの楕円２１６に進み、ここで、フローは終了する。フロー２０１の代替的な実施形態には、図２に示したステップより少ないか又は多いステップを使用しているもの、又はそれらステップとは異なるステップを使用しているものもある。

図３は、本発明の１つの実施形態によるメモリ２０の一部を、回路図の形態で示している。図３の目的は、メモリ２０（図１を参照）のヒューズ６０−６８をプログラムする、１つの考えられる方法を示すことである。代替的な実施形態には、異なる方法を使用しているものもある。図示の実施形態では、ヒューズ６０をプログラムすることが確定されている。ヒューズ６０をプログラムするため、１つのビットライン（ビットライン８０）と１つのワードライン（ワードライン７０）が選択される。それらは、ヒューズ６０とトランジスタ５０、それぞれに連結されているビットラインとワードラインである。第１電力供給電圧にほぼ等しい電圧（１つの実施形態ではほぼ接地又はＶＳＳ）が、選択されたワードライン７０に提供される。第２電力供給電圧にほぼ等しい電圧（１つの実施形態ではほぼＶＤＤ）が、この実施形態では、全て選択されなかったワードラインに当たる残りのワードライン（例えば、７２）に提供される。代替的な実施形態には、プログラム時に、同時に２つ以上のワードラインが選択されるように選定を行うものもあることに注目されたい。第２電力供給電圧の２倍にほぼ等しい電圧（１つの実施形態ではＶＤＤのほぼ２倍）が、選択されたビットライン８０に提供される。第１電力供給電圧にほぼ等しい（１つの実施形態ではほぼ接地）電圧が、この実施形態では、全て選択されなかったビットラインに当たる残りのビットライン（例えば、８２）に提供される。代替的な実施形態には、プログラム時、同時に、２つ以上のビットラインが選択されるように選定を行うものもあることに注目されたい。実施形態によっては、１つのビットラインと複数のワードラインが選択されるものもあれば、１つのワードラインと複数のビットラインが選択されるものもある。また他の実施形態には、ビットラインの或るサブセットとワードラインの或るサブセットが選択されるものもある。

ほぼ接地をワードライン７０に提供しながら、ＶＤＤのほぼ２倍をビットライン８０に提供することにより、ビットライン８０とワードライン７０の間には大きい電圧降下が生まれることに注目されたい。結果として、大電流がヒューズ６０とトランジスタ５０を流れることになる。トランジスタ５０の制御電極は、ノード９０に連結されているので、一度、選択されたプログラミング電圧がビットライン８０とワードライン７０に提供されると、トランジスタ５０は通電する。その結果、ノード９０の電圧は、ビットライン８０の電圧より、ワードライン７０の電圧に、より近くなる。大電流が流れる結果、ヒューズ６０はプログラムされる。一旦、プログラムされてしまうと、ヒューズ６０のインピーダンスは、プログラムされていない状態から著しく上昇する。一度、ヒューズ６０のインピーダンスが著しく上昇すれば、ノード９０の電圧は下がり、ビットライン８０の電圧より、ワードライン７０の電圧に、より近づく。ノード９０の電圧が下がれば、トランジスタ５０は、非通電状態に移行することに注目されたい。トランジスタ５０が、非通電状態に移行すると、ヒューズ６０を通る電流は、減少して停止し、ヒューズ６０のプログラミングは完了する。

選択されなかったセルの挙動を、これより説明する。説明されているセルには数種の変例があることに注目されたい。ビットライン及びワードラインの両方が選択されなかったセル（例えば、セル５４、６４）、ビットラインは選択され、ワードラインは選択されなかったセル（例えば、セル５３、６３）、及びビットラインは選択されず、ワードラインは選択されたセル（例えば、セル５１、６１）がある。

トランジスタ５１とヒューズ６１を備えているセルの挙動を最初に説明する。ビットライン８２とワードライン７０は、共に、ほぼ接地であるので、トランジスタ５１とヒューズ６１に電流は流れていない。ヒューズ６１は、而して、プログラムされず、影響を受けない。更に、ノード９１の電圧は、ほぼ接地である。

トランジスタ５４とヒューズ６４を備えているセルの挙動を、次に説明する。ビットライン８２は、ほぼ接地であり、ワードライン７２は、ほぼＶＤＤであるので、トランジスタ５４とヒューズ６４には、微小電流が流れている。しかしながら、この微小電流は、ヒューズ６４をプログラムするには程遠く、有意に影響を及ぼすことさえ無理である。ヒューズ６４は、而して、プログラムされず、有意な影響を受けない。更に、ノード９３の電圧は、ほぼ接地である。

トランジスタ５３とヒューズ６３を備えているセルの挙動を、次に説明する。ビットライン８０はＶＤＤのほぼ２倍であり、ワードライン７２はほぼＶＤＤであるので、トランジスタ５３とヒューズ６３には、小電流が流れている。しかしながら、この小電流は、ヒューズ６３をプログラムするには足らず、有意に影響を及ぼすことさえ難しい。ヒューズ６３は、而して、プログラムされず、有意な影響を受けない。更に、ノード９２の電圧は、ＶＤＤより僅かに高い。結果として、トランジスタ５３は、僅かにオン状態になり、僅かに通電する。従って、小電流はビットライン８０からワードライン７２へ流れる。

図４は、本発明の１つに実施形態による１つ又はそれ以上のヒューズ（例えば、図１のヒューズ６０−６８）を読み出すための方法を、フロー図の形態で示している。フロー４０１は、楕円４００で開始される。フロー４０１は、ステップ４０２に進み、ここで、１つ又はそれ以上のヒューズを読み出すことが確定される。図１に関連して、集積回路１０上の回路の、何れの適切な部分が、この確定ステップを実行してもよい。或いは、集積回路１０の外部の何か、例えばコンピュータ（図示せず）が、この確定ステップを実行してもよい。

ステップ４０２から、フロー４０１は、ステップ４０４に進み、ここで、読み出されるべき１つ又はそれ以上のヒューズのアドレスが提供される。代替的な実施形態には、アドレスが、単一アドレス、或る範囲の連続したアドレス、又は複数の非連続アドレス又はアドレス範囲を備えているものがある。

ステップ４０４から、フロー４０１は、ステップ４０６に進み、ここで、１つ又はそれ以上のワードライン（例えば、図１のワードライン７０、７２、７４）が選択される。図１において、図示の実施形態では、ワードライン選択回路４８がこの機能を果たしている。代替的な実施形態には、この機能が、異なる回路によって異なるやり方で果たされるものもある。

ステップ４０６から、フロー４０１は、ステップ４０８に進み、ここで、選択されたワードラインにはワードライン読み出し電圧が提供され、選択されなかったワードラインにはワードライン抑止電圧が提供される。読み出しオペレーションに使用されるワードライン抑止電圧（図４と図５参照）は、プログラムオペレーションに使用されるワードライン抑止電圧（図２と図３参照）とは全く関係が無い。図２で説明されているワードライン抑止電圧は、ワードラインプログラム抑止電圧を指し、図４で説明されているワードライン抑止電圧は、ワードライン読み出し抑止電圧を指す。再度図４に関連して、本発明の１つの実施形態では、選択されたワードラインに提供されるワードライン読み出し電圧は、第１電力供給電圧（ＶＳＳ）にほぼ等しく、図示の実施形態では、ほぼ接地又は０ボルトである。代替的な実施形態には、第１電力供給電圧とは異なる電圧を使用しているものもある。代替的な実施形態には、ワードライン読み出し電圧に異なる電圧を使用しているものもある。本発明の１つの実施形態では、選択されなかったワードラインに提供されるワードライン抑止電圧は、第２電力供給電圧（ＶＤＤ）にほぼ等しく、図示の実施形態では、ほぼ１．２ボルトである。代替的な実施形態には、第２電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態には、ワードライン抑止電圧に異なる電圧を使用しているものもある。

ステップ４０８から、フロー４０１は、ステップ４１０に進み、ここで、１つ又はそれ以上のビットライン（例えば、図１のビットライン８０、８２、８４）が選択される。図１において、図示の実施形態では、ビットライン選択回路４２がこの機能を果たしている。代替的な実施形態には、この機能が、異なる回路によって異なるやり方で果たされるものもある。

ステップ４１０から、フロー４０１は、ステップ４１２に進み、ここで、選択されたビットラインに、ビットライン読み出し電圧が提供される。本発明の１つの実施形態では、選択されたビットラインに提供されるビットライン読み出し電圧は、第２電力供給電圧（ＶＤＤ）にほぼ等しく、図示の実施形態ではほぼ１．２ボルトである。代替的な実施形態には、第２電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態には、ビットライン読み出し電圧に異なる電圧を使用しているものもある。選択されなかったビットラインについては、それらに関係付けられているセル又はヒューズは読み出されないので、何れも、適切であればどの様な電圧（例えば、第２電力供給電圧ＶＤＤ）に駆動されてもよい。代替的な実施形態には、第２電力供給電圧に異なる電圧を使用しているものもある。代替的な実施形態には、選択されなかったビットラインに異なる電圧を使用しているものもある。

ステップ４１２から、フロー４０１は、ステップ４１４に進み、ここで、選択されたワードライン及び選択されたビットラインに連結されている１つ又はそれ以上のヒューズ（例えば、図１の１つ又はそれ以上のヒューズ６０−６８）が読み出される。１つの実施形態では、選択されたビットラインの電流の大きさが、読み出しを実行するのに使用される。代替的な実施形態には、１つ又はそれ以上のヒューズ６０−６８の状態は、異なるやり方で、感知されるか又は読み出されるものもある。図１に示している実施形態では、選択された及び選択されなかったビットラインに適切な電圧を提供するのに、ビットライン選択回路４２をプログラム／読み出し回路４４のプログラムミング回路部分と組み合せて使用してもよい。選択された及び選択されなかったワードラインに適切な電圧を提供するのに、ワードライン選択回路４８を使用してもよい。代替的な実施形態には、ビットラインとワードラインに適切な電圧を提供する機能は、図１に示しているものとは異なる回路によって異なるやり方で果たされるものもある。図１に示している回路は、図４の方法を実施するための回路の１つの考えられる実施形態を提示することだけを目的としている。他もに多くの回路が、図４の方法を実施するのに使用できる。ステップ４１４から、フローは、終わりの楕円４１６に進み、ここで、フローは終了する。フロー４０１の代替的な実施形態には、図４に示したステップより少ない又は多いステップを使用しているもの、又はそれらステップとは異なるステップを使用しているものもある。

図５は、本発明の１つの実施形態によるメモリ２０の一部を、回路図の形態で示している。図５の目的は、メモリ２０（図１を参照）のヒューズ６０−６８を読み出す、１つの考えられる方法を示すことである。代替的な実施形態には、異なる方法を使用しているものもある。図示の実施形態では、ヒューズ６０と６１を読み出すことが確定された。図示の実施形態では、ヒューズ６０と６４はプログラムされており、ヒューズ６１と６３はプログラムされていないことに注目されたい。ヒューズ６０と６１を読み出すために、２つのビットライン（ビットライン８０と８２）と１つのワードライン（ワードライン７０）が選択される。それらは、ヒューズ６０と６１、トランジスタ５０と５１、に連結されているビットラインとワードラインである。第１電力供給電圧にほぼ等しい電圧（１つの実施形態ではほぼ接地又はＶＳＳ）が、選択されたワードライン７０に提供される。第２電力供給電圧にほぼ等しい電圧（１つの実施形態ではほぼＶＤＤ）が、この実施形態では、全て、選択されなかったワードラインに当たる残りのワードライン（例えば、７２）に提供される。代替的な実施形態には、読み出しアクセス時に、同時に、２つ以上のワードラインが選択されるように選定を行うものもあることに注目されたい。第２電力供給電圧にほぼ等しい電圧（１つの実施形態ではほぼＶＤＤ）が、選択されたビットライン８０と８２に提供される。選択されなかったビットラインについては、それらに関係付けられているセルは読み出されないので、何れも、適切であればどの様な電圧（例えば、接地）に駆動されてもよい。例えば、１つの実施形態では、選択されなかったビットラインは、ほぼ第１電力供給電圧（１つの実施形態ではほぼ接地）に駆動されてもよい。代替的な実施形態には、選択されなかったビットライン（例えば、図１のビットライン８４）に異なる電圧を使用しているものもある。代替的な実施形態には、プログラム時に、同時にどの様な数のビットラインを選択してもよいように選定を行うものもあることに注目されたい。実施形態によっては、１つのビットラインと複数のワードラインが選択されるものもあれば、１つのワードラインと複数のビットラインが選択されるものもある。更に他にも、ビットラインのサブセットとワードラインのサブセットが選択される実施形態もある。

プログラムされたヒューズの読み出しを、これより説明する。図示の実施形態では、ヒューズ６０は、既にプログラムされている。ほぼ接地をワードライン７０に提供しながら、ほぼＶＤＤをビットライン８０に提供することにより、ビットライン８０とワードライン７０の間には電圧降下が生まれる。但し、ヒューズ６０はプログラム済みであり、高インピーダンス状態にあるため、ヒューズ６０には小電流しか流れない。結果として、ノード９０は、ビットライン８０の電圧より、ワードライン７０の電圧に、より近くなる。従って、トランジスタ５０は、非通電状態となる。而して、ビットライン８０には、ワードライン７０からトランジスタ５０とヒューズ６０を介して小電流しか提供されない。ビットライン８０のこの小さい読み出し電流は、プログラム／読み出し回路４４の感知回路によって、プログラム済みヒューズ（例えば、ビューズ６０）の論理状態として感知される。１つの実施形態では、この感知回路は、標準的な感知増幅器であってもよい。代替的な実施形態では、メモリ２０のヒューズの論理状態を感知するのに、どの様な所望の回路を使用してもよい。

プログラムされていないヒューズの読み出しを、これより説明する。図示の実施形態では、ヒューズ６１は、プログラムされていない。ほぼ接地をワードライン７０に提供しながら、ほぼＶＤＤをビットライン８２に提供することにより、ビットライン８２とワードライン７０の間には電圧降下が生まれる。但し、ヒューズ６１はプログラムされておらず、低インピーダンス状態にあるため、ヒューズ６１を通って大電流が流れる。結果として、ノード９１は、ワードライン７０の電圧より、ビットライン８２の電圧に、より近くなる。従って、トランジスタ５１は、僅かに通電した状態となる。而して、ビットライン８２には、ワードライン７０からトランジスタ５１とヒューズ６１を介して大電流が提供される。ビットライン８２のこの大きな読み出し電流は、プログラム／読み出し回路４４の感知回路によって、プログラムされていないヒューズ（例えば、ビューズ６１）の論理状態として感知される。１つの実施形態では、この感知回路は、標準的な感知増幅器であってもよい。代替的な実施形態では、メモリ２０のヒューズの論理状態を感知するのに、どの様な所望の回路を使用してもよい。

選択されなかったヒューズに関して、プログラム済みのもの（例えば、６４）及びプログラムされていないもの（例えば、６３）の両方の場合について、読み出しの影響をこれより説明する。図示の実施形態では、ヒューズ６３は、プログラムされていない。ほぼＶＤＤをワードライン７０に提供しながら、ほぼＶＤＤをビットライン８０に提供しても、ビットライン８０とワードライン７０の間に電圧降下は生まれない。結果として、トランジスタ５３とヒューズ６３に電流は流れない。従って、ヒューズ６３は、ビットライン８０に提供される電流に何ら影響を及ぼさない。而して、ヒューズ６３は、同じビットライン８０に連結されているヒューズ６０の読み出しに影響を及ぼさない。図示の実施形態では、ヒューズ６４は、プログラムされている。ほぼＶＤＤをワードライン７０に提供しながら、ほぼＶＤＤをビットライン８２に提供しても、ビットライン８２とワードライン７０の間に電圧降下は生まれない。結果として、トランジスタ５４とヒューズ６４に電流は流れない。従って、ヒューズ６４は、ビットライン８２に提供される電流に何ら影響を及ぼさない。而して、ヒューズ６４は、同じビットライン８２に連結されているヒューズ６１の読み出しに影響を及ぼさない。

代替的な実施形態では、プログラミングと読み出しに使用される電圧を変更してもよいことに注目されたい。例えば、図３と図５の場合、メモリ２０は、３．０ボルトの代わりに４．０ボルトを使用してもよく、１．２ボルトの代わりに２．２ボルトを使用してもよく、０ボルトの代わりに１．０ボルトを使用してもよい。同様に、メモリ２０の或る代替的な実施形態では、３．０ボルトの代わりに１．８ボルトを使用してもよく、１．２ボルトの代わりに０ボルトを使用してもよく、０ボルトの代わりに−１．２ボルトを使用してもよい。他の実施形態では、どの様な値のオフセット電圧を使用してもよい。集積回路で使用されている寸法が小さくなるにつれ、代替的な実施形態では、同じ関係（どちらかの電圧がより大きく、どちらかの電圧がより小さい）の電圧を使用することができるが、但し、電圧の絶対値は異なる量に変えてもよい。例えば、図３と図５の場合、メモリ２０は、３．０ボルトの代わりに２．０ボルトを使用してもよく、１．２ボルトの代わりに０．８ボルトを使用してもよく、又は、そのまま０ボルトを使用してもよい。他の実施形態では、プログラム及び／又は読み出し電圧の比例尺には、適切であればどの様な値を使用してもよい。

選択されなかったビットライン、例えば、６５、６２に連結されている、選択されなかったヒューズに関して、選択されたワードラインに連結されているものと選択されなかったワードラインに連結されているもの、両方の場合について、読み出しの影響を、これより説明する。選択されなかったヒューズが、選択されなかったビットラインに連結されていて、且つ選択されなかったワードラインに連結されている状況では、選択されなかったビットラインに印加される電圧は、第２電力供給電圧（例えば、１つの実施形態では、接地）にほぼ等しい。同じく、選択されなかったヒューズが、選択されなかったビットラインに連結されていて、且つ選択されたワードラインに連結されていて、プログラムされていない状況では、選択されなかったビットラインに印加される電圧は、第２電力供給電圧（例えば、１つの実施形態では、接地）にほぼ等しい。選択されなかったヒューズが、選択されなかったビットラインに連結されていて、且つ、選択されたワードラインに連結されていて、プログラムされていない状況では、選択されなかったビットラインに印加される電圧は、第２電力供給電圧（例えば、１つの実施形態では、接地）にほぼ等しい。但し、この状況では、トランジスタ５５は、如何なる電流もヒューズ６５を通って流れないように阻止するために使用することができることに注目されたい。この状況で、ヒューズ６５に電流が流れれば、メモリ２０の電力消費は増大し、好ましくない。

図示の実施形態では、ヒューズ６３は、プログラムされていない。ほぼＶＤＤをワードライン７２に提供しながら、ほぼＶＤＤをビットライン８０に提供しても、ビットライン８０とワードライン７２の間には電圧降下が生まれない。結果として、トランジスタ５３とヒューズ６３には電流が流れない。従って、ヒューズ６３は、ビットライン８０に提供される電流に何ら影響を及ぼさない。而して、ヒューズ６３は、同じビットライン８０に連結されているヒューズ６０の読み出しに影響を及ぼさない。図示の実施形態では、ヒューズ６４は、プログラムされている。ほぼＶＤＤをワードライン７２に提供しながら、ほぼＶＤＤをビットライン８２に提供しても、ビットライン８２とワードライン７２の間に電圧降下は生まれない。結果として、トランジスタ５４とヒューズ６４に電流は流れない。従って、ヒューズ６４は、ビットライン８２に提供される電流に何ら影響を及ぼさない。而して、ヒューズ６４は、同じビットライン８２に連結されているヒューズ６１の読み出しに影響を及ぼさない。

本発明を実施している装置は、大部分、当業者には既知の電子部品と回路で構成されているので、回路詳細については、本発明の基礎的概念を理解し評価するため、及び、本発明の教示が不明瞭又は散漫にならないようにするため、上に例示した通り、必要と考えられる以上に広い範囲で説明するつもりはない。

本発明を、特定の導電型式又は電位極性に関して説明してきたが、当業者には理解頂けるように、導電型式と電位極性は入れ替えてもよい。例えば、図１のトランジスタ５０−５８は、ｎ−チャネル・トランジスタとして示しているが、メモリ２０の代替的な実施形態では、ｐ−チャネルを使用してもよい。プログラミング及び読み出しオペレーション中に、選択された及び選択されなかったビットラインと、選択された及び選択されなかったワードラインに印加される電圧は、適切に調整する必要がある。この様な調整は、ここでの説明に基づき、平均的な当業者の能力の範囲内で裕に実現し得るものである。例えば、トランジスタ５０−５８に代えてｐ−チャネル・トランジスタを使用している或る代替的な実施形態では、電圧の符号を変えるだけでよい。例えば、図３と図５の場合、メモリ２０は、３．０ボルトの代わりに−３．０ボルトを使用し、１．２ボルトの代わりに−１．２ボルトを使用すればよく、０ボルトにはそのまま０ボルトを使用すればよい。但し、ｐ−チャネル・トランジスタは、実施形態によっては、ヒューズをプログラムするのに、ｎ−チャネル・トランジスタを使用した場合に入手できるほど多くの電流を提供することができない場合もあることを指摘しておく。

更に、トランジスタ５０−５８に代えてｐ−チャネル・トランジスタを使用している代替的な実施形態では、プログラミング及び読み出しに使用される電圧を変更してもよい。例えば、図３と図５に関連して、メモリ２０は、−３．０ボルトの代わりに−４．０ボルトを使用してもよく、−１．２ボルトの代わりに−２．２ボルトを使用してもよく、０ボルトの代わりに−１．０ボルトを使用してもよい。同様に、メモリ２０の或る代替的な実施形態では、−３．０ボルトの代わりに−１．８ボルトを使用してもよく、−１．２ボルトの代わりに０ボルトを使用してもよく、０ボルトの代わりに１．２ボルトを使用してもよい。他の実施形態では、どの様な値のオフセット電圧を使用してもよい。集積回路で使用されている寸法が小さくなるにつれ、代替的な実施形態は、同じ関係（どちらかの電圧が、より大きく、どちらかの電圧が、より小さい）の電圧を使用することができるが、但し、電圧の絶対値は異なる量に変えてもよい。例えば、図３と図５の場合、メモリ２０は、−３．０ボルトの代わりに−２．０ボルトを使用してもよく、−１．２ボルトの代わりに−０．８ボルトを使用してもよく、０ボルトの代わりにそのまま０ボルトを使用してもよい。他の実施形態では、プログラム及び／又は読み出し電圧の比例尺には、適切であればどの様な値を使用してもよい。負電圧が望ましくない場合、プログラミング及び読み出し電圧は、全ての電圧が正又は少なくともゼロ（接地）になるように、オフセットによって、正の方向に切り替えてもよい。而して、トランジスタ５０−５８に代えてｐ−チャネル・トランジスタを使用している回路は、図１、図３、及び図５と同じやり方で連結し、プログラミング及び読み出しの場合について上で説明した様に電圧を印加すればよい。

更に、集積回路１０を形成するのに、バルク状半導体材料を使用する場合には、素子群５０−５８を、接地（即ち、ほぼ接地電位の電力供給電圧に連結）してもよい。但し、集積回路１０の形成にＳＯＩ（セミコンダクター・オン・インシュレーター）ウェーハを使用する場合は、トランジスタ群５０−５８は、接地しても、接地しなくてもよく、むしろ浮動状態にしてもよい。

上記実施形態の幾つかは、適用できる場合、多種多様な情報処理システムを用いて実施してもよい。例えば、図１及びその考察では、一例的な情報処理アーキテクチャが説明されているが、この一例的なアーキテクチャは、本発明の様々な態様を論じる上で有用な参照を提供することのみを目的として提示されている。無論、アーキテクチャの説明は、考察を目的として簡略化されており、それは、本発明に基づいて使用することができる多種多様な適切なアーキテクチャの内の１つにすぎない。当業者には認識頂ける様に、論理ブロック同士の境界は、単に説明を目的としたものであり、代替的な実施形態では、論理ブロック又は回路要素を結合するか、又は、代替的な機能を分解したものを様々な論理ブロック又は回路要素に課すようにしてもよい。

而して、ここに示すアーキテクチャは一例にすぎず、実際には、同じ機能性を達成する多数の他のアーキテクチャを実施することができるものと理解頂きたい。要約すれば、但し、なお確定的な意味で、同じ機能性を実現しようとする構成要素の配列は、どの様な配列も、所望の機能性が実現されるように効果的に「関係付けられている」。従って、或る特定の機能性を実現するため、ここで組み合わされている２つの構成要素は、何れもが、アーキテクチャ又は介在構成要素に関係なく、所望の機能性が実現されるように互いに「関係付けられている」ものとして考えることができる。同様に、その様に関係付けられている２つの構成要素は、何れもが、所望の機能性を実現するために、互いに、「作動的に接続されている」又は「作動的に連結されている」ものとして、見ることもできる。

更に、例えば、１つの実施形態では、システム１０の図示されている要素は、単一の集積回路上又は同じ素子中に設置されている。或いは、システム１０は、どの様な数の別々の集積回路又は別々の素子が互いに相互に接続されたものを含んでいてもよい。例えば、メモリ２０は、プロセッサ１６と同じ集積回路に設置してもよいし又は別の集積回路に設置してもよく、又はシステム１０の他の要素から個別的に離れているもう１つの周辺素子又はスレーブ内に設置してもよい。他の回路１４も、別々の集積回路又は素子上に設置してもよい。更に、例えば、システム１０又はその一部分は、物理的回路の、又は物理的回路に変換できる論理表現の、ソフト又はコード表現であってもよい。よって、システム１０は、何れの適切な種類のハードウェア記述言語で実施してもよい。

更に、当業者には認識頂ける様に、上で説明したオペレーションの機能性の間の境界は、説明のみを目的としている。複数のオペレーションの機能性を組み合わせて単一のオペレーションにしてもよいし、及び／又は、単一のオペレーションの機能性を、付加的オペレーションに分散させてもよい。更に、代替的な実施形態には、或る特定のオペレーションの複数のインスタンスが含まれ、オペレーションの順序は、他の実施形態ではそれぞれに変更されていてもよい。

１つの実施形態では、システム１０は、パーソナルコンピュータシステムの様なコンピュータシステムである。他の実施形態には、異なる種類のコンピュータシステムを含んでいるものもある。コンピュータシステムは、独立した演算能力を単数又は複数のユーザーに提供するように設計することができる、情報処理システムである。コンピュータシステムは、限定するわけではないが、メインフレーム、ミニコンピュータ、サーバ、ワークステーション、パーソナルコンピュータ、ノートパッド、携帯情報端末、電子ゲーム、自動車用及び他の内蔵型システム、携帯電話、及び様々な他の無線機器を含め、多くの形態で見られるであろう。代表的なコンピュータシステムは、少なくとも１つのプロセッサ（例えば、１６）、関係付けられているメモリ（例えば、２０）、及び多くの入力／出力（Ｉ／Ｏ）装置（例えば、１４）を含んでいる。

本発明を、ここでは特定の実施形態を参照しながら説明しているが、本発明には、以下の特許請求の範囲に記載の発明の範囲から逸脱すること無く、様々な修正及び変更を加えることができる。例えば、メモリ２０は、どの様な数のメモリアレイ４０を備えていてもよい。同様に、ＩＣ１０は、どの様な数のメモリ２０を備えていてもよい。更に、他の回路１４は、ヒューズを使用しない他の種類のメモリを備えていてもよい。従って、明細書及び図は、制限的な意味ではなく、むしろ例示的な意味で考えられるべきであり、全てのその様な変更は、本発明の範囲内に含まれるものとする。恩恵、利点、又は、特定の実施形態に関連付けてここで説明した問題に対する解決法については、如何なるものも、何れか又は全ての特許請求項の重要な、必要とされる、又は必須の特徴又は要素と解釈されることを意図していない。

ここで使用されている用語「連結されている」は、直接的な連結状態又は機械的な連結状態に限定されるものではない。
更に、ここで使用されている、英文不定冠詞の対訳である単数形「或る」又は「一」は、１つ又は１つより多いものと定義される。更に、請求項中の「少なくとも１つ」又は「１つ又はそれ以上」の様な前置句の使用については、別の請求項の要素が英文不定冠詞の対訳である単数形「或る」又は「一」で始まっているからといって、その様な前置句で始まる請求項の要素を保有する特定の請求項どれもが、たとえ、同請求項が、前置き句「１つ又はそれ以上」又は「少なくとも１つの」及び英文不定冠詞の対訳である単数形「或る」又は「一」を含んでいたとしても、１つのその様な要素だけを保有する発明に限定されることにはなると解釈されるべきではない。英文定冠詞の対訳である「前記」の用法についても、同じことが当てはまる。

他に別段記載のない限り、「第１」及び「第２」の様な用語は、それらの用語が言及している要素を任意に区別するために使用されている。而して、それらの用語は、必ずしも、その様な要素の一時的な又は他の優先順位を表すことを意図するものではない。

追加テキストＩ
１．第１ヒューズをプログラムするための方法において、
アレイ状に配列されている複数のヒューズを提供する段階であって、前記アレイは、複数のヒューズ・ワードライン及びビットラインを備えており、前記複数のヒューズは、前記第１ヒューズを備えている、複数のヒューズを提供する段階と、
第１電圧を、選択されたワードラインに提供する段階と、
大きさが前記第１電圧より大きい第２電圧を、選択されなかったワードラインに提供する段階と、
大きさが前記第２電圧より大きい第３電圧を、選択されたビットラインに提供する段階と、から成り、
前記第１ヒューズは、前記第１、第２、及び第３電圧を提供する段階に応えてプログラムされる、方法。

２．前記第１ヒューズは、電気的にプログラム可能である、第１項に記載の方法。
３．第２ヒューズは、前記選択されたビットラインと前記選択されなかったワードラインに連結されており、前記第２ヒューズは、前記第２及び第３電圧を提供する段階に応えて、プログラムされないままである、第１項に記載の方法。

４．大きさが前記第１電圧の大きさにほぼ等しい第４電圧を、選択されなかったビットラインに提供する段階を更に含んでいる、第３項に記載の方法。
５．第３ヒューズは、前記選択されなかったビットラインと前記選択されなかったワードラインに連結されており、前記第３ヒューズは、前記第２及び第４電圧を提供する段階に応えて、プログラムされないままである、第４項に記載の方法。

６．第４ヒューズは、前記選択されなかったビットラインと前記選択されたワードラインに連結されており、前記第４ヒューズは、前記第１及び第４電圧を提供する段階に応えて、プログラムされないままである、第５項に記載の方法。

７．前記第１電圧は、第１電力供給電圧にほぼ等しく、前記第２電圧は、第２電力供給電圧にほぼ等しい、第１項に記載の方法。
８．前記第３電圧の大きさは、前記第２電力供給電圧の大きさの２倍より大きい、第７項に記載の方法。

９．前記選択されたビットラインと前記選択されなかったワードラインに連結されているトランジスタは、前記第１、第２、及び第３電圧を提供する段階に応えて、バックバイアスを掛けられる、第１項に記載の方法。

１０．第１ヒューズを読み出す方法において、
アレイ状に配列されている複数のヒューズを提供する段階であって、前記アレイは、複数のヒューズ・ワードライン及びビットラインを備えており、前記複数のヒューズは、前記第１ヒューズを備えている、複数のヒューズを提供する段階と、
第１電圧を、選択されたワードラインに提供する段階と、
大きさが前記第１電圧より大きい第２電圧を、選択されなかったワードラインに提供する段階と、
大きさが前記第２電圧にほぼ等しい第３電圧を、選択されたビットラインに提供する段階と、
前記第１、第２、第３電圧を提供する段階に応えて、前記第１ヒューズを読み出す段階と、から成る方法。

１１．前記第１ヒューズは、電気的にプログラム可能である、第１０項に記載の方法。
１２．前記読み出す段階は、前記選択されたビットラインの電流と、複数の選択されなかったビットラインの複数の電流を比較する段階を含んでいる、第１０項に記載の方法。

１３．第２ヒューズは、前記選択されたビットラインと前記選択されなかったワードラインに連結されており、前記第２ヒューズは、前記第２及び第３電圧を提供する段階に応えて、読み出されないままである、第１０項に記載の方法。

１４．前記第１ヒューズを読み出す段階によって、前記第２ヒューズがプログラムされることはない、第１３項に記載の方法。
１５．大きさが前記第１電圧の大きさにほぼ等しい第４電圧を、選択されなかったビットラインに提供する段階を更に含んでいる、第１３項に記載の方法。

１６．第３ヒューズは、前記選択されなかったビットラインと前記選択されなかったワードラインに連結されており、前記第３ヒューズは、前記第２及び第４電圧を提供する段階に応えて、読み出されないままである、第１５項に記載の方法。

１７．第４ヒューズは、前記選択されなかったビットラインと前記選択されたワードラインに連結されており、前記第４ヒューズは、前記第１及び第４電圧を提供する段階に応えて、読み出されないままである、第１６項に記載の方法。

１８．前記第１ヒューズを読み出す段階によって、前記第２、第３、及び第４ヒューズがプログラムされることはない、第１７項に記載の方法。
１９．第１ヒューズにアクセスするための方法において、
アレイ状に配列されている複数のヒューズを提供する段階であって、前記アレイは、複数のヒューズ・ワードライン及びビットラインを備えており、前記複数のヒューズは、第１ヒューズを備えている、複数のヒューズを提供する段階と、
第１電圧を、選択されたワードラインに提供する段階と、
大きさが前記第１電圧より大きい第２電圧を、選択されなかったワードラインに提供する段階と、
大きさが前記第２電圧より大きいか又はそれにほぼ等しい第３電圧を、選択されたビットラインに提供する段階と、から成る方法。

２０．前記第１ヒューズに対応するアドレスを提供する段階と、
前記アドレスを使用して、前記選択されたワードラインを選択する段階と、
前記アドレスを使用して、前記選択されたビットラインを選択する段階と、を更に含んでいる、第１９項に記載の方法。

追加テキストII
１．集積回路において、
複数のビットラインと、
複数のワードラインと、
複数のメモリセルであって、各メモリセルは、第１端子と第２端子を有しているヒューズと、制御電極と第１電流電極と第２電流電極を有しているトランジスタと、を備えている、複数のメモリセルと、を備えており、
前記トランジスタの前記制御電極は、前記トランジスタの前記第１電流電極と前記ヒューズの前記第１端子に連結されており、
前記ヒューズの前記第２端子は、前記複数のビットラインの１つに連結されており、
前記トランジスタの前記第２電流電極は、前記複数のワードラインの１つに連結されている、集積回路。

２．前記トランジスタの前記第１電流電極と前記第２電流電極の間のインピーダンスは、前記第１端子と前記第２端子の間のプログラミング前は、前記ヒューズのインピーダンスより高くなっている、第１項に記載の集積回路。

３．前記トランジスタは、ｎ−チャネル・トランジスタを備えている、第１項に記載の集積回路。
４．第１電圧を前記複数のワードラインの中から選択された少なくとも１つのワードラインに選択的に提供するため、第２電圧を前記複数のワードラインの中で選択されなかった全てのワードラインに提供するため、第３電圧を前記複数のビットラインの中から選択された少なくとも１つのビットラインに提供するため、及び、第４電圧を前記複数のビットラインの中で選択されなかった全てのビットラインに提供するための、プログラム回路を更に備えている、第１項に記載の集積回路。

５．第１電圧を前記複数のワードラインの中から選択された少なくとも１つのワードラインに選択的に提供するため、第２電圧を前記複数のワードラインの中で選択されなかった少なくとも１つのワードラインに提供するため、第３電圧を前記複数のビットラインの中から選択された少なくとも１つのビットラインに提供するため、及び、第４電圧を前記複数のビットラインの中で選択されなかった少なくとも１つのビットラインに提供するための、プログラム回路を更に備えている、第１項に記載の集積回路。

６．前記第３電圧は最高電圧であり、前記第２電圧は中間電圧であり、前記第１電圧と前記第４電圧は前記中間電圧より低い、第５項に記載の集積回路。
７．前記第１電圧は前記第１電力供給電圧にほぼ等しく、前記第２電圧は第２電力供給電圧にほぼ等しく、前記第３電圧は前記第２電力供給電圧より大きく、前記第４電圧は前記第１電力供給電圧にほぼ等しい、第５項に記載の集積回路。

８．前記第３電圧は前記第２電力供給電圧の２倍より大きい、第７項に記載の集積回路。
９．ヒューズアドレスをデコードするため、及び、デコードされたヒューズアドレスを提供するための、アドレスデコード回路と、
前記デコードされたヒューズアドレスの少なくとも第１部分を受信するため、及び、それに応えて、少なくとも１つのビットラインを選択するための、ビットライン選択回路と、
前記デコードされたヒューズアドレスの少なくとも第２部分を受信するため、及び、それに応えて、少なくとも１つのワードラインを選択するための、ワードライン選択回路と、を更に備えている、第１項に記載の集積回路。

１０．前記ビットライン選択回路は、前記デコードされたヒューズアドレスの少なくとも前記第１部分を受信したことに応えて、複数のビットラインを選択する、第９項に記載の集積回路。

１１．前記ワードライン選択回路は、前記デコードされたヒューズアドレスの少なくとも前記第２部分を受信したことに応えて、複数のワードラインを選択する、第９項に記載の集積回路。

１２．前記ヒューズのアドレスを提供するためのアドレス生成回路を更に備えている、第１項に記載の集積回路。
１３．前記ヒューズは、電気的にプログラム可能なヒューズを備えている、第１項に記載の集積回路。

１４．前記ヒューズは、アンチフューズを備えている、第１項に記載の集積回路。
１５．前記ヒューズは、ポリシリコンを備えている、第１項に記載の集積回路。
１６．前記ヒューズは、金属を備えている、第１項に記載の集積回路。

１７．前記ヒューズは、けい化ポリシリコンを備えている、第１項に記載の集積回路。
１８．メモリを提供するための方法において、
複数のビットラインを提供する段階と、
複数のワードラインを提供する段階と、
複数のメモリセルを提供する段階であって、各メモリセルは、第１端子と第２端子を有しているヒューズと、制御電極と第１電流電極と第２電流電極を有しているトランジスタと、を備えている、複数のメモリセルを提供する段階と、から成り、
前記トランジスタの前記制御電極は、前記トランジスタの前記第１電流電極と前記ヒューズの前記第１端子に連結されており、
前記ヒューズの前記第２端子は、前記複数のビットラインの１つに連結されており、
前記トランジスタの前記第２電流電極は、前記複数のワードラインの１つに連結されており、
前記トランジスタと前記ヒューズを組み合わせた総インピーダンスは、前記複数のビットラインの前記１つと前記複数のワードラインの前記１つの間に流れる電流が前記ヒューズをプログラムできるほど十分に低い、方法。

１９．集積回路において、
複数のヒューズと、
前記複数のヒューズをプログラムするためのヒューズプログラム回路と、
前記ヒューズプログラム回路に連結されている複数のビットラインと、
複数のワードラインと、
前記複数のビットラインと前記複数のワードラインに連結されている複数のメモリセルであって、各メモリセルは、前記複数のヒューズの１つを備えており、前記複数のヒューズのそれぞれは、第１ヒューズ端子と第２ヒューズ端子を有しており、各メモリセルは、更に、第１端子を有し且つ第２端子を有している素子を備えている、複数のメモリセルと、を備えており、
前記第１ヒューズ端子は、前記素子の前記第１端子に連結されており、
前記第２ヒューズ端子は、前記複数のビットラインの１つに連結されており、
前記装置の前記第２端子は、前記複数のワードラインの１つに連結されている、集積回路。

２０．前記複数のヒューズは、電気的にプログラム可能なヒューズを備えている、第１９項に記載の集積回路。

１０ 集積回路
１２ 外部バスインターフェイス
１４ 他の回路
１６ プロセッサ
１８ アドレス生成回路
２０ メモリ
２２ バス
２４、２６、２８ 端子
３０ 信号
３２ データ信号
４０ メモリアレイ
４２ ビットライン選択回路
４４ プログラム／読み出し回路
４６ アドレスデコード回路
４８ ワードライン選択回路
５０−５８ トランジスタ
６０−６８ ヒューズ
７０、７２、７４ ワードライン
８０、８２、８４ ビットライン
９０、９１、９２、９３ ノード

Claims (20)

1. 第１ヒューズをプログラムするための方法において、
   アレイ状に配列されている複数のヒューズを提供する段階であって、前記アレイは、複数のヒューズ・ワードライン及びビットラインを備えており、前記複数のヒューズは、前記第１ヒューズを備えている、複数のヒューズを提供する段階と、
   第１電圧を、選択されたワードラインに提供する段階と、
   大きさが前記第１電圧より大きい第２電圧を、選択されなかったワードラインに提供する段階と、
   大きさが前記第２電圧より大きい第３電圧を、選択されたビットラインに提供する段階と、から成り、
   前記第１ヒューズは、前記第１、第２、及び第３電圧を提供する段階に応えてプログラムされる、方法。
2. 前記第１ヒューズは、電気的にプログラム可能である、請求項１に記載の方法。
3. 第２ヒューズは、前記選択されたビットラインと前記選択されなかったワードラインに連結されており、前記第２ヒューズは、前記第２及び第３電圧を提供する段階に応えて、プログラムされないままである、請求項１に記載の方法。
4. 大きさが前記第１電圧の大きさにほぼ等しい第４電圧を、選択されなかったビットラインに提供する段階を更に含んでいる、請求項３に記載の方法。
5. 第３ヒューズは、前記選択されなかったビットラインと前記選択されなかったワードラインに連結されており、前記第３ヒューズは、前記第２及び第４電圧を提供する段階に応えて、プログラムされないままである、請求項４に記載の方法。
6. 第４ヒューズは、前記選択されなかったビットラインと前記選択されたワードラインに連結されており、前記第４ヒューズは、前記第１及び第４電圧を提供する段階に応えて、プログラムされないままである、請求項５に記載の方法。
7. 前記第１電圧は、第１電力供給電圧にほぼ等しく、前記第２電圧は、第２電力供給電圧にほぼ等しい、請求項１に記載の方法。
8. 前記第３電圧の大きさは、前記第２電力供給電圧の大きさの２倍より大きい、請求項７に記載の方法。
9. 前記選択されたビットラインと前記選択されなかったワードラインに連結されているトランジスタは、前記第１、第２、及び第３電圧を提供する段階に応えて、バックバイアスを掛けられる、請求項１に記載の方法。
10. 第１ヒューズを読み出す方法において、
    アレイ状に配列されている複数のヒューズを提供する段階であって、前記アレイは、複数のヒューズ・ワードライン及びビットラインを備えており、前記複数のヒューズは、前記第１ヒューズを備えている、複数のヒューズを提供する段階と、
    第１電圧を、選択されたワードラインに提供する段階と、
    大きさが前記第１電圧より大きい第２電圧を、選択されなかったワードラインに提供する段階と、
    大きさが前記第２電圧にほぼ等しい第３電圧を、選択されたビットラインに提供する段階と、
    前記第１、第２、第３電圧を提供する段階に応えて、前記第１ヒューズを読み出す段階と、から成る方法。
11. 前記第１ヒューズは、電気的にプログラム可能である、請求項１０に記載の方法。
12. 前記読み出す段階は、前記選択されたビットラインの電流と、複数の選択されなかったビットラインの複数の電流を比較する段階を含んでいる、請求項１０に記載の方法。
13. 第２ヒューズは、前記選択されたビットラインと前記選択されなかったワードラインに連結されており、前記第２ヒューズは、前記第２及び第３電圧を提供する段階に応えて、読み出されないままである、請求項１０に記載の方法。
14. 前記第１ヒューズを読み出す段階によって、前記第２ヒューズがプログラムされることはない、請求項１３に記載の方法。
15. 大きさが前記第１電圧の大きさにほぼ等しい第４電圧を、選択されなかったビットラインに提供する段階を更に含んでいる、請求項１３に記載の方法。
16. 第３ヒューズは、前記選択されなかったビットラインと前記選択されなかったワードラインに連結されており、前記第３ヒューズは、前記第２及び第４電圧を提供する段階に応えて、読み出されないままである、請求項１５に記載の方法。
17. 第４ヒューズは、前記選択されなかったビットラインと前記選択されたワードラインに連結されており、前記第４ヒューズは、前記第１及び第４電圧を提供する段階に応えて、読み出されないままである、請求項１６に記載の方法。
18. 前記第１ヒューズを読み出す段階によって、前記第２、第３、及び第４ヒューズがプログラムされることはない、請求項１７に記載の方法。
19. 第１ヒューズにアクセスするための方法において、
    アレイ状に配列されている複数のヒューズを提供する段階であって、前記アレイは、複数のヒューズ・ワードライン及びビットラインを備えており、前記複数のヒューズは、第１ヒューズを備えている、複数のヒューズを提供する段階と、
    第１電圧を、選択されたワードラインに提供する段階と、
    大きさが前記第１電圧より大きい第２電圧を、選択されなかったワードラインに提供する段階と、
    大きさが前記第２電圧より大きいか又はそれにほぼ等しい第３電圧を、選択されたビットラインに提供する段階と、から成る方法。
20. 前記第１ヒューズに対応するアドレスを提供する段階と、
    前記アドレスを使用して、前記選択されたワードラインを選択する段階と、
    前記アドレスを使用して、前記選択されたビットラインを選択する段階と、を更に含んでいる、請求項１９に記載の方法。

Images