JP2005011495A - トランジスタを用いないランダムアクセスメモリ - Google Patents

Abstract

【課題】アクセストランジスタを必要とせずにコアセルに対する選択的なアクセスを可能にするメモリセル構造体の提供。
【解決手段】メモリコアがビット線およびワード線を備えている。メモリコアは、また、ワード線およびビット線に電気的に接続されたコアセルを備えている。コアセルはしきい値変化材料を備えている。しきい値変化材料は、プログラムされて、ワード線に印加された電圧に基づいてコアセルに対するアクセスを可能にする。メモリコアセルにアクセスする方法も説明してある。
【選択図】図１

Description

本発明は、一般的にはメモリ素子に関し、より詳しくは、アクセストランジスタを必要としないメモリセル構造体に関する。

典型的なメモリセルは、各セルにアクセスするために、１つ以上のトランジスタなどの切換え（ｓｔｅｅｒｉｎｇ）要素を備えている。このアクセストランジスタはダイオードであっても良いが、これは、メモリセルのワード線からビット線へのアクセスを可能にする働きをする。つまり、アクセストランジスタは、データをメモリセルに読み書きするためにワード線からビット線へのアクセスを可能にする関門として働く。カルコゲン化物メモリセルに関しては、カルコゲン化物メモリセルをプログラムするために必要な電流／電圧は、動作電流／電圧に比べて高い。したがって、アクセストランジスタがそのプログラミング電圧を処理できないこともあり得る。その場合には、大電流はメモリセルのアクセストランジスタとして働くトランジスタやダイオードに損傷を与え得るので、プログラミングに使用できる電流が制限されることになる。

したがって、アクセストランジスタを必要とせずにコアセルに対する選択的なアクセスを可能にするメモリセル構造体が必要である。

広く言えば、本発明では、プログラムされて切換え要素として機能することが可能なしきい値変化材料を用いることによって、メモリコアセルにアクセスするためのアクセストランジスタ（これは切換え要素とも呼ばれる）が省略できるようにする。

本発明の１つの観点では、メモリコアが提供される。このメモリコアはビット線およびワード線を備えている。ワード線およびビット線に電気的に接続されたコアセルが設けてある。コアセルはしきい値変化材料を備えている。しきい値変化材料は、プログラムされて、ワード線に印加された電圧に基づいてコアセルに対するアクセスを可能にする。

一実施例では、しきい値変化材料はトランジスタ様の性質を備えており、メモリコアが切換え素子とメモリ素子との両方として機能することを可能にしている。一実施例では、しきい値変化材料は浮遊（電位）手法またはバイアス手法によってプログラムされる。

本発明の別の観点では、メモリコアセルへのアクセスを可能にする方法が提供される。この方法では、最初に、メモリコアセルへのアクセスのためのしきい値電圧が決定される。次いで、メモリコアセルのしきい値変化材料が、プログラムされて、そのしきい値電圧でのメモリコアセルへのアクセスを可能にする。次に、メモリコアセルに接続されたワード線に電圧が印加される。電圧がしきい値電圧の大きさを少なくとも有する場合には、本方法により、メモリコアセルへのアクセスが行われる。

本発明の更に別の観点では、カルコゲン化物メモリ素子を読出す方法が提供される。この方法では、最初に、ワード線に読出し電圧が印加される。読出し電圧はカルコゲン化物メモリ素子に直接アクセスするように構成されている。次いで、このワード線に対応するビット線にゼロバイアスが印加される。次に、カルコゲン化物メモリ素子に記憶された値が読出される。

当業者には、本発明に係るＶ_thを調節する方法が様々なメモリ／固体素子に応用できることが理解できるであろう。このメモリコアの著しい長所の１つは、信号をメモリコアセルに対して切換える要素として機能するアクセストランジスタを省略できることである。

以上の一般的記述や以下の詳細な記述は例示であって、例示のために行うに過ぎず、請求範囲に記載した本発明を制限しないことに留意されたい。

以下では、添付図面を参照しながら本発明のいくつかの実施例を詳細に説明する。

本発明では、しきい値変化材料をメモリセルに組込むことによってアクセストランジスタの必要性をなくする。一実施例では、このしきい値変化材料はカルコゲン化物材料である。Ｖ_thを変化させることのできる材料のしきい値電圧Ｖ_thを調節することに関するより詳しい情報は、本願と同じ日付で提出された「メモリセルのしきい値電圧を調節する方法」に関する関連米国特許出願第 号（特許事務所文書番号第ＭＸＩＣＰ０２０号）に開示されている。この関連出願の開示の全体は、この参照により本明細書に組込まれる。一実施例では、しきい値変化材料のトランジスタ様の性質を利用してアクセストランジスタやＰ−Ｎダイオードなどの切換え要素の省略を可能にすることによって、メモリセル構造体を簡略化する。カルコゲン化物メモリセルを論理回路内に用いてシステムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ（１つのチップ上に構成されたシステム））を構成しても良いことは当業者には明らかであろう。更に、カルコゲン化物に関しては、プログラム後に不揮発性である性質によって、読出しおよび書込みの動作が比較的高速で可能となる。また、カルコゲン化物材料などのしきい値変化材料に付随するプログラミング電圧がフラッシュＲＯＭのプログラミング電圧よりずっと低いことに留意されたい。例えば、カルコゲン化物メモリセルに付随するプログラミング電圧は約５Ｖであり、これに対して、フラッシュＲＯＭのプログラミング電圧は約１０Ｖである。

カルコゲン化物メモリセルは切換え素子とメモリ素子との両方として機能できる。したがって、カルコゲン化物メモリセルのみを製造することはトランジスタとカルコゲン化物メモリセルとの両方を組合せるよりずっと容易である。更に、このメモリセルは切換え素子としても動作するので、切換え素子とメモリセルとを個別に備えたメモリより、同じ記憶容量に対するチップサイズが小さくなる。または、切換え素子とメモリセルとを個別に備えたメモリよりデュアル機能カルコゲン化物メモリセルの方が記憶容量を大きくできる。本明細書で説明するように、最小サイズのカルコゲン化物メモリ素子はアクセストランジスタより大電流を流すことができる。ここで、カルコゲン化物はしきい値変化材料の例として用いられているのであり、本明細書に説明する実施例はカルコゲン化物材料に限定されないことに留意されたい。つまり、カルコゲン化物材料の望ましい特性、すなわち、安定で調整可能な電圧しきい値（Ｖ_th）を有すること、を備えたどんな適切な材料を用いて不揮発性デュアル機能メモリセルを構成しても良い。

図１は、異なるＶ_thを有するカルコゲン化物メモリセルのＩ−Ｖ曲線を示す図である。上述の関連出願（特許事務所文書番号第ＭＸＩＣＰ０２０号）で説明してあるように、カルコゲン化物のＶ_thを、この膜にエネルギを付与することによって調節しても良い。したがって、メモリコア内に異なるＶ_thを有するカルコゲン化物メモリセルが存在しても良い。この素子は、電圧がＶ_thより大きい場合には、高レベルの電流を流すことができ、電圧がＶ_thより小さい場合には、電流を阻止することができるので、この素子は能動的切換え素子として機能できる。Ｖ_thを調整することができ、また、Ｖ_thはプログラミング後に安定であるので、セルが不揮発性メモリ素子として機能できることに留意されたい。図１では、メモリセルに付随する第１のしきい値電圧（Ｖ_th1）が線１０２によって示してあり、メモリセルに付随する第２のしきい値電圧（Ｖ_th2）が線１０４によって示してある。

図２は、カルコゲン化物メモリ素子の電流（Ｉ）−電圧（Ｖ）特性の対称性を示すグラフである。この図では、カルコゲン化物メモリ素子のＩおよびＶの間の関係が対称であることが線１０６によって示されている。

図３は、デュアル機能メモリセルを有するメモリアレイを示す簡略模式図である。メモリセル１０８ａ〜１０８ｎが、ワード線（ＷＬｎ）ＷＬｎ−１〜ＷＬｎ＋１とビット線ＢＬｎ−１〜ＢＬｎ＋１とで構成された格子内に示してある。カルコゲン化物メモリセルはメモリ素子と切換え素子との両方として機能できるのでアクセストランジスタが必要でない。

図４Ａ−図４Ｄは、カルコゲン化物メモリ素子に適用して良いプログラミング手法に関連する例を示す図である。図４Ａには浮遊（電位）プログラミング手法が示してある。この例では、カルコゲン化物メモリ素子が、状態１に対応する下側電圧しきい値（Ｖ_thl）と状態０に対応する上側電圧しきい値（Ｖ_thh）という２つの電圧しきい値を有すると仮定する。図４Ａには、セルに印加されたバイアスとその結果生じるバイアスとが示してある。選択されていないセルには−Ｖｐ〜＋Ｖｐのバイアスが付随している。選択されているセルには＋Ｖｐの順バイアスが付随している。セル１０８ｓが、選択されているセルを表しており、１０８ａ〜１０８ｎのうちのその他は、選択されていないセルを表している。表１に、プログラム１およびプログラム０のプログラミング方法をまとめてある。

表１にまとめたように、選択されたビット線はゼロであり、選択されたワード線は、選択されたプログラムないし状態（ＶｐｌまたはＶｐｈ）に依存する。

図４Ｂにはバイアスプログラミング手法が示してある。図４Ｂには印加されたバイアスが示してある。この場合には、選択されていないワード線およびビット線に電圧（バイアス）が印加されても良い。選択されているセル１０８ｓには＋Ｖｐの順バイアスが付随している。カルコゲン化物メモリ素子が、状態１に対応する下側電圧しきい値（Ｖ_thl）と状態０に対応する上側電圧しきい値（Ｖ_thh）という２つの電圧しきい値を有すると仮定しても良い。表２に、状態１および０に対するプログラミング方法をまとめてある。

表２にまとめたように、選択されたビット線はゼロであり、選択されたワード線は、選択されたプログラムないし状態（ＶｐｌまたはＶｐｈ）に依存する。図４Ｃおよび図４Ｄにそれぞれ示したＶ／２法およびＶ／３法という２つのバイアスプログラミング方法の例を用いても良いことに留意されたい。言うまでもなく、本明細書に示した方法は例示であって、制限を意図するものではないので、その他のバイアスプログラミング方法を用いても良い。

図４ＣにはＶ／２法の図が示してある。図４Ｃにはセルに印加されたバイアスとその結果生じるバイアスとが示してある。選択されているセル１０８ｓには＋Ｖｐの順バイアスが付随しており、その他の選択されていないセルには＋Ｖｐ／２の順バイアスが付随している。カルコゲン化物メモリ素子が、状態１に対応する下側電圧しきい値（Ｖ_thl）と状態０に対応する上側電圧しきい値（Ｖ_thh）という２つの電圧しきい値を有すると仮定しても良い。表３に、状態１および０に対するプログラミング方法をまとめてある。

表３にまとめたように、選択されたビット線はゼロであり、選択されたワード線は、選択されたプログラムないし状態（ＶｐｌまたはＶｐｈ）に依存する。

図４ＤにはＶ／３法の図が示してある。図４Ｄにはセルに印加されたバイアスとその結果生じるバイアスとが示してある。選択されているセル１０８ｓには＋Ｖｐの順バイアスが付随しており、その他の選択されていないセルは、順バイアスが付随している状態と逆バイアスが付随している状態との２つのうちの１つの状態になる。セル１０８ｆには＋Ｖｐ／３の順バイアスが付随しており、セル１０８ｒには−Ｖｐ／３の逆バイアスが付随している。カルコゲン化物メモリ素子が、状態１に対応する下側電圧しきい値（Ｖ_thl）と状態０に対応する上側電圧しきい値（Ｖ_thh）という２つの電圧しきい値を有すると仮定しても良い。表４に、状態１および０に対するプログラミング方法をまとめてある。

表４にまとめたように、選択されたビット線はゼロであり、選択されたワード線は、選択されたプログラムないし状態（ＶｐｌまたはＶｐｈ）に依存する。プログラミング電圧の限度はＶｔｈ ｈｉｇｈ＜Ｖｐ＜３Ｖｔｈ ｌｏｗと表せることに留意されたい。

読出し方法には、浮遊（電位）法とバイアス法とがある。浮遊（電位）法では、選択されたワード線（またはビット線）に対してＶ_thlとＶ_thhとの間のバイアスＶ_rが印加され、選択されたワード線（またはビット線）に対してゼロバイアスが印加される。その他のワード線およびビット線は浮遊電位にある。バイアス法では、選択されたワード線（またはビット線）に対してＶ_thlとＶ_thhとの間のバイアスＶ_rが印加され、選択されたワード線（またはビット線）に対してゼロバイアスが印加される。その他のワード線およびビット線には０＜Ｖ＜Ｖ_thlの或るバイアスが印加される。Ｖ／２法およびＶ／３法という２つのバイアス法の例を既に説明した。

図５Ａ〜図５Ｃは、素子を読出す方法の３つの例を示す図である。図５Ａ−図５Ｃの各図にはセルに印加されたバイアスとその結果生じるバイアスとが示してある。図５Ａには、バイアスが−Ｖ_r-＞＋Ｖ_rであって、選択されているセル１０８ｓには＋Ｖｒの順バイアスが付随する浮遊（電位）法が示してある。図５ＢにはＶ／２読出し法が示してある。選択されているセル１０８ｓには＋Ｖｒの順バイアスが付随している。図５Ｂのその他の選択されていないセルには＋Ｖｒ／２の順バイアスが付随している。図５ＣにはＶ／３読出し法が示してある。選択されているセル１０８ｓには＋Ｖ_rの順バイアスが付随している。図５Ｃのその他の選択されていないセルには＋Ｖ_r／３の順バイアスまたは−Ｖ_r／３の逆バイアスが付随している。選択されていないセルは、既に図４Ｄで説明したものと同様のパターンを形成することに留意されたい。

要約すれば、本発明では、コアセルへのアクセスを可能にするアクセストランジスタの必要性をなくせるメモリコアが提供される。つまり、コアセルがカルコゲン化物材料などのしきい値変化材料を備えていることにより、コアセルのプログラミングを用いてコアセルへのアクセスが行える。この方法では、本質的に、切換え要素は、しきい値変化材料をプログラムすることによって実施される。本明細書で説明した実施例ではアクセストランジスタ用の信号がもはや不要となるので、このアクセストランジスタの省略によって復号論理回路も簡略化されることが当業者には明らかであろう。

本明細書では、本発明をいくつかの実施例を用いて説明した。本発明の明細書および実施例を考察すれば、本発明のその他の実施例も可能であることが当業者には明らかであろう。上述の実施例および好適な特徴は例示であって、本発明の範囲は添付した請求範囲およびそれに同等のものによって規定されることに留意されたい。

本明細書に組込まれてその一部分を構成する添付図面は、本発明の実施例を例示するために添付したのであり、記載と共に参照されて本発明の原理を説明するためのものである。

異なるＶｔｈを有するカルコゲン化物メモリセルのＩ−Ｖ曲線を示す図である。 カルコゲン化物メモリ素子の電流（Ｉ）−電圧（Ｖ）特性の対称性を示すグラフである。 デュアル機能メモリセルを有するメモリアレイを示す簡略模式図である。 カルコゲン化物メモリ素子に適用して良いプログラミング手法に関連する例を示す図である。 カルコゲン化物メモリ素子に適用して良いプログラミング手法に関連する例を示す図である。 カルコゲン化物メモリ素子に適用して良いプログラミング手法に関連する例を示す図である。 カルコゲン化物メモリ素子に適用して良いプログラミング手法に関連する例を示す図である。 素子を読出す方法の３つの例のうちの１つを示す図である。 素子を読出す方法の３つの例のうちの１つを示す図である。 素子を読出す方法の３つの例のうちの１つを示す図である。

符号の説明

１０２ 線
１０４ 線
１０６ 線

Claims (20)

1. ワード線と、
   ビット線と、
   ワード線およびビット線に電気的に接続されたコアセルであって、このコアセルはしきい値変化材料を備えており、しきい値変化材料は、プログラムされて、ワード線に印加された電圧に基づいてコアセルに対するアクセスを可能にするコアセルと、を備えているメモリコア。
2. 前記コアセルが不揮発性メモリとして機能するように構成されている請求項１に記載のメモリコア。
3. 前記しきい値変化材料がカルコゲン化物材料である請求項１に記載のメモリコア。
4. 前記コアセルが切換え（ｓｔｅｅｒｉｎｇ）素子および記憶素子として機能するように更に構成されている請求項１に記載のメモリコア。
5. 前記しきい値変化材料が浮遊（電位）手法およびバイアス手法のうちの１つによってプログラムされる請求項１に記載のメモリコア。
6. 前記浮遊（電位）手法において、当該ワード線はゼロバイアスに保たれ、その他のワード線は浮遊電位に保たれる請求項５に記載のメモリコア。
7. 前記バイアス手法において、当該ワード線はゼロバイアスに保たれ、その他のワード線に対してはほぼゼロとほぼ下側しきい値電圧との間のバイアスが印加される請求項５に記載のメモリコア。
8. 前記しきい値変化材料が浮遊（電位）手法およびバイアス手法のうちの１つによって読出される請求項１に記載のメモリコア。
9. 前記コアセルがコアセルアレイの１つのコアセルであり、各コアセルはしきい値変化材料のトランジスタの性質を利用して各コアセルへの信号アクセスを決定する請求項１に記載のメモリコア。
10. メモリコアセルへのアクセスのためのしきい値電圧を決定することと、
    メモリコアセルのしきい値変化材料をプログラムしてそのしきい値電圧でのメモリコアセルへのアクセスを可能にすることと、
    メモリコアセルに接続されたワード線に電圧を印加することと、
    電圧がしきい値電圧の大きさを少なくとも有する場合に、メモリコアセルにアクセスすることと、
    を備えているメモリコアセルへのアクセスを可能にする方法。
11. メモリコアセルのしきい値変化材料を前記プログラムしてそのしきい値電圧でのメモリコアセルへのアクセスを可能にすることが、
    浮遊（電位）手法を使用すること
    を含んでいる請求項１０に記載の方法。
12. メモリコアセルのしきい値変化材料を前記プログラムしてそのしきい値電圧でのメモリコアセルへのアクセスを可能にすることが、
    バイアス手法を使用すること
    を含んでいる請求項１０に記載の方法。
13. 前記電圧がしきい値電圧より小さい場合には、メモリコアセルへのアクセスを拒否すること
    を更に備えている請求項１０に記載の方法。
14. 前記しきい値変化材料がカルコゲン化物材料である請求項１０に記載の方法。
15. 前記メモリコアセルが不揮発性メモリコアセルである請求項１０に記載の方法。
16. ワード線に読出し電圧を印加することであって、この読出し電圧はカルコゲン化物メモリ素子に直接アクセスするように構成されていることと、
    このワード線に対応するビット線にゼロバイアスを印加することと、
    カルコゲン化物メモリ素子に記憶された値を読出すことと、
    を備えているカルコゲン化物メモリ素子を読出す方法。
17. その他のワード線とその他のビット線との両方を浮遊状態に保つこと
    を更に備えている請求項１６に記載の方法。
18. その他のワード線とその他のビット線との両方にバイアス電圧を印加すること
    を更に備えている請求項１６に記載の方法。
19. 前記バイアス電圧がしきい値電圧より小さい請求項１８に記載の方法。
20. 前記バイアス電圧が、読出し電圧の約１／２、読出し電圧の約１／３、読出し電圧の約２／３、のうちの１つである請求項１８に記載の方法。

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