JPH1197556A

JPH1197556A - 薄膜半導体装置及びｉｃカード、これらの製造方法及び書込み読出し方法並びに電子機器

Info

Publication number: JPH1197556A
Application number: JP27213197A
Authority: JP
Inventors: Satoshi Inoue; 聡井上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-09-18
Filing date: 1997-09-18
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】非単結晶半導体にて形成された薄膜トランジ
スタのしきい値電圧の変化を利用した薄膜半導体装置及
びＩＣカード、これらの製造方法及び書込み読出し方法
並びに電子機器を提供すること。【解決手段】選択されるメモリセルＭ1 には、ワード
線１４から、書込み電圧又は読出し電圧が印加され、非
選択のメモリセルには、ワード線１４から、非書込み電
圧又は非読出し電圧が印加され、メモリトランジスタ１
２のチャネル長及びチャネル幅は、書込み電圧が印加さ
れてドレイン電流が流れたときに、しきい値電圧が第１
の電圧から第２の電圧に変化するように設定され、読出
し電圧は、しきい値電圧が第１の電圧のとき（消去状
態）にメモリトランジスタ１２がＯＮとなり、しきい値
電圧が第２の電圧のとき（書込み状態）にメモリトラン
ジスタ１２がＯＦＦとなる電圧に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非単結晶の半導体
薄膜を用いたプログラマブルＲＯＭとしての薄膜半導体
装置及びＩＣカード、これらの製造方法及び書込み読出
し方法並びに電子機器に関する。

【０００２】

【発明の背景】非単結晶の半導体薄膜を用いて形成され
た薄膜トランジスタ（ＴＦＴ）は、例えば、アクティブ
マトリクス型液晶表示装置などで、スイッチング素子と
して使用されている。

【０００３】ところで、薄膜トランジスタでは、ゲート
電圧Ｖg とドレイン電流Ｉd との関係を示す曲線が移動
する、即ち、しきい値電圧の変化が生じることがある。
したがって、このしきい値電圧の変化を利用すれば、薄
膜トランジスタもプログラマブルＲＯＭとして用いるこ
とができる。そこで、本願発明者等は、しきい値電圧の
変化が何に起因するかを研究した。

【０００４】薄膜トランジスタを作動させて、そのしき
い値電圧の変化を測定したところ、図１９に示すよう
に、しきい値電圧がエンハンスメント側に変化すること
がある。その時の温度を測定したところ、予想外に高い
発熱が生じていることが明らかになった。この理由は、
薄膜トランジスタのチャネル部の周囲が、熱導伝率の悪
い膜（例えば、ＳｉＯ₂ 膜）で囲まれているためであ
る。さらに、図２０に示すように、加熱することによ
り、しきい値電圧が変化することも判った。従って上記
のしきい値電圧の変化は、熱によるものと考えることが
できる。

【０００５】また、チャネル幅Ｗ及びチャネル長Ｌにつ
いて、図２１に示すように、Ｗ／Ｌが一定ならば、Ｗ，
Ｌのそれぞれの値が小さいほど、しきい値電圧の変化が
大きくなることが実験により判った。その理由は、トラ
ンジスタのサイズが小さくなってチャネル幅Ｗが短くな
ると、単位面積当たりに大きなドレイン電流Ｉd が流
れ、発熱量が多くなるからであると考えられる。このこ
とから、しきい値電圧の変化は、薄膜トランジスタのサ
イズに依存すると考えることができる。

【０００６】さらに、チャネル幅Ｗが一定ならば、既に
知られているように、チャネル長Ｌが短いほどドレイン
電流Ｉd が大きくなる。したがって、チャネル長Ｌを短
くすると、ドレイン電流Ｉd が大きくなって発熱量が多
くなると考えられる。このことから、しきい値電圧の変
化は、チャネル幅Ｗとチャネル長Ｌとの比率にも依存す
ると考えられる。

【０００７】また、もし薄膜トランジスタのチャネル部
周辺に可動性イオンが存在する場合、セルフヒーティン
グにより上記イオンが動き易くなり、しきい値電圧に影
響を与えることも判った。この場合、しきい値電圧は逆
の方向（デプレッション側）に変化する。

【０００８】以上のように、本願発明者等によって、薄
膜トランジスタの特性の変化の原因が明らかになった。

【０００９】本発明は、非単結晶半導体にて形成された
薄膜トランジスタのしきい値電圧の変化を利用した薄膜
半導体装置及びＩＣカード、これらの製造方法及び書込
み読出し方法並びに電子機器を提供することにある。

【００１０】

【課題を解決するための手段】（１）本発明に係る薄膜半導体記憶装置は、ＭＯＳ形の
メモリトランジスタを含む複数のメモリセルと、各メモ
リセルに接続されるワード線及びビット線と、を有し、
前記メモリトランジスタは、非単結晶の半導体薄膜に形
成されたチャネル領域、ソース領域及びドレイン領域
と、前記チャネル領域の上に絶縁膜を介して形成された
ゲート電極と、前記ソース領域に接続されるソース電極
と、前記ドレイン領域に接続されるドレイン電極と、を
有し、前記ワード線は前記ゲート電極に接続され、前記
ビット線は、前記ソース電極及びドレイン電極のいずれ
か一方に接続され、選択されるメモリセルには、前記ワ
ード線から、書込み電圧又は読出し電圧が印加され、非
選択のメモリセルには、前記ワード線から、非書込み電
圧又は非読出し電圧が印加され、前記チャネル領域のチ
ャネル長及びチャネル幅は、前記書込み電圧が前記ゲー
ト電極に印加されてドレイン電流が流れたときに発生す
る熱によって、しきい値電圧が第１の電圧から第２の電
圧に変化するように設定され、前記読出し電圧は、前記
しきい値電圧が前記第１の電圧のときに前記メモリトラ
ンジスタがＯＮ、ＯＦＦのいずれか一方となり、前記し
きい値電圧が前記第２の電圧のときに前記メモリトラン
ジスタがＯＮ、ＯＦＦのいずれか他方となる電圧に設定
される。

【００１１】本発明は、非単結晶からなるＭＯＳ形の薄
膜トランジスタの特性を利用したプログラマブルＲＯＭ
である。すなわち、薄膜トランジスタを駆動すると、し
きい値の変化が生じることがあるので、これを利用して
プログラマブルＲＯＭを構成したのが本発明である。

【００１２】本発明によれば、メモリトランジスタのチ
ャネル領域のチャネル長及びチャネル幅は、書込み電圧
がゲート電極に印加されてドレイン電流が流れたときに
発生する熱によって、しきい値電圧が第１の電圧から第
２の電圧に変化するように設定されている。

【００１３】ここで、メモリトランジスタのサイズが小
さいほど、又はチャネル幅が一定ならばチャネル長が短
いほど、しきい値電圧の変化が大きくなることが、本願
発明者等の研究によって明らかとなった。

【００１４】したがって、選択されるメモリセルのメモ
リトランジスタに、書込み電圧を印加すると、しきい値
電圧が第１の電圧から第２の電圧に変化する。これによ
って、書込みを行うことができる。そして、しきい値の
変化の有無を検出することで、読出しを行うことができ
る。

【００１５】具体的には、しきい値電圧が第１の電圧の
ときにメモリトランジスタがＯＮ、ＯＦＦのいずれか一
方となり、しきい値電圧が第２の電圧のときにメモリト
ランジスタがＯＮ、ＯＦＦのいずれか他方となるよう
に、読出し電圧が設定されている。そして、メモリトラ
ンジスタのＯＮ、ＯＦＦに対応して、ビット線の電位の
変化やドレイン電流の有無等を検出すれば、データの読
出しを行うことができる。

【００１６】本発明によれば、チャネル長及びチャネル
幅を所定の大きさに設計して簡単にプログラマブルＲＯ
Ｍを得ることができる。

【００１７】（２）上記薄膜半導体記憶装置において、
前記メモリセルは、ＯｎｅＴｉｍｅＰＲＯＭセル
として構成することができる。

【００１８】（３）上記薄膜半導体記憶装置において、
前記メモリトランジスタは、多結晶シリコンからなる薄
膜トランジスタ（ＴＦＴ；Thin Film Transistor）であ
ってもよい。

【００１９】（４）上記薄膜半導体記憶装置において、
前記薄膜トランジスタは、低温プロセスで形成されても
よい。ここで、低温プロセスして、例えば、レーザ光等
の照射によるアニールを用い、６００℃未満の低温処理
によってＴＦＴを形成するプロセスがある。

【００２０】（５）上記（１）記載の薄膜半導体記憶装
置において、各メモリセルの一部になるとともに、選択
される前記メモリトランジスタと前記ビット線とを導通
させ、非選択の前記メモリトランジスタと前記ビット線
との導通を遮断する選択トランジスタを有し、前記メモ
リトランジスタは、Ｎチャネル形であり、かつ、前記チ
ャネル領域と前記ゲート電極との間の前記絶縁層に、プ
ラスイオンからなる可動イオンが注入され、前記しきい
値電圧の変化は、前記第１の電圧より前記第２の電圧が
低いデプレッション形の方向への変化であり、前記読出
し電圧は、前記第２の電圧以上前記第１の電圧未満であ
ってもよい。

【００２１】この薄膜半導体記憶装置によれば、しきい
値電圧が、デプレッション形の方向に変化する。すなわ
ち、絶縁層に、プラスイオンからなる可動イオンが注入
されているので、ゲート電極にプラスの電圧が印加され
ると、チャネル領域付近に可動イオンが移動する。そし
て、チャネル領域には、可動イオンに引きつけられた電
子によってチャネルが形成される。このチャネルは、ゲ
ート電極へ電圧が印加されなくなっても形成されたまま
となる。こうして、しきい値電圧が、デプレッション形
の方向に変化する。

【００２２】そして、読出し電圧が、第２の電圧（書込み状態）≦読出し電圧＜第１の電圧
（消去状態）の関係となっているので、データの読出しを行うことが
できる。

【００２３】すなわち、消去状態では、読出し電圧＜しきい値電圧なので、メモリトランジスタがＯＦＦとなり、書込み状
態では、しきい値電圧≦読出し電圧なので、メモリトラ
ンジスタがＯＮとなって、データの読出しを行うことが
できる。

【００２４】なお、この薄膜半導体記憶装置では、選択
トランジスタによって、書込み及び読出しを行うメモリ
セルを選択するようになっている。

【００２５】（６）上記（５）記載の薄膜半導体記憶装
置において、前記可動イオンは、Ｎａ⁺、Ｋ⁺及びＨ⁺
のうちのいずれかであることが好ましい。

【００２６】（７）上記（５）又は（６）記載の薄膜半
導体記憶装置において、前記可動イオンを含み、スパッ
タリングによって形成される膜が、前記絶縁層の上に形
成されてもよい。

【００２７】こうすることで、膜に含まれる可動イオン
が絶縁層に注入される。

【００２８】（８）上記（５）〜（７）のいずれかに記
載の薄膜半導体記憶装置において、前記第２の電圧≦Ｇ
ＮＤ電位＜前記第１の電圧となり、前記読出し電圧は、
ＧＮＤ電位であってもよい。

【００２９】この薄膜半導体記憶装置によれば、読出し
電圧となるＧＮＤ電位は、共通電位として使用されるの
で、新たな電位の生成が不要である。

【００３０】（９）上記（５）〜（８）のいずれかに記
載の薄膜半導体記憶装置において、前記選択トランジス
タはＭＯＳ形であって、前記書込み電圧と同電圧によっ
てＯＮになり、ＧＮＤ電位によってＯＦＦとなり、か
つ、該選択トランジスタのチャネル長及びチャネル幅
は、前記書込み電圧の印加では、しきい値電圧の変化が
生じないように設定されてもよい。

【００３１】この薄膜半導体記憶装置によれば、メモリ
セルを選択するための選択トランジスタは、書込み電圧
と同電圧によってＯＮとなる。書込み電圧は、メモリト
ランジスタのしきい値電圧を変化させる電圧であるが、
選択トランジスタのしきい値電圧は、変化しないような
っている。したがって、同じ電圧を使用して、メモリト
ランジスタではしきい値電圧の変化によって書込みを行
うことができ、選択トランジスタでは、単にスイッチン
グを行うようになっている。

【００３２】また、選択トランジスタは、チャネル長及
びチャネル幅を所定の大きさに設計することで、しきい
値の変化が生じないようにすることができる。

【００３３】そして、選択トランジスタは、共通電位と
してのＧＮＤ電位によってＯＦＦになるため、新たに電
位を生成する必要がない。

【００３４】（１０）本発明に係る薄膜半導体記憶装置
の書込み読出し方法は、前記薄膜半導体装置は、ＭＯＳ
形のメモリトランジスタを含む複数のメモリセルと、各
メモリセルに接続されるワード線及びビット線と、を有
し、前記メモリトランジスタは、非単結晶の半導体薄膜
に形成されたチャネル領域、ソース領域及びドレイン領
域と、前記チャネル領域の上に絶縁膜を介して形成され
たゲート電極と、前記ソース領域に接続されるソース電
極と、前記ドレイン領域に接続されるドレイン電極と、
を有し、前記ワード線は前記ゲート電極に接続され、前
記ビット線は、前記ソース電極及びドレイン電極のいず
れか一方に接続され、選択されるメモリセルに前記ワー
ド線から書込み電圧を印加し、非選択のメモリセルに前
記ワード線から非書込み電圧を印加することで書込みを
行い、選択されたメモリセルに前記ワード線から読出し
電圧を印加し、非選択のメモリセルに前記ワード線から
非読出し電圧を印加することで読出しを行い、前記書込
み電圧は、前記ゲート電極に印加されてドレイン電流が
流れたときに、しきい値電圧が第１の電圧から第２の電
圧に変化する電圧に設定され、前記読出し電圧は、前記
しきい値電圧が前記第１の電圧のときに前記メモリトラ
ンジスタがＯＮ、ＯＦＦのいずれか一方となり、前記し
きい値電圧が前記第２の電圧のときに前記メモリトラン
ジスタがＯＮ、ＯＦＦのいずれか他方となる電圧に設定
される。

【００３５】本発明は、非単結晶からなるＭＯＳ形の薄
膜トランジスタの特性を利用したプログラマブルＲＯＭ
の書込み読出し方法である。すなわち、薄膜トランジス
タを駆動すると、しきい値の変化が生じるので、これを
利用してプログラマブルＲＯＭに、書込み読出しを行う
方法が本発明である。

【００３６】本発明によれば、メモリトランジスタのチ
ャネル領域のチャネル長及びチャネル幅は、書込み電圧
がゲート電極に印加されてドレイン電流が流れたとき
に、しきい値電圧が第１の電圧から第２の電圧に変化す
るように設定されている。

【００３７】ここで、メモリトランジスタのサイズが小
さいほど、又はチャネル幅が一定ならばチャネル長が短
いほど、しきい値電圧の変化が大きくなることが、本願
発明者等の研究によって明らかとなった。

【００３８】したがって、選択されるメモリセルのメモ
リトランジスタに、書込み電圧を印加すると、しきい値
電圧が第１の電圧から第２の電圧に変化する。これによ
って、書込みを行うことができる。そして、しきい値の
変化の有無を検出することで、読出しを行うことができ
る。

【００３９】具体的には、しきい値電圧が第１の電圧の
ときにメモリトランジスタがＯＮ、ＯＦＦのいずれか一
方となり、しきい値電圧が第２の電圧のときにメモリト
ランジスタがＯＮ、ＯＦＦのいずれか他方となるよう
に、読出し電圧を設定し、これを印加して読出しを行う
ことができる。

【００４０】（１１）上記（１０）記載の薄膜半導体記
憶装置の書込み読出し方法において、前記メモリトラン
ジスタは、Ｎチャネル形であり、前記しきい値電圧の変
化は、前記第１の電圧より前記第２の電圧が高くなるエ
ンハンスメント形の方向への変化であり、前記読出し電
圧は、前記第１の電圧以上前記第２の電圧未満であり、
前記非書込み電圧及び前記非読出し電圧は、前記しきい
値電圧の変化にかかわらず、前記メモリトランジスタを
ＯＦＦにする電圧であってもよい。

【００４１】この方法によれば、しきい値電圧がエンハ
ンスメント形の方向へ変化して、第１の電圧（消去状態）＜第２の電圧（書込み状態）となる薄膜半導体記憶装置が使用されている。したがっ
て、第１の電圧（消去状態）≦読出し電圧＜第２の電圧（書
込み状態）の関係にある読出し電圧を印加すると、消去状態では、
しきい値電圧≦読出し電圧なので、メモリトランジスタ
がＯＮとなる。また、書込み状態では、読出し電圧＜しきい値電圧なので、メモリトランジスタがＯＦＦとなる。これに基
づいて、データの読出しを行うことができる。

【００４２】（１２）上記（１１）記載の薄膜半導体記
憶装置の書込み読出し方法において、前記第１及び第２
の電圧は、いずれもＧＮＤ電位より高く、前記非書込み
電圧及び前記非読出し電圧は、ＧＮＤ電位であってもよ
い。

【００４３】この方法によれば、非書込み電圧及び非読
出し電圧として、ＧＮＤ電位が使用される。ＧＮＤ電位
は、共通電位として使用されるので、新たに電位を生成
しなくてもよい。

【００４４】（１３）上記（１０）記載の薄膜半導体記
憶装置の書込み読出し方法において、各メモリセルの一
部になるとともに、選択される前記メモリトランジスタ
と前記ビット線とを導通させ、非選択の前記メモリトラ
ンジスタと前記ビット線との導通を遮断する選択トラン
ジスタを有し、前記メモリトランジスタは、Ｎチャネル
形であり、かつ、前記チャネル領域と前記ゲート電極と
の間の前記絶縁層に、プラスイオンからなる可動イオン
が注入され、前記しきい値電圧の変化は、前記第１の電
圧より前記第２の電圧が低いデプレッション形の方向へ
の変化であり、前記読出し電圧は、前記第２の電圧以上
前記第１の電圧未満であってもよい。

【００４５】この方法では、しきい値電圧が、デプレッ
ション形の方向に変化する薄膜半導体記憶装置が使用さ
れる。すなわち、絶縁層に、プラスイオンからなる可動
イオンが注入されているので、ゲート電極にプラスの電
圧が印加されると、チャネル領域付近に可動イオンが移
動する。そして、チャネル領域には、可動イオンに引き
つけられた電子によってチャネルが形成される。このチ
ャネルは、ゲート電極への電圧の印加を解除しても形成
されたままとなる。こうして、しきい値電圧が、デプレ
ッション形の方向に変化する。

【００４６】そして、読出し電圧を、第２の電圧（書込み状態）≦読出し電圧＜第１の電圧
（消去状態）の関係となるように設定することで、データの読出しを
行うことができる。

【００４７】すなわち、消去状態では、読出し電圧＜しきい値電圧なので、メモリトランジスタがＯＦＦとなり、書込み状
態では、しきい値電圧≦読出し電圧なので、メモリトラ
ンジスタがＯＮとなる。これに基づいて、データの読出
しを行うことができる。

【００４８】なお、この薄膜半導体記憶装置では、選択
トランジスタによって、書込み及び読出しを行うメモリ
セルが選択される。

【００４９】（１４）上記（１３）記載の薄膜半導体記
憶装置の書込み読出し方法において、前記第２の電圧≦ＧＮＤ電位＜前記第１の電圧となり、前記読出し電圧は、ＧＮＤ電位であってもよ
い。

【００５０】この方法によれば、読出し電圧として、共
通電位としてのＧＮＤ電位が使用されるので、新たな電
位の生成が不要である。

【００５１】（１５）上記（１３）又は（１４）記載の
薄膜半導体記憶装置の書込み読出し方法において、前記
選択トランジスタはＭＯＳ形であって、前記書込み電圧
と同電圧によってＯＮになり、ＧＮＤ電位によってＯＦ
Ｆとなり、かつ、該選択トランジスタのチャネル長及び
チャネル幅は、前記書込み電圧の印加では、しきい値電
圧の変化が生じないように設定されてもよい。

【００５２】この方法では、メモリセルを選択するため
の選択トランジスタが、書込み電圧と同電圧によってＯ
Ｎとなる薄膜半導体記憶装置が使用される。書込み電圧
は、メモリトランジスタのしきい値電圧を変化させる電
圧であるが、選択トランジスタのしきい値電圧は、変化
しないようなっている。したがって、同じ電圧を使用し
て、メモリトランジスタではしきい値電圧の変化によっ
て書込みを行うことができ、選択トランジスタでは、単
にスイッチングを行うようになっている。

【００５３】そして、選択トランジスタは、共通電位と
してのＧＮＤ電位によってＯＦＦになるため、新たに電
位を生成する必要がない。

【００５４】（１６）本発明に係る薄膜半導体記憶装置
の製造方法は、基板上に分離層を形成する工程と、前記
分離層上に、薄膜半導体記憶回路と露出する電極部とを
含む被転写層を形成する工程と、転写体に配線パターン
を形成する工程と、前記配線パターンと前記電極部とが
導通する位置関係で、前記被転写層を前記転写体に接合
する工程と、前記分離層を境にして、前記基板を前記被
転写層より除去する工程と、を有し、前記薄膜半導体記
憶回路は、ＭＯＳ形のメモリトランジスタを含む複数の
メモリセルと、各メモリセルに接続されるワード線及び
ビット線と、を有し、前記メモリトランジスタは、非単
結晶の半導体薄膜に形成されたチャネル領域、ソース領
域及びドレイン領域と、前記チャネル領域の上に絶縁膜
を介して形成されたゲート電極と、前記ソース領域に接
続されるソース電極と、前記ドレイン領域に接続される
ドレイン電極と、を有し、前記ワード線は前記ゲート電
極に接続され、前記ビット線は、前記ソース電極及びド
レイン電極のいずれか一方に接続され、前記チャネル領
域のチャネル長及びチャネル幅は、前記書込み電圧が前
記ゲート電極に印加されてドレイン電流が流れたとき
に、しきい値電圧が第１の電圧から第２の電圧に変化す
るように設定される。

【００５５】本発明では、デバイス製造における信頼性
が高い例えば石英基板などの基板上に、例えば、光を吸
収する特性をもつ分離層を設けておき、この分離層上に
薄膜半導体記憶回路を含む被転写層を形成する。そし
て、被転写層を転写体に接合した後に分離層に例えば光
を照射し、その分離層において剥離現象を生じさせて、
分離層と基板との密着性を低下させる。さらに、力を加
えて被転写層から基板を離脱させる。これにより、被転
写層が転写体に転写されて薄膜半導体記憶装置が製造さ
れる。この薄膜半導体記憶装置は、基板が除去されてい
るので、比較的薄くかつ軽量とすることができる。しか
も、転写体自体は、薄膜形成プロセスに耐える耐熱性な
どの制約がないため、軽量で薄いものを使用することが
できる。

【００５６】（１７）本発明に係るＩＣカードの製造方
法は、上記（１６）記載の薄膜半導体記憶装置の製造方
法を含み、前記転写体はカード基板である。

【００５７】上記薄膜半導体記憶装置の製造方法によれ
ば、薄膜軽視プロセスに耐える耐熱性などの制約がない
ため、本発明のように、カード基板を転写体として使用
することができる。これによって、軽量で薄いＩＣカー
ドを製造することができる。

【００５８】（１８）本発明に係るＩＣカードは、上記
（１７）記載の方法により製造される。

【００５９】（１９）本発明に係る電子機器は、上記
（１）から（９）のいずれかに記載された薄膜半導体記
憶装置を有する。

【００６０】（２０）上記（１９）記載の電子機器にお
いて、薄膜トランジスタを含む周辺回路を有し、前記メ
モリトランジスタは、前記薄膜トランジスタよりもチャ
ネルがほぼ等しくチャネルが短くてもよい。

【００６１】こうすることで、メモリトランジスタにお
いて、ドレイン電流が増加して発熱量が増加し、しきい
値電圧が変化するようになる。本発明は、このしきい値
の変化を利用して、メモリトランジスタにデータを書き
込むようになっている。

【００６２】（２１）上記（１９）記載の電子機器にお
いて、薄膜トランジスタを含む周辺回路を有し、前記メ
モリトランジスタは、前記薄膜トランジスタよりもチャ
ネル長及びチャネル幅が微細なデザインルールで形成さ
れてもよい。

【００６３】こうすることで、メモリトランジスタにお
いて、単位面積当たりに流れるドレイン電流が増加して
発熱量が増加するので、しきい値が変化するようにな
る。本発明は、このしきい値の変化を利用して、メモリ
トランジスタにデータを書き込むようになっている。

【００６４】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。

【００６５】（第１の実施の形態）図６は、第１の実施
の形態に係る電子機器を示す図である。同図に示す電子
機器１はパーソナルコンピュータであって、ＣＰＵ、Ｒ
ＯＭ及びその他の周辺回路を有する。図１は、第１の実
施の形態に係るＲＯＭ及び周辺回路を示す図である。

【００６６】図１において、ＲＯＭ１０は、プログラマ
ブルＲＯＭのうちのＯＴＰ（ＯｎｅＴｉｍｅＰＲＯ
Ｍ）であって、複数のメモリセルＭ1 ，Ｍ2 ，…と、メ
モリセルＭ1 ，Ｍ2 ，…のそれぞれに接続されるワード
線１４及びビット線１６と、を含む。を有する。メモリ
セルＭ1 ，Ｍ2 ，…のそれぞれは、メモリトランジスタ
１２を含む。すなわち、ＲＯＭ１０は、１トランジスタ
／１セル型である。また、周辺回路２０は、スイッチン
グ素子としての薄膜トランジスタ２２を含む。

【００６７】メモリトランジスタ１２及び薄膜トランジ
スタ２２は、いずれもＭＯＳ形でＮチャネル形のトラン
ジスタであって、非単結晶（アモルファス又は多結晶）
の薄膜トランジスタ（ＴＦＴ）である。

【００６８】ＲＯＭ１０は、メモリトランジスタ１２に
ワード線１４から書込み電圧を印加し、ビット線１６か
らドレイン電流を流して、しきい値電圧を変化させるこ
とでデータの書込みを行うようになっている。

【００６９】図２は、メモリトランジスタ１２の特性を
示す図である。同図に示すように、データの書込み前
（消去状態）において、メモリトランジスタ１２は、第
１の電圧（１Ｖ）をしきい値電圧として、ドレイン電流
Ｉd が流れるようになっている。そして、書込み電圧と
して、例えば、１０Ｖ以上（好ましくは約２５Ｖ）の電
圧をメモリトランジスタ１２のゲートに印加し、ドレイ
ンに約１５Ｖを印加すると、しきい値電圧が第２の電圧
（５Ｖ）に変化する。

【００７０】ここで、第２の電圧（５Ｖ）は第１の電圧
（１Ｖ）よりも高いことから、しきい値電圧は、エンハ
ンスメント形の方向へ変化する。

【００７１】非単結晶の薄膜トランジスタで、このよう
なしきい値電圧の変化が生じることは、既に知られてい
たが、その原因が不明であった。今般、本願発明者等の
研究によりそれが明らかになった。

【００７２】すなわち、しきい値電圧の変化は熱に起因
し、加熱される時間が長いほど、しきい値電圧の変化が
大きいことが分かった。

【００７３】また、チャネル幅Ｗ及びチャネル長Ｌにつ
いて、Ｗ／Ｌが一定ならば、Ｗ，Ｌのそれぞれの値が小
さいほど、しきい値電圧の変化が大きくなることが実験
により分かった。その理由は、トランジスタのサイズが
小さくなると、単位面積当りに大きなドレイン電流Ｉd
が流れるため、発熱量が多いからであると考えられる。

【００７４】さらに、チャネル幅Ｗが一定ならばチャネ
ル長Ｌが短いほどドレイン電流Ｉdが大きくなることが
知られており、チャネル長Ｌを短くすると、ドレイン電
流Ｉd が大きくなって発熱量が多くなる。

【００７５】以上のことから、しきい値電圧の変化する
薄膜トランジスタを得るためには、Ｗ／Ｌを一定に保っ
たままＷ，Ｌのそれぞれを小さくする、又はチャネル幅
Ｗに対するチャネル長Ｌの比率を小さくすればよいこと
が明らかになった。

【００７６】そこで、本実施形態では、周辺回路２０の
薄膜トランジスタ２２を基準にして、メモリトランジス
タ１２の設計がなされている。

【００７７】図３は、薄膜トランジスタ２２の平面図で
ある。同図において、非単結晶シリコン薄膜２４上に絶
縁膜（図示せず）を介してゲート電極２６が形成されて
いる。また、非単結晶シリコン薄膜２４には、ゲート電
極２６下にチャネル領域２８が形成されるとともに、こ
れを挟むＮ型不純物拡散領域であるソース領域３０及び
ドレイン領域３２が形成されている。そして、ソース領
域３０及びドレイン領域３２にコンタクトホール３４が
形成され、ソース電極３６、ドレイン電極３８にそれぞ
れ接続されている。

【００７８】図４は、メモリトランジスタ１２の平面図
である。メモリトランジスタ１２は、チャネル幅Ｗ′
が、図３に示す薄膜トランジスタ２２のチャネル幅Ｗと
同じであるが、チャネル長Ｌ′が薄膜トランジスタ２２
のチャネル長Ｌより短くなっている。こうすることで、
メモリトランジスタ１２のドレイン電流が増加して加熱
されて、図２に示すように、しきい値電圧が変化するよ
うになる。メモリトランジスタ１２のその他の構成につ
いては、薄膜トランジスタ２２と同様であるので説明を
省略する。

【００７９】あるいは、メモリトランジスタ１２は、図
５に示すように変形してもよい。すなわち、図５におい
て、メモリトランジスタ１２′は、薄膜トランジスタ２
２と比較して、Ｗ″／Ｌ″＝Ｗ／Ｌであるが、Ｌ″＜Ｌ，Ｗ″＜Ｗとなっている。すなわち、メモリトランジスタ１２′
は、薄膜トランジスタ２２よりもサイズが小さくなって
いる。こうすることで、チャネル幅Ｗの単位長さ当たり
の電流が大きくなって、発熱量が増加して、しきい値電
圧が変化する。

【００８０】本実施形態は、上記のように構成されてお
り、以下その作用について説明する。まず、図１におい
て、メモリセルＭ1 を選択して、データを書込む作用に
ついて説明する。

【００８１】この場合には、メモリセルＭ1 に対応する
ワード線１４に書込み電圧を印加し、その他のワード線
１４には非書込み電圧を印加する。

【００８２】ここで、書込み電圧は１０Ｖ以上であり、
非書込み電圧はＧＮＤ電位となっている。ＧＮＤ電位
は、共通電位として周辺回路２０でも使用される電位を
利用することができる。こうして、メモリセルＭ1 及び
メモリセルＭ1 と同じワード線１４に接続されたメモリ
セルにおいて、メモリトランジスタ１２がＯＮとなる。

【００８３】また、メモリセルＭ1 に対応するビット線
１６を所定の高電位に設定し、それ以外のビット線１６
をＧＮＤ電位に設定しておく。

【００８４】こうして、選択されたメモリセルＭ1 のみ
において、メモリトランジスタ１２にドレイン電流が流
れる。そして、図２に示すように、メモリセルＭ1 のメ
モリトランジスタ１２のしきい値電圧が変化する。これ
によって、データの書込みが行われる。

【００８５】次に、データの読出しについて説明する。
メモリセルＭ1 のデータを読み出すには、メモリセルＭ
1 に対応するワード線１４に読出し電圧を印加し、その
他のワード線１４には非読出し電圧を印加する。

【００８６】ここで、読出し電圧は３Ｖである。この電
圧は、メモリトランジスタ１２のしきい値電圧が第１の
電圧であるとき（消去状態）には、このメモリトランジ
スタ１２がＯＮし、しきい値電圧が第２の電圧であると
き（書込み状態）には、ＯＦＦとなる電圧である。具体
的には、第１の電圧（１Ｖ）≦読出し電圧（３Ｖ）＜第２の電圧
（５Ｖ）となっている。

【００８７】したがって、データが書込まれていればメ
モリトランジスタ１２がＯＦＦとなり、データが書込ま
れていなければメモリトランジスタ１２がＯＮとなる。

【００８８】一方、非読出し電圧は、データの書込みの
有無にかかわらず、メモリトランジスタ１２のしきい値
電圧より低いＧＮＤ電位となっている。

【００８９】また、メモリセルＭ1 に対応するビット線
１６を所定の高電位に設定し、それ以外のビット線１６
をＧＮＤ電位に設定しておく。

【００９０】こうして、データの書込みがあれば、メモ
リトランジスタ１２がＯＦＦとなるのでドレイン電流が
流れない。一方、データの書込みがなければ、メモリト
ランジスタ１２がＯＮとなるので、ドレイン電流が流れ
る。そして、ドレイン電流の有無やビット線１６の電位
の変化などを検出することで、データの読出しを行うこ
とができる。

【００９１】（第２の実施の形態）図７は、第２の実施
の形態に係る薄膜半導体記憶装置を示す図である。同図
に示す薄膜半導体記憶装置としてのＲＯＭ４０は、図１
に示すＲＯＭ１０の代わりに用いることができる。

【００９２】図７において、ＲＯＭ４０は、プログラマ
ブルＲＯＭのうちのＯＴＰ（ＯｎｅＴｉｍｅＰＲＯ
Ｍ）であって、複数のメモリセルＭ11，Ｍ12，…を有す
る。メモリセルＭ11，Ｍ12，…のそれぞれは、メモリト
ランジスタ４２及び選択トランジスタ４８を有する。す
なわち、ＲＯＭ４０は、２トランジスタ／１セル型であ
る。

【００９３】メモリトランジスタ４２及び選択トランジ
スタ４８は、いずれもＭＯＳ形でＮチャネル形のトラン
ジスタであって、非単結晶（アモルファス又は多結晶）
の薄膜トランジスタ（ＴＦＴ）である。

【００９４】メモリトランジスタ４２のゲート電極７０
（図９参照）はワード線４４に接続され、選択トランジ
スタ４８のゲート電極６６（図９参照）は選択線５０に
接続されている。そして、メモリトランジスタ４２は、
選択トランジスタ４８を介してビット線４６に接続され
ている。

【００９５】ＲＯＭ４０は、選択トランジスタ４８によ
ってメモリセルＭ11，Ｍ12，…のいずれかを選択するよ
うになっている。また、メモリトランジスタ４２にワー
ド線４４から書込み電圧が印加され、ビット線４６から
ドレイン電流を流して、しきい値電圧を変化させること
でデータの書込みを行うようになっている。

【００９６】図８は、メモリトランジスタ４２の特性を
示す図である。同図に示すように、データの書込み前
（消去状態）において、メモリトランジスタ４２は、第
１の電圧（１Ｖ）をしきい値電圧として、ドレイン電流
Ｉd が流れるようになっている。そして、書込み電圧と
して、例えば１０Ｖ以上の電圧をメモリトランジスタ４
２のゲート電極に印加し、ドレイン電極にも電圧を印加
すると、しきい値電圧が第２の電圧（−３Ｖ）に変化す
る。

【００９７】ここで、第２の電圧（−３Ｖ）は第１の電
圧（１Ｖ）よりも低いことから、しきい値電圧は、デプ
レッション形の方向へ変化する。この変化を利用して、
ＲＯＭ４０では、データの書込みが行われる。

【００９８】なお、選択トランジスタ４８は、選択線５
０の電圧が印加されても、しきい値電圧が変化しないよ
うに構成されている。

【００９９】図９は、メモリトランジスタ４２及び選択
トランジスタ４８の断面図である。同図において、ガラ
ス基板５２上に、シリコン酸化膜からなる下地絶縁膜５
４が形成されている。

【０１００】そして、メモリトランジスタ４２及び選択
トランジスタ４８のいずれにおいても、ソース領域５
６、ドレイン領域５８およびチャネル領域６０となる非
単結晶（多結晶又はアモルファス）シリコン薄膜６２が
形成されている。また、非単結晶シリコン薄膜６２の上
にはゲート絶縁膜６４が形成されている。

【０１０１】選択トランジスタ４８においては、ゲート
絶縁膜６４の上にタンタル膜からなるゲート電極６６が
形成されている。

【０１０２】一方、メモリトランジスタ４２において
は、ゲート絶縁膜６４の上に、可動イオン層６８を介し
てゲート電極７０が形成されている。可動イオン層６８
は、ナトリウムイオンＮａ⁺ 、カリウムイオンＫ⁺ 、又
は水素イオンＨ⁺ などのプラスイオンが混入されてい
る。

【０１０３】ゲート電極６６、７０の上には、シリコン
酸化膜からなる層間絶縁膜７２が形成されている。

【０１０４】選択トランジスタ４２においては、層間絶
縁膜７２を貫通してソース領域５６、ドレイン領域５８
に通じるコンタクトホール７４が開口され、ソース電極
７６、ドレイン電極７８が形成されている。

【０１０５】メモリトランジスタ４２においては、層間
絶縁膜７２を貫通してソース領域５６、ドレイン領域５
８に通じるコンタクトホール７４が開口され、ソース電
極８０、ドレイン電極８２が形成されている。なお、ド
レイン電極８２は、選択トランジスタ４２のソース電極
７６と一体的に形成されている。

【０１０６】次に、上記構成のメモリトランジスタ４２
及び選択トランジスタ４８の製造方法を図１０（Ａ）〜
図１１（Ｃ）を用いて説明する。以下に述べる製造方法
は、例えばゲート絶縁膜の形成に熱酸化法ではなくＣＶ
Ｄ法を用いるものであって、プロセス全体を通して４５
０℃以下の低いプロセス温度で製造するものである。こ
れにより、基板の材料としてガラスを用いることができ
る。

【０１０７】まず、図１０（Ａ）に示すように、ガラス
基板５２上の全面に、ＣＶＤ法を用いて膜厚１００〜５
００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜５
４とする。次に、下地絶縁膜５４上の全面に、ジシラン
（Ｓｉ₂Ｈ₆）あるいはモノシラン（ＳｉＨ₄ ）を原料と
し、ＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファス
シリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレー
ザーアニールを行なうことによって多結晶化する。そし
て、周知のフォトリソグラフィー・エッチング技術を用
いて、多結晶シリコン薄膜６２のパターニングを行な
う。

【０１０８】また、ＥＣＲ−ＣＶＤ（Electron Cyclotr
on Resonance Chemical Vapor Deposition）法等を用い
て膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート
絶縁膜６４を形成する。さらに、メモリトランジスタ４
２を形成する領域には、ゲート絶縁膜６４上に、スパッ
タリングによって可動イオン層６８を形成する。

【０１０９】そして、図１０（Ｂ）に示すように、スパ
ッタリングにより膜厚６００〜８００ｎｍ程度のタンタ
ル膜８４を全面に形成し、ゲート電極６６、７０（図９
参照）の形成領域上にフォトレジスト８６を形成する。
なお、フォトレジスト８６のパターニングには、周知の
フォトリソグラフィー・エッチング技術が適用される。

【０１１０】続いて、フォトレジスト８６をマスクとし
て、タンタル膜８４をエッチングして、図１０（Ｃ）に
示すようにゲート電極６６、７０を形成する。また、タ
ンタル膜８４のエッチングと同時に、可動イオン層６８
のパターニングも行われる。

【０１１１】さらに、図１１（Ａ）に示すように、ゲー
ト電極６６、７０をマスクとしてＰＨ₃／Ｈ₂を用いたイ
オンドーピングを行なうことにより、Ｎ型不純物拡散領
域であるソース領域５６、ドレイン領域５８を形成す
る。イオンドーピングされなかった領域は、チャネル領
域６０となる。なお、イオンドーピング時のドーズ量は
１〜１０×１０¹⁵atoms/cm² 程度でよい。ついで、３０
０℃、２時間のＮ₂ アニールを行なう。

【０１１２】そして、図１１（Ｂ）に示すように、ＣＶ
Ｄ法により膜厚５００〜１０００ｎｍ程度のシリコン酸
化膜からなる層間絶縁膜７２を形成する。最後に、図１
１（Ｃ）に示すように、層間絶縁膜７２を貫通して多結
晶シリコン薄膜６２のソース領域５６、ドレイン領域５
８に通じるコンタクトホール７４を開口した後、全面に
Ａｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングす
ることにより、ソース電極７６、８０、ドレイン電極７
８、８２を形成する。

【０１１３】以上の工程によって、メモリトランジスタ
４２及び選択トランジスタ４８が製造される。

【０１１４】次に、本実施形態の作用について説明す
る。まず、図７に示すＲＯＭ４０において、メモリセル
Ｍ11を選択して、データを書込む作用について説明す
る。

【０１１５】この場合には、メモリセルＭ11に対応する
ワード線４４に書込み電圧を印加し、その他のワード線
４４には非書込み電圧を印加する。

【０１１６】ここで、書込み電圧は１０Ｖ以上であり、
非書込み電圧はＧＮＤ電位となっている。ＧＮＤ電位
は、共通電位として周辺回路でも使用される電位を利用
することができる。こうして、メモリセルＭ11及びメモ
リセルＭ11と同じワード線４４に接続されたメモリセル
において、メモリトランジスタ４２がＯＮとなる。

【０１１７】また、メモリセルＭ11に対応するビット線
４６を所定の高電位に設定し、それ以外のビット線４６
をＧＮＤ電位に設定しておく。

【０１１８】さらに、メモリセルＭ11に対応する選択線
５０を高電位にして、対応する選択トランジスタ４８を
ＯＮし、他の選択線５０を低電位として、対応する選択
トランジスタ４８をＯＦＦにする。こうして、メモリセ
ルＭ11が選択され、メモリセルＭ11のメモリトランジス
タ４２にドレイン電流が流れる。これによって、図８に
示すように、しきい値電圧の変化が生じる。その作用を
図９を参照して説明する。

【０１１９】上述したように、メモリトランジスタ４２
には、チャネル領域６０とゲート電極７０との間に可動
イオン層６８が形成されている。可動イオン層６８に
は、ナトリウムイオンＮａ⁺ 、カリウムイオンＫ⁺ 又は
水素イオンＨ⁺ などのプラスイオンが混入している。こ
れらのプラスイオンは、加熱されるとゲート絶縁膜６４
中を移動できるようになっている。

【０１２０】そして、メモリセルＭ11のメモリトランジ
スタ４２には、ドレイン電流が流れることで発熱し、可
動イオン層６８のプラスイオンがゲート絶縁膜６４中を
移動できるようになる。さらに、ゲート電極７０には、
プラスの電圧が印加されるので、プラスイオンは、図９
に拡大して示すように、チャネル領域６０の付近に集ま
る。そうすると、チャネル領域６０の自由電子が、ゲー
ト絶縁膜６４の付近に集まって、チャネルが形成され
る。このチャネルは、ゲート電極７０への電圧の印加を
止めても形成されたままとなる。

【０１２１】以上の作用によって、図８に示すように、
選択されたメモリセルＭ11のメモリトランジスタ４２の
しきい値電圧は、デプレッション形の方向へ変化する。
すなわち、第２の電圧（書込み状態）＜第１の電圧（消去状態）となっている。こうして、データの書込みが行われる。

【０１２２】なお、本実施形態において、データの書き
込まれたメモリセルＭ11のメモリトランジスタ４２を物
理的に加熱し、ゲート電極７０にマイナスの電圧を印加
して、プラスイオンをチャネル領域６０付近から離すこ
とで、チャネル領域６０中の自由電子によるチャネルを
なくすこともできる。こうすることで、一旦書き込まれ
たデータを消去することもできる。

【０１２３】次に、データの読出しについて説明する。
上述したしきい値電圧の変化は、図８に示すように、第２の電圧（書込み状態）≦ＧＮＤ電位＜第１の電圧
（消去状態）となっている。したがって、ＧＮＤ電位を読出し電圧と
して、選択されたメモリセルＭ11のメモリトランジスタ
４２のゲート電極７０に印加すれば、データの書込みの
有無によって、異なる駆動がなされる。

【０１２４】すなわち、メモリトランジスタ４２にデー
タが書き込まれていれば、しきい値電圧が第２の電圧と
なっているので、ＧＮＤ電位を印加すると、メモリトラ
ンジスタ４２がＯＮとなる。一方、メモリトランジスタ
４２にデータが書き込まれていなければ、しきい値電圧
が第１の電圧となっているので、メモリトランジスタ４
２は、ＯＦＦとなる。

【０１２５】また、メモリセルＭ11に対応するビット線
４６を所定の高電位に設定し、それ以外のビット線４６
をＧＮＤ電位に設定しておく。

【０１２６】こうして、ドレイン電流の有無やビット線
４６の電位の変化などを検出することで、データの読出
しを行うことができる。

【０１２７】なお、本実施形態では、メモリセルＭ11と
同じビット線４６に接続されたメモリセルは、選択トラ
ンジスタ４８をＯＦＦにすることで、ビット線４６との
導通を遮断してある。このため、選択されないメモリセ
ルについては、選択トランジスタ４８にＧＮＤ電位が印
加される。

【０１２８】メモリトランジスタ４２を、データの書込
みの有無にかかわらずＯＦＦにするには、−３Ｖ未満の
電位が必要であるが、本実施形態では、選択トランジス
タ４８によってメモリセルを選択できるので、ＧＮＤ電
位のみで、非選択のメモリセルをＯＦＦにすることがで
きる。

【０１２９】（第３の実施の形態）図１２〜図１８は、
第３の実施の形態に係るＩＣカードの製造方法を説明す
る図である。

【０１３０】図１２には、ＩＣカードとしてのＲＯＭカ
ードのブロック図が示されている。ＲＯＭカード１１０
は、コネクタ１１２、入出力回路１１４及びＲＯＭ１１
６を有する。ＲＯＭ１１６は、上述したＲＯＭ１０（図
１参照）と同様の特徴を有するものである。あるいは、
ＲＯＭ１１６は、ＲＯＭ４０（図７参照）と製造方法を
除いて同様の構成としてもよい。

【０１３１】コネクタ１１２は、各種端子を含み、ＲＯ
Ｍカード１１０がホストシステムのカードスロットに挿
入された際に、ホストシステム側の端子に接続されるよ
うになっている。入出力回路１１４は、コネクタ１１２
とＲＯＭ１１６との間に設けられ、デコーダ回路、入力
回路及び出力回路を含んで構成される。そして、コネク
タ１１２、入出力回路１１４及びＲＯＭ１１６は、配線
１１８、１１９によって接続されている。

【０１３２】以下、図１２に示したＩＣカードの製造方
法を、図１３〜図１７を参照して説明する。

【０１３３】［工程１］本実施の形態では、図１２に示
す構成要素のうち、コネクタ１１２及び配線１１８を、
図１３に示すようにカード基板１２０上に形成してお
く。ここで、カード基板１２０の材質は、プラスチック
などの合成樹脂またはガラス基板などの軽くて比較的薄
い板状の絶縁基板である。

【０１３４】なお、図１２に示す入出力回路１１４、Ｒ
ＯＭ１１６及びそれらを接続する配線１１９は、図１４
（Ｂ）に示す被転写層２４０中に形成され、この被転写
層２４０がカード基板１２０上に転写されて、図１２に
示すＲＯＭカード１１０が製造される。

【０１３５】［工程２］図１４（Ａ）に示すように、基
板２００上に分離層（光吸収層）２２０を形成する。

【０１３６】以下、基板２００および分離層２２０につ
いて説明する。

【０１３７】基板２００についての説明基板２００は、光が透過し得る透光性を有するものであ
るのが好ましい。

【０１３８】この場合、光の透過率は１０％以上である
のが好ましく、５０％以上であるのがより好ましい。こ
の透過率が低過ぎると、光の減衰（ロス）が大きくな
り、分離層２２０を剥離するのにより大きな光量を必要
とする。

【０１３９】また、基板２００は、信頼性の高い材料で
構成されているのが好ましく、特に、耐熱性に優れた材
料で構成されているのが好ましい。その理由は、例えば
後述する被転写層２４０や中間層２４２を形成する際
に、その種類や形成方法によってはプロセス温度が高く
なる（例えば３５０〜１０００℃程度）ことがあるが、
その場合でも、基板２００が耐熱性に優れていれば、基
板２００上への被転写層２４０等の形成に際し、その温
度条件等の成膜条件の設定の幅が広がるからである。

【０１４０】従って、基板２００は、被転写層２４０の
形成の際の最高温度をＴmaxとしたとき、歪点がＴmax以
上の材料で構成されているのものが好ましい。具体的に
は、基板２００の構成材料は、歪点が３５０℃以上のも
のが好ましく、５００℃以上のものがより好ましい。こ
のようなものとしては、例えば、石英ガラス、コーニン
グ７０５９、日本電気ガラスＯＡ−２等の耐熱性ガラス
が挙げられる。

【０１４１】また、基板２００の厚さは、特に限定され
ないが、通常は、０．１〜５．０mm程度であるのが好ま
しく、０．５〜１．５mm程度であるのがより好ましい。
基板２００の厚さが薄すぎると強度の低下を招き、厚す
ぎると、基板２００の透過率が低い場合に、光の減衰を
生じ易くなる。なお、基板２００の光の透過率が高い場
合には、その厚さは、前記上限値を超えるものであって
もよい。なお、光を均一に照射できるように、基板２０
０の厚さは、均一であるのが好ましい。

【０１４２】分離層２２０の説明分離層２２０は、照射される光を吸収し、その層内およ
び／または界面において剥離（以下、「層内剥離」、
「界面剥離」と言う）を生じるような性質を有するもの
であり、好ましくは、光の照射により、分離層２２０を
構成する物質の原子間または分子間の結合力が消失また
は減少すること、すなわち、アブレーションが生じて層
内剥離および／または界面剥離に至るものがよい。

【０１４３】さらに、光の照射により、分離層２２０か
ら気体が放出され、分離効果が発現される場合もある。
すなわち、分離層２２０に含有されていた成分が気体と
なって放出される場合と、分離層２２０が光を吸収して
一瞬気体になり、その蒸気が放出され、分離に寄与する
場合とがある。

【０１４４】また、分離層２２０の厚さは、剥離目的や
分離層２２０の組成、層構成、形成方法等の諸条件によ
り異なるが、通常は、１ｎｍ〜２０μｍ程度であるのが
好ましく、１０ｎｍ〜２μｍ程度であるのがより好まし
く、４０ｎｍ〜１μｍ程度であるのがさらに好ましい。
分離層２２０の膜厚が小さすぎると、成膜の均一性が損
なわれ、剥離にムラが生じることがあり、また、膜厚が
厚すぎると、分離層２２０の良好な剥離性を確保するた
めに、光のパワー（光量）を大きくする必要があるとと
もに、後に分離層２２０を除去する際に、その作業に時
間がかかる。なお、分離層２２０の膜厚は、できるだけ
均一であるのが好ましい。

【０１４５】分離層２２０の形成方法は、特に限定され
ず、膜組成や膜厚等の諸条件に応じて適宜選択される。

【０１４６】［工程３］次に、図１４（Ｂ）に示すよう
に、分離層２２０上に、被転写層（薄膜デバイス層）２
４０を形成する。

【０１４７】この薄膜デバイス層２４０の部分拡大断面
図を、図１４（Ｂ）中に示す。図示されるように、薄膜
デバイス層２４０は、ＳｉＯ₂ 膜（中間層）２４２上に
形成されたＴＦＴ（薄膜トランジスタ）を含んで構成さ
れる。ＴＦＴは、非単結晶（アモルファス又は多結晶）
シリコンで形成されている。

【０１４８】ＴＦＴは、多結晶シリコン薄膜にＮ型不純
物を導入して形成されたソース領域２４５，ドレイン領
域２４６と、チャネル領域２４４と、ゲート絶縁膜２４
８と、ゲート電極２５０と、層間絶縁膜２５４と、例え
ばアルミニュウムからなるソース電極２５１及びドレイ
ン電極２５２とを具備する。そして、ＴＦＴは、ＲＯＭ
１１６の一部を構成する。また、ＴＦＴは、第１又は第
２の実施の形態と同様に、データを書き込むことができ
る構成になっている。

【０１４９】ここで、この薄膜デバイス層２４０は、Ｔ
ＦＴと接続される配線のうち、カード基板１２０に形成
された配線１１８と接続される端部が、露出する電極部
２４１として形成されている。

【０１５０】［工程４］次に、図１５に示すように、薄
膜デバイス層２４０を、カード基板１２０上に、異方性
導電膜等の導電性接着層２６０を介して接着する。この
とき、カード基板１２０上に予め形成された配線１１８
と、薄膜デバイス層２４０の露出する電極部２４１とを
対向させる。

【０１５１】［工程５］次に、図１６に示すように、基
板２００の裏面側から光を照射する。この光は、基板２
００を透過した後に分離層２２０に照射される。これに
より、分離層２２０に層内剥離および界面剥離の少なく
とも一方が生じ、結合力が減少または消滅する。

【０１５２】分離層２２０の層内剥離または界面剥離が
生じる原理は、分離層２２０の構成材料にアブレーショ
ンが生じること、また、分離層２２０に含まれているガ
スの放出、さらには照射直後に生じる溶融、蒸散等の相
変化によるものであることが推定される。

【０１５３】ここで、アブレーションとは、照射光を吸
収した固定材料（分離層２２０の構成材料）が光化学的
または熱的に励起され、その表面や内部の原子または分
子の結合が切断されて放出することをいい、主に、分離
層２２０の構成材料の全部または一部が溶融、蒸散（気
化）等の相変化を生じる現象として現れる。また、前記
相変化によって微小な発砲状態となり、結合力が低下す
ることもある。

【０１５４】図１８に、基板２００の、光の波長に対す
る透過率の一例を示す。図示されるように、３００ｎｍ
の波長に対して透過率が急峻に増大する特性をもつ。こ
のような場合には、３００ｎｍ以上の波長の光（例え
ば、波長３０８ｎｍのＸｅ−Ｃｌエキシマレーザー光）
を照射する。

【０１５５】また、分離層２２０に、例えばガス放出、
気化、昇華等の相変化を起こさせて分離特性を与える場
合、照射されるレーザ光の波長は、３５０から１２００
ｎｍ程度であるのが好ましい。

【０１５６】なお、レーザ光に代表される照射光は、そ
の強度がほぼ均一となるように照射されるのであれば、
照射光の照射方向は、分離層２２０に対し垂直な方向に
限らず、分離層２２０に対し所定角度傾斜した方向であ
ってもよい。

【０１５７】次に、図１６に矢印Ａで示すように、基板
２００に力を加えて、この基板２００を分離層２２０か
ら離脱させる。図１６では図示されないが、この離脱
後、基板２００上に分離層が付着することもある。

【０１５８】［工程６］次に、残存している分離層２２
０を、例えば洗浄、エッチング、アッシング、研磨等の
方法またはこれらを組み合わせた方法により除去する。
これにより、図１７に示すように、被転写層（薄膜デバ
イス層）２４０が、カード基板１２０に転写され、カー
ド基板１２０上には、元々形成されていたコネクタ１１
２、配線１１８に加えて、図１２に示す入出力回路１１
４，ＲＯＭ１１６及びそれらを接続する配線１１９が搭
載されることになる。しかも、カード基板１２０と被転
写層２４０とは、上述した配線１１８と電極部２４１と
が導電性接着層２６０にて電気的に接続されている。従
って、転写後に煩雑な配線作業を省力することができ
る。

【０１５９】なお、離脱した基板２００にも分離層の一
部が付着している場合には同様に除去する。なお、基板
２００が石英ガラスのような高価な材料、希少な材料で
構成されている場合等には、基板２００は、好ましくは
再利用（リサイクル）に供される。すなわち、再利用し
たい基板２００に対し、本発明を適用することができ、
有用性が高い。

【０１６０】以上のような各工程を経て、被転写層（薄
膜デバイス層）２４０のカード基板１２０への転写が完
了してＲＯＭカード１１０が完成する。その後、必要に
より、被転写層（薄膜デバイス層）２４０に隣接するＳ
ｉＯ₂ 膜の除去や、被転写層２４０の表面のうちコネク
タ１１２を除く領域での保護膜の形成等を行うことがで
きる。

【０１６１】本実施の形態では、被剥離物である被転写
層（薄膜デバイス層）２４０自体を直接に剥離するので
はなく、被転写層（薄膜デバイス層）２４０に接合され
た分離層に２２０において剥離するため、被剥離物（被
転写層２４０）の特性、条件等にかかわらず、容易かつ
確実に、しかも均一に剥離（転写）することができ、剥
離操作に伴う被剥離物（被転写層２４０）へのダメージ
もなく、被転写層２４０の高い信頼性を維持することが
できる。

【０１６２】

【図面の簡単な説明】

【図１】第１の実施の形態に係るＲＯＭ及び周辺回路を
示す図である。

【図２】メモリトランジスタの特性を示す図である。

【図３】薄膜トランジスタの平面図である。

【図４】メモリトランジスタの平面図である。

【図５】変形例に係るメモリトランジスタの平面図であ
る。

【図６】第１の実施の形態に係る電子機器を示す図であ
る。

【図７】第２の実施の形態に係る薄膜半導体記憶装置を
示す図である。

【図８】メモリトランジスタの特性を示す図である。

【図９】メモリトランジスタ及び選択トランジスタの断
面図である。

【図１０】図１０（Ａ）〜図１０（Ｃ）は、メモリトラ
ンジスタ及び選択トランジスタの製造方法を示す図であ
る。

【図１１】図１１（Ａ）〜図１１（Ｃ）は、メモリトラ
ンジスタ及び選択トランジスタの製造方法を示す図であ
る。

【図１２】第３の実施の形態に係るＩＣカードを概略的
に示す平面図である。

【図１３】ＩＣカードの製造方法の第１の工程を示す図
である。

【図１４】図１４（Ａ）及び図１４（Ｂ）は、ＩＣカー
ドの製造方法の第２，第３の工程を示す図である。

【図１５】ＩＣカードの製造方法の第４の工程を示す図
である。

【図１６】ＩＣカードの製造方法の第５の工程を示す図
である。

【図１７】ＩＣカードの製造方法の第６の工程を示す図
である。

【図１８】基板のレーザー光の波長に対する透過率の変
化を示す図である。

【図１９】しきい値電圧の変化が何に依存するかについ
ての研究結果を示す図である。

【図２０】しきい値電圧の変化が何に依存するかについ
ての研究結果を示す図である。

【図２１】しきい値電圧の変化が何に依存するかについ
ての研究結果を示す図である。

【符号の説明】

１０ＲＯＭ（薄膜半導体記憶装置）１２メモリトランジスタ１４ワード線１６ビット線２０周辺回路２２薄膜トランジスタ２６ゲート電極２８チャネル領域３０ソース領域３２ドレイン領域３６ソース電極３８ドレイン領域Ｍ1 、Ｍ2 、Ｍ3 、Ｍ4 メモリセル

Claims

【特許請求の範囲】

【請求項１】ＭＯＳ形のメモリトランジスタを含む複
数のメモリセルと、各メモリセルに接続されるワード線
及びビット線と、を有し、前記メモリトランジスタは、非単結晶の半導体薄膜に形
成されたチャネル領域、ソース領域及びドレイン領域
と、前記チャネル領域の上に絶縁膜を介して形成された
ゲート電極と、前記ソース領域に接続されるソース電極
と、前記ドレイン領域に接続されるドレイン電極と、を
有し、前記ワード線は前記ゲート電極に接続され、前記ビット
線は、前記ソース電極及びドレイン電極のいずれか一方
に接続され、選択されるメモリセルには、前記ワード線から、書込み
電圧又は読出し電圧が印加され、非選択のメモリセルには、前記ワード線から、非書込み
電圧又は非読出し電圧が印加され、前記チャネル領域のチャネル長及びチャネル幅は、前記
書込み電圧が前記ゲート電極に印加されてドレイン電流
が流れたときに発生する熱によって、しきい値電圧が第
１の電圧から第２の電圧に変化するように設定され、前記読出し電圧は、前記しきい値電圧が前記第１の電圧
のときに前記メモリトランジスタがＯＮ、ＯＦＦのいず
れか一方となり、前記しきい値電圧が前記第２の電圧の
ときに前記メモリトランジスタがＯＮ、ＯＦＦのいずれ
か他方となる電圧に設定される薄膜半導体記憶装置。
【請求項２】請求項１記載の薄膜半導体記憶装置にお
いて、前記メモリセルは、ＯｎｅＴｉｍｅＰＲＯＭセル
である薄膜半導体記憶装置。
【請求項３】請求項１又は請求項２記載の薄膜半導体
記憶装置において、前記メモリトランジスタは、多結晶シリコンからなる薄
膜トランジスタである薄膜半導体記憶装置。
【請求項４】請求項３記載の薄膜半導体記憶装置にお
いて、前記薄膜トランジスタは、低温プロセスで形成される薄
膜半導体記憶装置。
【請求項５】請求項１記載の薄膜半導体記憶装置にお
いて、各メモリセルの一部になるとともに、選択される前記メ
モリトランジスタと前記ビット線とを導通させ、非選択
の前記メモリトランジスタと前記ビット線との導通を遮
断する選択トランジスタを有し、前記メモリトランジスタは、Ｎチャネル形であり、か
つ、前記チャネル領域と前記ゲート電極との間の前記絶
縁層に、プラスイオンからなる可動イオンが注入され、前記しきい値電圧の変化は、前記第１の電圧より前記第
２の電圧が低いデプレッション形の方向への変化であ
り、前記読出し電圧は、前記第２の電圧以上前記第１の電圧
未満である薄膜半導体記憶装置。
【請求項６】請求項５記載の薄膜半導体記憶装置にお
いて、前記可動イオンは、Ｎａ⁺、Ｋ⁺及びＨ⁺のうちのいず
れかである薄膜半導体記憶装置。
【請求項７】請求項５又は請求項６記載の薄膜半導体
記憶装置において、前記可動イオンを含み、スパッタリングによって形成さ
れる膜が、前記絶縁層の上に形成される薄膜半導体記憶
装置。
【請求項８】請求項５から請求項７のいずれかに記載
の薄膜半導体記憶装置において、前記第２の電圧≦ＧＮＤ電位＜前記第１の電圧となり、前記読出し電圧は、ＧＮＤ電位である薄膜半導体記憶装
置。
【請求項９】請求項５から請求項８のいずれかに記載
の薄膜半導体記憶装置において、前記選択トランジスタはＭＯＳ形であって、前記書込み
電圧と同電圧によってＯＮになり、ＧＮＤ電位によって
ＯＦＦとなり、かつ、該選択トランジスタのチャネル長
及びチャネル幅は、前記書込み電圧の印加では、しきい
値電圧の変化が生じないように設定される薄膜半導体記
憶装置。
【請求項１０】薄膜半導体記憶装置の書込み読出し方
法であって、前記薄膜半導体装置は、ＭＯＳ形のメモリトランジスタ
を含む複数のメモリセルと、各メモリセルに接続される
ワード線及びビット線と、を有し、前記メモリトランジスタは、非単結晶の半導体薄膜に形
成されたチャネル領域、ソース領域及びドレイン領域
と、前記チャネル領域の上に絶縁膜を介して形成された
ゲート電極と、前記ソース領域に接続されるソース電極
と、前記ドレイン領域に接続されるドレイン電極と、を
有し、前記ワード線は前記ゲート電極に接続され、前記ビット
線は、前記ソース電極及びドレイン電極のいずれか一方
に接続され、選択されるメモリセルに前記ワード線から書込み電圧を
印加し、非選択のメモリセルに前記ワード線から非書込
み電圧を印加することで書込みを行い、選択されたメモリセルに前記ワード線から読出し電圧を
印加し、非選択のメモリセルに前記ワード線から非読出
し電圧を印加することで読出しを行い、前記書込み電圧は、前記ゲート電極に印加されてドレイ
ン電流が流れたときに、しきい値電圧が第１の電圧から
第２の電圧に変化する電圧に設定され、前記読出し電圧は、前記しきい値電圧が前記第１の電圧
のときに前記メモリトランジスタがＯＮ、ＯＦＦのいず
れか一方となり、前記しきい値電圧が前記第２の電圧の
ときに前記メモリトランジスタがＯＮ、ＯＦＦのいずれ
か他方となる電圧に設定される薄膜半導体記憶装置の書
込み読出し方法。
【請求項１１】請求項１０記載の薄膜半導体記憶装置
の書込み読出し方法において、前記メモリトランジスタは、Ｎチャネル形であり、前記しきい値電圧の変化は、前記第１の電圧より前記第
２の電圧が高くなるエンハンスメント形の方向への変化
であり、前記読出し電圧は、前記第１の電圧以上前記第２の電圧
未満であり、前記非書込み電圧及び前記非読出し電圧は、前記しきい
値電圧の変化にかかわらず、前記メモリトランジスタを
ＯＦＦにする電圧である薄膜半導体記憶装置の書込み読
出し方法。
【請求項１２】請求項１１記載の薄膜半導体記憶装置
の書込み読出し方法において、前記第１及び第２の電圧は、いずれもＧＮＤ電位より高
く、前記非書込み電圧及び前記非読出し電圧は、ＧＮＤ電位
である薄膜半導体記憶装置の書込み読出し方法。
【請求項１３】請求項１０記載の薄膜半導体記憶装置
の書込み読出し方法において、各メモリセルの一部になるとともに、選択される前記メ
モリトランジスタと前記ビット線とを導通させ、非選択
の前記メモリトランジスタと前記ビット線との導通を遮
断する選択トランジスタを有し、前記メモリトランジスタは、Ｎチャネル形であり、か
つ、前記チャネル領域と前記ゲート電極との間の前記絶
縁層に、プラスイオンからなる可動イオンが注入され、前記しきい値電圧の変化は、前記第１の電圧より前記第
２の電圧が低いデプレッション形の方向への変化であ
り、前記読出し電圧は、前記第２の電圧以上前記第１の電圧
未満である薄膜半導体記憶装置の書込み読出し方法。
【請求項１４】請求項１３記載の薄膜半導体記憶装置
の書込み読出し方法において、前記第２の電圧≦ＧＮＤ電位＜前記第１の電圧となり、前記読出し電圧は、ＧＮＤ電位である薄膜半導体記憶装
置の書込み読出し方法。
【請求項１５】請求項１３又は請求項１４記載の薄膜
半導体記憶装置の書込み読出し方法において、前記選択トランジスタはＭＯＳ形であって、前記書込み
電圧と同電圧によってＯＮになり、ＧＮＤ電位によって
ＯＦＦとなり、かつ、該選択トランジスタのチャネル長
及びチャネル幅は、前記書込み電圧の印加では、しきい
値電圧の変化が生じないように設定される薄膜半導体記
憶装置の書込み読出し方法。
【請求項１６】基板上に分離層を形成する工程と、前記分離層上に、薄膜半導体記憶回路と露出する電極部
とを含む被転写層を形成する工程と、転写体に配線パターンを形成する工程と、前記配線パターンと前記電極部とが導通する位置関係
で、前記被転写層を前記転写体に接合する工程と、前記分離層を境にして、前記基板を前記被転写層より除
去する工程と、を有し、前記薄膜半導体記憶回路は、ＭＯＳ形のメモリトランジ
スタを含む複数のメモリセルと、各メモリセルに接続さ
れるワード線及びビット線と、を有し、前記メモリトランジスタは、非単結晶の半導体薄膜に形
成されたチャネル領域、ソース領域及びドレイン領域
と、前記チャネル領域の上に絶縁膜を介して形成された
ゲート電極と、前記ソース領域に接続されるソース電極
と、前記ドレイン領域に接続されるドレイン電極と、を
有し、前記ワード線は前記ゲート電極に接続され、前記ビット
線は、前記ソース電極及びドレイン電極のいずれか一方
に接続され、前記チャネル領域のチャネル長及びチャネル幅は、前記
書込み電圧が前記ゲート電極に印加されてドレイン電流
が流れたときに、しきい値電圧が第１の電圧から第２の
電圧に変化するように設定される薄膜半導体記憶装置の
製造方法。
【請求項１７】請求項１６記載の薄膜半導体記憶装置
の製造方法を含み、前記転写体はカード基板であるＩＣ
カードの製造方法。
【請求項１８】請求項１７記載の方法により製造され
たＩＣカード。
【請求項１９】請求項１から請求項９のいずれかに記
載された薄膜半導体記憶装置を有する電子機器。
【請求項２０】請求項１９記載の電子機器において、薄膜トランジスタを含む周辺回路を有し、前記メモリトランジスタは、前記薄膜トランジスタより
もチャネル長が短い電子機器。
【請求項２１】請求項１９記載の電子機器において、薄膜トランジスタを含む周辺回路を有し、前記メモリトランジスタは、前記薄膜トランジスタより
もチャネル長及びチャネル幅が微細なデザインルールで
形成されている電子機器。