JPH01181570A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH01181570A JPH01181570A JP63005233A JP523388A JPH01181570A JP H01181570 A JPH01181570 A JP H01181570A JP 63005233 A JP63005233 A JP 63005233A JP 523388 A JP523388 A JP 523388A JP H01181570 A JPH01181570 A JP H01181570A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（従来の技術）
近年液晶フラットパネルデイスプレィ、エレクトロルミ
ネセンスデイスプレィ等の駆動デバイスとして使われる
薄膜トランジスタの研死開発が盛んに行われている。こ
の薄膜トランジスタに要求されていることは、（１）透
明絶縁性基板上に形成できること、（２） ＯＮ ｉｉ
Ｅ流が太きくＯＦＦ電流が十分小さいこと、（３）大容
量のトランジスタアレイを形成するプロセスが可能なこ
と等があげられておシ、半導体薄膜として多結晶Ｓｉや
アモルファスＳ１を能動層に用いた薄膜トランジスタが
研究開発されている（例えば、ソサエティオプインフォ
ーメイシ冒ンディスプレイ、ダイジェストオブテクニカ
ルバイパー（Ｓｏｃｉｅｔｙ ｏｆ Ｉｎｆｏｒｍａｔ
ｉｏｎ Ｄｉｓｐｌａｙ。
ネセンスデイスプレィ等の駆動デバイスとして使われる
薄膜トランジスタの研死開発が盛んに行われている。こ
の薄膜トランジスタに要求されていることは、（１）透
明絶縁性基板上に形成できること、（２） ＯＮ ｉｉ
Ｅ流が太きくＯＦＦ電流が十分小さいこと、（３）大容
量のトランジスタアレイを形成するプロセスが可能なこ
と等があげられておシ、半導体薄膜として多結晶Ｓｉや
アモルファスＳ１を能動層に用いた薄膜トランジスタが
研究開発されている（例えば、ソサエティオプインフォ
ーメイシ冒ンディスプレイ、ダイジェストオブテクニカ
ルバイパー（Ｓｏｃｉｅｔｙ ｏｆ Ｉｎｆｏｒｍａｔ
ｉｏｎ Ｄｉｓｐｌａｙ。
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
）ｐ３１２ 、１９８４）。ところ、カ、多結晶Ｓｉや
７モル７アス８１のキャリア移動度は１〜２０ ｃｍ”
／ｖ−ｓｅｃと比較的小さいため、この薄膜トランジス
タをｊｊＫｒｆＩｈさせるための周辺駆動ＩＣが必要と
なる。、そのため、大容量の薄膜トランジスタアレイと
周辺駆動ＩＣとの端子接続が必要になシ、装置の大型化
、高コスト化、低信頼化をもたらしてきた。
）ｐ３１２ 、１９８４）。ところ、カ、多結晶Ｓｉや
７モル７アス８１のキャリア移動度は１〜２０ ｃｍ”
／ｖ−ｓｅｃと比較的小さいため、この薄膜トランジス
タをｊｊＫｒｆＩｈさせるための周辺駆動ＩＣが必要と
なる。、そのため、大容量の薄膜トランジスタアレイと
周辺駆動ＩＣとの端子接続が必要になシ、装置の大型化
、高コスト化、低信頼化をもたらしてきた。
一方、単結晶Ｓｉはトランジスタとしての前述の条件（
２）、 （３）の要求を満足し、移動度も高く周辺駆動
回路もトランジスタプレイ形成時に同時に同一基板上に
形成できるため、周辺駆動回路との端子接続が不要にな
る利点が有る（たとえば、ソサエティ オプインフォー
メーシ璽ンディスプレイ、ダイジェスト オブテクニカ
ルペイパー（Ｓｏｃｉｅｔｙ ｏｆ Ｉｎｆｏｒｍａｔ
ｉｏｎ Ｄｉｓｐｌａｙ、 Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒ）、ｐ１５ｏ −ｐ１５１
、１９８３ ）。しかしながらこのＳｉ単結晶基板を
用いた周辺回路を伴りたトランジスタアレイは、基板と
して不透明の単結晶Ｓｉを使用しているため、基板を透
過する光を使う液晶デイスプレィを駆動するには不適当
でおった。
２）、 （３）の要求を満足し、移動度も高く周辺駆動
回路もトランジスタプレイ形成時に同時に同一基板上に
形成できるため、周辺駆動回路との端子接続が不要にな
る利点が有る（たとえば、ソサエティ オプインフォー
メーシ璽ンディスプレイ、ダイジェスト オブテクニカ
ルペイパー（Ｓｏｃｉｅｔｙ ｏｆ Ｉｎｆｏｒｍａｔ
ｉｏｎ Ｄｉｓｐｌａｙ、 Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒ）、ｐ１５ｏ −ｐ１５１
、１９８３ ）。しかしながらこのＳｉ単結晶基板を
用いた周辺回路を伴りたトランジスタアレイは、基板と
して不透明の単結晶Ｓｉを使用しているため、基板を透
過する光を使う液晶デイスプレィを駆動するには不適当
でおった。
一方、単結晶Ｓｉを薄膜化する技術としては、デバイス
が形成された単結晶Ｓｉ基板を支持基板に張付けた後研
摩加工して薄膜化し、再度所望の基板に張付ける転写技
術が知られている（ジャバ二一ズジャーナルオプアプラ
イドフィジックス（Ｊｐｎ、 Ｊ、 ＡＩ）ｐｌ、Ｐｈ
ｙｓ、）２３．Ｌ８１５〜８１７．１９８４）。
が形成された単結晶Ｓｉ基板を支持基板に張付けた後研
摩加工して薄膜化し、再度所望の基板に張付ける転写技
術が知られている（ジャバ二一ズジャーナルオプアプラ
イドフィジックス（Ｊｐｎ、 Ｊ、 ＡＩ）ｐｌ、Ｐｈ
ｙｓ、）２３．Ｌ８１５〜８１７．１９８４）。
この技術を用いて液晶を駆動するトランジスタ部と周辺
駆動回路を同時に形成することにより端子接続技術の不
要な周辺駆動回路付薄膜トランジスタアレイが得られる
。
駆動回路を同時に形成することにより端子接続技術の不
要な周辺駆動回路付薄膜トランジスタアレイが得られる
。
しかし、単結晶Ｓｉ）ランジスタを液晶を駆動するため
のスイッチング素子として使用する場合には光感度が高
いため光感度低減のために遮光膜を設ける必要があるこ
と、島状の単結晶Ｓｉｓを薄膜トランジスタアレイ部に
残す必要があるためプロセスが複雑になることなどの問
題がありた。
のスイッチング素子として使用する場合には光感度が高
いため光感度低減のために遮光膜を設ける必要があるこ
と、島状の単結晶Ｓｉｓを薄膜トランジスタアレイ部に
残す必要があるためプロセスが複雑になることなどの問
題がありた。
（発明が解決しようとする問題点）
本発明の目的は、前記単結晶Ｓｉｔｉ膜化する技術を用
い、周辺駆動回路を単結晶Ｓｉ駆動回路で構成した時の
液晶を駆動するのに適した薄膜トランジスタを簡単なプ
ロセスで製造する方法を与えることである。
い、周辺駆動回路を単結晶Ｓｉ駆動回路で構成した時の
液晶を駆動するのに適した薄膜トランジスタを簡単なプ
ロセスで製造する方法を与えることである。
（発明が解決しようとする手段）
本発明によればＳｉ基板上に選択研磨用絶縁層を形成す
る工程と、該絶縁層上に多結晶Ｓｉ薄膜を形成し必要以
外の多結晶Ｓｉ薄膜を除去し島状化する工程と、該島状
の多結晶Ｓｉ層にソース、ドレイン領域を含むｍＴＦＴ
ｔ−形成する工程と、形成された該＝ＭＱ４ＴＦＴ側に
透明絶縁性基板を接着する工程と、Ｓｉ基板を研摩加工
して除去し、選択研磨用絶縁層と該＝Ｍｅ８Ｔ Ｐ Ｔ
及び透明絶縁性基板を残して薄膜化する工程と、該選択
研磨用絶縁層に穴をあけ該ｍＴ Ｆ Ｔのソース、ドレ
イン層と電気的接触せしめるよりにソース、ドレイン電
極を形成する工程とを少くとも含むことを特徴とする薄
膜トランジスタの製造方法が得られる。
る工程と、該絶縁層上に多結晶Ｓｉ薄膜を形成し必要以
外の多結晶Ｓｉ薄膜を除去し島状化する工程と、該島状
の多結晶Ｓｉ層にソース、ドレイン領域を含むｍＴＦＴ
ｔ−形成する工程と、形成された該＝ＭＱ４ＴＦＴ側に
透明絶縁性基板を接着する工程と、Ｓｉ基板を研摩加工
して除去し、選択研磨用絶縁層と該＝Ｍｅ８Ｔ Ｐ Ｔ
及び透明絶縁性基板を残して薄膜化する工程と、該選択
研磨用絶縁層に穴をあけ該ｍＴ Ｆ Ｔのソース、ドレ
イン層と電気的接触せしめるよりにソース、ドレイン電
極を形成する工程とを少くとも含むことを特徴とする薄
膜トランジスタの製造方法が得られる。
（作用）
上述した構成から分るように、従来の技術でプラナ−構
造のトランジスタで行われた２回のデバイス転写が本発
明では１回で良くプロセスが簡略化されている。また、
この製造方法で作製された薄膜トランジスタは、デバイ
ス全体が透明接着層によって透明絶縁性基板に接着され
ている構造となるため、透明絶縁性基板から入射した光
は吸収がほとんどなく、透過型液晶デイスプレィとして
最適な構造である。
造のトランジスタで行われた２回のデバイス転写が本発
明では１回で良くプロセスが簡略化されている。また、
この製造方法で作製された薄膜トランジスタは、デバイ
ス全体が透明接着層によって透明絶縁性基板に接着され
ている構造となるため、透明絶縁性基板から入射した光
は吸収がほとんどなく、透過型液晶デイスプレィとして
最適な構造である。
また、従来構造の多結晶Ｓｉ薄膜トランジスタと比べて
ドレイン配線とゲート配線が比較的厚い平坦な素子分離
用絶縁膜によって簡単に多層配線され、電極間の短絡等
の画素欠陥の恐れの少ない薄膜トランジスタアレイが得
られる。
ドレイン配線とゲート配線が比較的厚い平坦な素子分離
用絶縁膜によって簡単に多層配線され、電極間の短絡等
の画素欠陥の恐れの少ない薄膜トランジスタアレイが得
られる。
（実施例）
本発明の実施例を図面を用いて説明する。第１図（ａ）
〜（ｅ）に本発明の薄膜トランジスタの製造方法の一実
施例を示す。第１図においてｓ’ ｐ塁ｓ ｒ基板１に
選択研磨用絶縁層２として熱酸化膜を７００ｎｍ形成し
たのち、ＳｉＨ，ガス管用いた低圧ＣＶＤ法によシ多結
晶Ｓｉ膜３を１５０ｎｍ形成し、島状にパターニングす
るＩ（第１図（ω）。続いて、ゲート絶縁膜４として熱
酸化膜を多結晶Ｓｉ膜膜上上１５０ ｎｍ形成し、さら
に、この熱酸化Ｎ４の上に多結晶Ｓｉ膜を３００ ｎｍ
成膜し島状にパターニングしてゲート電極５を形成する
。さらに１６０ＫＶの加速電圧で５ Ｘ １０”ｃｍ−
”の燐をゲ−ト電極をマスクとして用いて多結晶Ｓｉ膜
３に注入し、９００℃、２０分間アニールして、ソース
、ドレイン領域６，７を形成する。さらにゲート電極７
としてＡｌｔ−０，３ｎｍ形成しパターニングする。そ
の後、保護層としてＣＶＤ法によシＳｉｎ、膜８’ｅ５
００ｎｍ形成し８００℃、３０分アニールしＭＯ８ＦＥ
Ｔ構造にする（第１図（切）。
〜（ｅ）に本発明の薄膜トランジスタの製造方法の一実
施例を示す。第１図においてｓ’ ｐ塁ｓ ｒ基板１に
選択研磨用絶縁層２として熱酸化膜を７００ｎｍ形成し
たのち、ＳｉＨ，ガス管用いた低圧ＣＶＤ法によシ多結
晶Ｓｉ膜３を１５０ｎｍ形成し、島状にパターニングす
るＩ（第１図（ω）。続いて、ゲート絶縁膜４として熱
酸化膜を多結晶Ｓｉ膜膜上上１５０ ｎｍ形成し、さら
に、この熱酸化Ｎ４の上に多結晶Ｓｉ膜を３００ ｎｍ
成膜し島状にパターニングしてゲート電極５を形成する
。さらに１６０ＫＶの加速電圧で５ Ｘ １０”ｃｍ−
”の燐をゲ−ト電極をマスクとして用いて多結晶Ｓｉ膜
３に注入し、９００℃、２０分間アニールして、ソース
、ドレイン領域６，７を形成する。さらにゲート電極７
としてＡｌｔ−０，３ｎｍ形成しパターニングする。そ
の後、保護層としてＣＶＤ法によシＳｉｎ、膜８’ｅ５
００ｎｍ形成し８００℃、３０分アニールしＭＯ８ＦＥ
Ｔ構造にする（第１図（切）。
更に、透明接着材９（たとえばエポキシ樹脂）を用いて
ＭＯＳＦＥＴが形成されたＳｉ基板ｔゲート電極４がガ
ラス等の透明絶縁性基板１０と貼シあわせられるように
接着する（第１図（尋）。この後。
ＭＯＳＦＥＴが形成されたＳｉ基板ｔゲート電極４がガ
ラス等の透明絶縁性基板１０と貼シあわせられるように
接着する（第１図（尋）。この後。
Ｓｉ基板１は化学研磨を用いて除去し、薄膜化する（第
１図（ｄ））。化学研磨時の研磨材としては２０ ｎｍ
径の石英粒と有機アンモニアを用いた。
１図（ｄ））。化学研磨時の研磨材としては２０ ｎｍ
径の石英粒と有機アンモニアを用いた。
これによ、り、Ｓｉ結晶１の方が選択研磨用絶縁層２よ
シも約１０倍研磨スピードが遠くなシ選択研磨用絶縁層
２の厚さで自動的に研磨が終了する。
シも約１０倍研磨スピードが遠くなシ選択研磨用絶縁層
２の厚さで自動的に研磨が終了する。
さらに、ドライエツチングによシコンタクトホールを選
択研磨用絶縁層２に開けた後、Ａｉ８００ｎｍ形成し島
状にパターニングして４００℃３０分間アニールする。
択研磨用絶縁層２に開けた後、Ａｉ８００ｎｍ形成し島
状にパターニングして４００℃３０分間アニールする。
これによシ、ソース、ドレイン電極１１．１２を形成す
ると同時にソースドレイン領域６，７と電気的接続を図
る（第１図（ｅ））。
ると同時にソースドレイン領域６，７と電気的接続を図
る（第１図（ｅ））。
更に、液晶デイスプレィ用薄膜トランジスタプレイを形
成する場合には、第２図に示すようにソース電極工２と
接続されるように透明電極１３として酸化インジウム
（ＩＴＯ）をスパッタ法で１００ ｎｍ形成し、パター
ニングして画素電極を形成し、デイスプレィ用薄膜トラ
ンジスタ（第２図）が完成される。
成する場合には、第２図に示すようにソース電極工２と
接続されるように透明電極１３として酸化インジウム
（ＩＴＯ）をスパッタ法で１００ ｎｍ形成し、パター
ニングして画素電極を形成し、デイスプレィ用薄膜トラ
ンジスタ（第２図）が完成される。
（発明の効果）
本発明による薄膜トランジスタの特性を調べた結果、移
動度〜１０ ｃｍ’／ｖ−ｓｅｃ、ＯＦＦ電流０．８〜
４ｘｌＯ−”Ａと液晶デイスプレィ用として十分な性能
を有する薄膜トランジスタが簡単なプロセスで得られ、
また、通常のＳｉ擦弼ＦＥＴプロセスと類似しているた
め単結晶Ｓｉを周辺駆動回路として使用することができ
ることが確認できた。また、光透過率も８０％以上の透
明性を有する高性能薄膜トランジスタが得られた。
動度〜１０ ｃｍ’／ｖ−ｓｅｃ、ＯＦＦ電流０．８〜
４ｘｌＯ−”Ａと液晶デイスプレィ用として十分な性能
を有する薄膜トランジスタが簡単なプロセスで得られ、
また、通常のＳｉ擦弼ＦＥＴプロセスと類似しているた
め単結晶Ｓｉを周辺駆動回路として使用することができ
ることが確認できた。また、光透過率も８０％以上の透
明性を有する高性能薄膜トランジスタが得られた。
尚、本発明は実施例に限らず他の構造のトランジスタに
も有効である。
も有効である。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す工程図。第２図は本発明の製造
方法によシ得られた薄膜トランジスタの概略図である。 図において、 １・・・・・・単結晶Ｓｉ基板、２・・・・・・選択研
磨用絶縁層、３・・・・・・多結晶Ｓｉ膜、４・・・・
・・ゲート絶縁膜、５・・・・・・ゲート電極、６・・
・・・・ドレイン領域、７・・・・・・ソース領域、８
・・・・・・保護層、９・・・・・・接着層、１０・・
・・・・ガラス等の透明絶縁基板、１１・・・・・・ド
レイン電極、１２・・・・・・ソース電極、１３・・・
・・・透明画素電極をそれぞれ示す。 代理人 弁理士 内 原 音 （ａ） （＃：）】 半１困 竿１面
造方法の一実施例を示す工程図。第２図は本発明の製造
方法によシ得られた薄膜トランジスタの概略図である。 図において、 １・・・・・・単結晶Ｓｉ基板、２・・・・・・選択研
磨用絶縁層、３・・・・・・多結晶Ｓｉ膜、４・・・・
・・ゲート絶縁膜、５・・・・・・ゲート電極、６・・
・・・・ドレイン領域、７・・・・・・ソース領域、８
・・・・・・保護層、９・・・・・・接着層、１０・・
・・・・ガラス等の透明絶縁基板、１１・・・・・・ド
レイン電極、１２・・・・・・ソース電極、１３・・・
・・・透明画素電極をそれぞれ示す。 代理人 弁理士 内 原 音 （ａ） （＃：）】 半１困 竿１面
Claims (1)
- １ Ｓｉ基板上に選択研磨用絶縁層を形成する工程と、
該絶縁層上に多結晶Ｓｉ薄膜を形成し必要以外の多結晶
Ｓｉ薄膜を除去し島状化する工程と、該島状の多結晶Ｓ
ｉ層にソース、ドレイン領域を含むＴＦＴを形成する工
程と、形成された該ＴＦＴ側に透明絶縁性基板を接着す
る工程と、前記Ｓｉ基板を研摩加工して除去し、該選択
研磨用絶縁層と該ＴＦＴと透明絶縁性基板を残して薄膜
化する工程と、該選択研磨用絶縁層に穴をあけ該ＴＦＴ
のソース、ドレイン層と電気的接触せしめるよりにソー
ス、ドレイン電極を形成する工程とを少くとも含むこと
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP523388A JPH0642494B2 (ja) | 1988-01-12 | 1988-01-12 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP523388A JPH0642494B2 (ja) | 1988-01-12 | 1988-01-12 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181570A true JPH01181570A (ja) | 1989-07-19 |
| JPH0642494B2 JPH0642494B2 (ja) | 1994-06-01 |
Family
ID=11605470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP523388A Expired - Lifetime JPH0642494B2 (ja) | 1988-01-12 | 1988-01-12 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642494B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031778A (ja) * | 2001-07-13 | 2003-01-31 | Seiko Epson Corp | 薄膜装置の製造方法 |
| JP2003031780A (ja) * | 2001-06-07 | 2003-01-31 | Ind Technol Res Inst | 薄膜トランジスタパネルの製造方法 |
| JP2003142666A (ja) * | 2001-07-24 | 2003-05-16 | Seiko Epson Corp | 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器 |
| JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
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| US7820495B2 (en) | 2005-06-30 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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1988
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