TWI482155B - 記憶體裝置、讀取記憶胞方法與程式化記憶體陣列方法 - Google Patents

記憶體裝置、讀取記憶胞方法與程式化記憶體陣列方法 Download PDF

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記憶體裝置、讀取記憶胞方法與程式化記憶體陣列方法
本發明是有關於電子記憶體裝置，且特別是有關於適合用以作為非揮發性記憶體裝置的半導體記憶體裝置。
眾所週知可以在各類型電子系統中普遍找到電子記憶裝置。例如，電子記憶裝置(有時被稱為電腦記憶體)可以在電腦與其他計算裝置中找到。各類型可拆卸式或單獨的記憶體裝置也廣為人知，其包括記憶卡或固態資料儲存系統。例如，習知使用可拆卸記憶卡來儲存在數位相機上的圖片或儲存在數位錄影機的影片。
大多數電子記憶裝置可以被分類為揮發性或非揮發性。揮發性電子記憶裝置通常需要電力來維持所儲存的資訊。揮發性電子記憶裝置的範例為靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)電腦記憶體裝置，其僅在電腦開啟時保留所儲存的資料，而在電腦關閉或失去電力時喪失所儲存的資料。相較之下，非揮發性電子記憶裝置通常可以在外部電力來源不存在之狀況下仍能保留所儲存的資料。非揮發性電子記憶裝置的範例為，例如經常與數位相機一起使用的記憶卡。這類型記憶卡紀錄相機所拍下的圖像，且即使當記憶卡從相機中移除時，仍能保留圖像資料。
當使用電子記憶裝置的系統越來越強大時，對資料儲存能力的需求同時在增加。例如，越來越多功能強大的電腦與軟體在隨機存取記憶體數量增加時運作更好；更高解析度的相機產生更大的圖像檔案與影片檔案，其需要更大儲存能力才能接納這些檔案。因此，電子記憶體裝置產業的趨勢為持續找到增加記憶體裝置的資料儲存能力。然而，僅增加容量是不夠的─通常同等理想的狀況是當資量儲存容量增加時，維持或甚至減少記憶體裝置的尺寸。因此，另一個趨勢為增加一給定尺寸的資料儲存容量，換言之，即增加位元密度。另一個考量為成本。例如，理想狀況為當位元密度增加時，維持或減少電子記憶體裝置的成本。換言之，理想狀況為減少位元成本(每位元的成本)。再者，另一個考量為與效能相關，例如提供更快資料的儲存與更快存取儲存在電子記憶體裝置上的資料。
目前有一個方式可以提供增加的位元密度，同時也能減少個別記憶胞的尺寸。例如，改良製造流程，形成更小的結構，以致於允許製造更小的記憶胞。然而，有些技術上的推斷預測指出，未來使用此種方式將增加位元成本，因為在某一時間點之後，使用此種方式之製程成本增加的速度將會開始比記憶體-單元-減少速率還快。因此，比較理想的狀況為找到替代方法來增加電子記憶體裝置的位元密度。
以下描述記憶體裝置以及與記憶體裝置相關的方法。根據本揭露的一觀點，本發明提供一種記憶體裝置，其包括具有多個記憶胞的一個陣列，其中每一記憶胞包括一個電晶體以及與此電晶體並聯的一個電阻值切換裝置。所述之電晶體與電阻值切換裝置中的每一個都具有獨立地儲存一或多位元資料的能力。所述之電晶體包括第一端，第二端與閘極端，而電晶體被用以在分別與多記憶體狀態相關之不同的多個臨界電壓之間切換。所述之電阻值切換裝置與電晶體並聯，以使電阻值切換裝置連接至電晶體的第一端與第二端。電阻值切換裝置用以在分別與多記憶體狀態相關之不同的多個電阻值之間切換。
根據本揭露的另一觀點，本發明提出一種記憶體裝置，其包括複數個多個位元線、複數個多個字元線、包括一第一記憶體群組的一個第一記憶體串列與包括一第二記憶體群組的一個第二記憶體串列以及一個共同源極線。所述之第一記憶體串列與第二記憶體串列連接至一個共同源極線以及分別連接至多個字元線。所述之多個字元線分別連接至第一記憶體群組的此些記憶體記憶胞以及分別連接至第二記憶體群組的此些記憶體記憶胞。每一個記憶胞分別包括一電晶體以及與此電晶體並聯的電阻值切換裝置。所述之電晶體與電阻值切換裝置中的每一個都具有獨立地儲存一或多位元資料的能力。所述之第一電晶體包括第一端，第二端與閘極端。第一電晶體用以在分別與多記憶體狀態相關之不同的多個臨界電壓之間切換。所述之第一電阻值切換裝置與第一電晶體並聯，使得第一電阻值切換裝置連接至第一電晶體的第一端與第二端。第一電阻值切換裝置用以在分別與多記憶體狀態相關之不同的多個電阻值之間切換。
根據本揭露的又一觀點，本發明提出一種讀取與寫入記憶胞的方法，此方法用以讀取與寫入包括一電晶體以及與此電晶體並聯的電阻切換裝置的一記憶胞，其中電晶體與電阻切換裝置中的每一個具有獨立地儲存一或多位元資料的能力。例如，根據本揭露的一觀點，一個讀取方法包括偵測此記憶胞之電晶體的臨界電壓，其中此電晶體用以在分別與多記憶體狀態相關的多個臨界電壓之間切換。所述之讀取方法也可包括偵測此記憶胞之電阻切換裝置的電阻值，其中此電阻切換裝置的電阻值用以在與多記憶體狀態相關的多個電阻值之間切換。本發明的這些與其他特徵、觀點與實施例將利用以下實施方式中來說明。
下文特舉本發明之示範實施例，並配合所附圖式對特徵、觀點與實施例作詳細說明如下，以讓上述特徵和優點能更明顯易懂。
現在將詳細參照所揭露之示範實施例，所述之示範實施例多繪示於附圖中，附帶一提的是，整個附圖中相同的參考標記用於表示相同或相似的元件。
圖1是根據本揭露之一示範實施例所繪示的記憶體陣列100的方塊圖。記憶體陣列100可以包括多個記憶胞102、多個位元線BL1-BLm、多個字元線WL1-WLn、一串列選擇線SSL、一接地選擇線GSL與一共同源極線SL。
記憶體陣列100可以被配置使得多個記憶胞102被排列在具有m×n個記憶胞102的一個記憶體陣列內，其中m與n分別代表自然數。更精確地說，記憶體陣列100可以被配置使得多個記憶胞102被排列為多個記憶體串列MS1-MSm。每一記憶體串列MS分別包括串聯在一起之各自的串列選擇電晶體SST、各自的n個記憶胞102的群組，以及各自接地選擇電晶體GST。記憶體串列MS1~MSm分別連接至位元線BL1~BLm。記憶體串列MS1~MSm接連接至共同源極線SL。
圖2是記憶體串列MSi的示意圖，其作為可以被使用作為在圖1中所呈現之記憶體串列MS1~MSm中任何之一的範例。記憶體串列MSi包括一個串列選擇電晶體SST、第一至第四記憶胞102a~102d，以及一個接地選擇線GSL。串列選擇電晶體SST、第一至第四記憶胞102a~102d與接地選擇線GSL，串聯在位元線BLi與共同源極線SL之間。上述之記憶體串列MSi包括四個記憶胞102a~102d時，但是實作上可以包括其餘的記憶胞102為佳。第一至第四記憶胞102a~102d分別包括電阻值切換裝置110a~110d與電晶體112a~112d。
串列選擇電晶體SST的閘極端連結至串列選擇線SSL。串列選擇電晶體SST的源極端連結至位元線BLi。串列選擇電晶體SST的汲極端連結至第一記憶胞102a。
接地選擇電晶體GST的閘極端連結至接地選擇線GSL。接地選擇電晶體GST的源極端連結至第四記憶胞102d。接地選擇電晶體GST的汲極端連結至共同源極線SL。
圖3是繪示根據本揭露之一實施例之記憶胞102的示意圖。記憶胞102a~102d可以被配置為圖3所呈現的狀況。記憶胞102包括多個並聯的記憶胞。在本實施例中，記憶胞102包括一個電阻值切換裝置110用以作為一第一記憶體單元，以及一個浮動閘極電晶體112用以作為一第二記憶體單元，且此浮動閘極電晶體112可以為一浮動閘極電晶體、一N型電晶體、一P型電晶體或一鰭式場效電晶體(Fin-FET)。
電晶體112可用以使得其閘極連接至一個字元線WL。電晶體112的源極端藉由一個串列選擇電晶體SST以及如圖2所示之任何中介記憶胞102連接至位元線BL。電晶體112的汲極端藉由接地選擇電晶體GST與如圖2所示之任何間隔在其中的記憶胞102連接至共同源極線SL。
電晶體112的源極端與汲極端還連接至電阻值切換裝置110的正反兩端，以致於電晶體112與電阻值切換裝置110並聯。在一些實施例中，電阻值切換裝置110可如同圖3所示，在電晶體112與字線WL的上方。在此些實施例中，記憶胞102可以先形成電晶體112與字線WL，然後在電晶體112與字線WL之上形成電阻值切換裝置110。
電晶體112可以為一個浮動閘極電晶體、一N型電晶體、一P型電晶體或一鰭式場效電晶體(Fin-FET)，其用以使電晶體112的臨界電壓Vt可以在兩個或多個數值之間改變，其中臨界電壓Vt的確實數值分別與多個記憶體狀態相關。例如，電晶體112可以為一種單階單元(Single-level cell，SLC)浮動電晶體，一種多階單元(Multi-level cell，MLC)浮動電晶體，一種奈米晶體快閃電晶體(nano-crystal flash transistor)或一種氮化物阱裝置(nitride trap device)。
因此，電晶體112可用以儲存多個Vt狀態在一或多個位置內。例如，在一些實施例中，電晶體112可用以為能被程式化為兩個相異臨界電壓Vt中任何之一的1位元記憶體裝置。此種實施例可以包括SLC浮動電晶體的實施例。又例如，在一些實施例中，電晶體112可用以為能被程式化為四個相異臨界電壓Vt中任何之一的2位元記憶體裝置。此種實施例可以包括MLC浮動電晶體的實施例。包括浮動閘極裝置之電晶體112的多個實施例可以藉由熱電子注射(hot electron injection)技術而程式化，並且藉由富勒-諾頓(Fowler-Nordheim，FN)電子穿透(electron tunneling)技術而清除。
電阻值切換裝置110可用以使得電阻值切換裝置110的電阻值可在多個電阻值之間改變，其中電阻值的確實數值分別與多個記憶體狀態相關。例如，電晶體112可為如由Lee et al.發明之美國專利第7,524,722號(在此僅作為參考之用)所描述一種電阻式記憶體裝置。
因此，在一些實施例中，記憶胞102可用以儲存一或多個位元。例如，在一些實施例中，電晶體112可在兩個記憶體狀態之間切換且電阻值切換裝置110可在兩個記憶體狀態之間切換，以致於記憶胞102為能具有總共四種記憶體狀態的2位元記憶體裝置。舉另一例子，在一些實施例中，電晶體112可在四個記憶體狀態之間切換且電阻值切換裝置110可在四個記憶體狀態之間切換，以致於記憶胞102為能具有總共十六種記憶體狀態的4位元記憶體裝置。仍然有其他實施例可以包括一個電晶體112可以被配置在與多個記憶體狀態有關之已選定的N1個臨界電壓之間切換，並且電阻值切換裝置110可在與多個記憶體狀態有關之已選定的N2個電阻值之間切換，以致於記憶胞102因此成為能具有總共N1+N2種記憶體狀態記憶體裝置。
圖4A是根據電阻值切換裝置110之一些實施例所繪示一種電阻值切換裝置110a的示意圖。電阻值切換裝置110a包括一個基底(substrate)122，一個金屬導線間介電層(Intermetal Dielectric，IMD)層124，一第一電極層126，一氧化鎢層128，一第一介電層130a，一第二介電層130b與一第二電極層134。
基底122可以為矽基底，且IMD層124可以為一個氧化層或利用習知技術，例如化學氣相沈積(chemical vapor deposition，CVD)技術，在基底122上形成的其他電絕緣層。
第一電極126可以利用氮化鈦(Titanium nitride，TiN)來形成，並利用CVD流程或物理氣相沈積(physical vapor deposition，PVD)流程來設置在IMD層124上。第一電極126的材料可以替代性地包括摻雜多晶矽(doped polysilicon)，鋁，銅或氮化鉭(Tantalum nitride，TaN)。
氧化鎢層128形成在第一電極126上面。第一介電層130a與第二介電層130b緊鄰近氧化鎢層128，並且也形成在第一電極126上面。第一介電層130a與第二介電層130b可以包含，例如：二氧化矽(SiO2 )、氮化矽(Si3 N4 )或類似的絕緣材料。包括氧化鎢層128、第一介電層130a與第二介電層130b的結構，可以藉由利用例如CVD流程首先形成介電層130作為在第一電極126上面的連續性介電層。接著，藉由例如微影蝕刻(photolithograpy)或蝕刻(etching)來移除連續性介電層的一部份，以在第一介電層130a與第二介電層130b之間產生一個間隔。接著，在第一介電層130a與第二介電層130b之間的間隔中形成氧化鎢層128。更精確地說，氧化鎢層128可以首先沈積鎢在第一介電層130a與第二介電層130b之間的間隔中，然後進行一個氧化流程以氧化鎢。例如，可以使用一種熱氧化流程使得氧化過程擴散至大部份或全部的鎢層，以形成氧化鎢層128。
第二電極層134可以利用氮化鈦來形成並藉由CVD流程或PVD流程設置在氧化鎢層128上面。第二電極層134還可以延伸到第一介電層130a與第二介電層130b。第二電極層134的結構可以替代性地包括摻雜多晶矽(doped polysilicon)，鋁，銅或氮化鉭。
將氧化鎢層128完全氧化將導致形成具有可調整電阻值的第一介面區域138與第二介面區域140。圖4B繪示第一介面區域138與第二介面區域140個別的位置。第一介面區域138包括在第一電極126與氧化鎢層128之介面的區域。第二介面區域140包括在第二電極層134與氧化鎢層128之介面的區域。
圖5A-圖5E繪示圖4A與圖4B中電阻值切換裝置110a之對稱性雙態實施例的電阻切換特性。此即，在本實施例中，電阻值切換裝置110a包括兩個介面區域138、140，每一介面區域包括兩個電阻值(記憶體狀態)，並且每一介面區域至少實質上彼此對稱。其餘替代性實施例，包括在此所描述的那些實施例，可以包括不對稱或/且每一介面區域包括超過兩種電阻值的實施例。
在通過氧化鎢層128以及第一電極126與第二電極134之間的電阻值可以在兩個電阻值R1、R2之間作調整。電阻值切換裝置110a之電阻切換行為會發生在第一介面區域138或第二介面區域140中。如同將參照圖5A-圖5E更仔細來描述，可以使用一個電壓脈衝來在第一介面區域138或第二介面區域140之間來選擇介面區域，以控制電阻值切換裝置110a之切換行為。此點相當重要，因為將電阻值從R1切換至R2所需要的電壓準位，會取決於目前是由第一介面區域138或第二介面區域140正在控制電阻值切換裝置110a的切換行為，反之亦然。
返回到圖5A，此圖5A繪示當第二介面區域140正在控制電阻切換特性時，電阻值切換裝置110a之本實施例的電阻切換特性。在此，電阻值切換裝置110a可以被控制以具有一個重置(reset)電阻值R1或一個設置(set)電阻值R2。若電阻值切換裝置110a的電阻值為R1，則可以藉由如圖4B所示在電壓供應端與接地之間，於電阻值切換裝置110a中施加一個負電壓V2，以由R1減少其電阻值至R2。相類似地，若電阻值切換裝置110a的電阻值為R1，則可以藉由如圖4B所示在電壓供應端與接地之間，於電阻值切換裝置110a中施加一個正電壓V4，以由R2增加其電阻值至R1。
圖5B繪示將控制由第二介面區域140切換至第一介面區域138的流程。更精確地說，可以藉由施加於電阻值切換裝置110a的一個負電壓V1，來將電阻值切換裝置110a之本實施例之電阻切換特性的控制從第二介面區域140切換至第一介面區域138。
在圖5B中切換的結果如圖5C所示，其中第一介面區域138目前控制電阻值切換裝置110a之本實施例的電阻切換特性。如圖5C所描述的行為可以與在圖5A中的行為來比較，並能觀察到當第一介面區域138正在控制時，電阻值切換裝置110a之本實施例的電阻切換特性，以及當第二介面區域140正在控制時，電阻值切換裝置110a之本實施例的電阻切換特性之間的差異。目前在圖5C中，當第一介面區域138正在控制時，藉由施加於電阻值切換裝置110a的一個正電壓V3可以將電阻值由R1減少至R2，並且藉由施加於電阻值切換裝置110a的一個負電壓V1可以將電阻值由R2增加至R1。
圖5D繪示將控制由第一介面區域138切換至第二介面區域140的流程。更精確地說，藉由施加於電阻值切換裝置110a的一個正電壓V4，可以將電阻值切換裝置110a之本實施例之電阻切換特性的控制從第一介面區域138切換至第二介面區域140。
在圖5D中切換的結果如圖5E所示，與圖5A相同地，其中第二介面區域140再一次控制電阻值切換裝置110a之本實施例的電阻切換特性。
因此，電阻值切換裝置110a可被設置為四個狀態的其中之一，且四個狀態可以作為四種記憶體狀態：(1)第一介面控制與電阻值=R1(狀態“R REsET ”)；(2)第一介面控制與電阻值=R2(狀態“R SET ”)；(3)第二介面控制與電阻值=R1(狀態“RRESET ”)；以及(4)第二介面控制與電阻值=R2(狀態“RSET ”)。明顯區分狀態R SET 與RSET 是相當困難的。然而，狀態R RESET 與RRESET 彼此之間能可靠地被明顯區分。另外，狀態R RESET 與RRESET 的其中之一可以可靠地與R SET 以及RSET 明顯區分。因此，根據本實施例，電阻值切換裝置110a可以被設置以作為具有(1)R RESET ；(2)RRESET ；以及(3)R SET 或RSET 的一個三態記憶體裝置。
以下將搭配圖6與圖7來描述根據一個作為三態記憶體裝置之實施例的電阻值切換裝置110a的讀取流程。圖6繪示電阻值切換裝置110a的記憶體狀態與所施加電壓之間關係的圖形表示法，而圖7為繪示讀取流程的流程圖。
首先，在方塊200中，電阻值切換裝置110a已被程式化為記憶體狀態(1)R RESET ；(2)RRESET ；以及(3)R SET 或RSET 的其中之一。此流程的其餘部份允許讀取電阻值切換裝置110a，以判定哪個記憶體狀態被寫入至電阻值切換裝置110a。在方塊202中，判定電阻值切換裝置110a的電阻值。如同圖6所示，無論第一介面區域138與第二介面區域140的其中之一在控制，其電阻值可以預期為一個較高電阻值R RESET /RRESET 或一個較低電阻值R SET /RSET 。若偵測到較低電阻值R SET /RSET ，則流程結束在方塊204並判定電阻值切換裝置110a的記憶體狀態為R SET /RSET 。相反地，若偵測到較高電阻值R R ESET /RRESET ，則持續流程以明顯區分記憶體狀態R RESET 與記憶體狀態RRESET 。
藉由判定目前是由第一介面區域138與第二介面區域140的其中之一在控制，可以明顯區分記憶體狀態R RESET 與記憶體狀態RRESET 。在圖7所示的流程中，因為電阻值切換裝置110a的行為會取決於目前是由第一介面區域138與第二介面區域140的其中之一在控制而不同，可以藉由施加一個電壓VDETERMINE 來實現上述之判定動作。可作為電壓VDETERMINE 的電壓準位是介於如圖5A至圖5E所示之電壓準位V3與V4之間的一個電壓準位。之前在方塊206中已知電阻值準位是高準位(例如，在圖4A至圖4E中的R1)，如此可知當電壓VDETERMINE 施加在電阻值切換裝置110a時，電阻值切換裝置110a的行為會取決於目前是由第一介面區域138與第二介面區域140的其中之一在控制而不同。例如，根據圖5A，若目前是由第二介面區域140來控制，則施加電壓VDETERMINE 不會使電阻值切換裝置110a的電阻值從R1改變。另一方面，根據圖5D，如果目前是由第一介面區域138來控制，則施加電壓VDETERMINE 會將電阻值切換裝置110a的電阻值由R1改變為R2。
因此，在方塊206中，施加電壓VDETERMINE 在電阻值切換裝置110a，且之後在方塊208中，量測電阻值切換裝置110a的電阻值。如果仍然量測到較高的電阻值R RESET /RRESET ，則可以判定目前是由第二介面區域140在控制，因為電阻值並未被所施加之電壓VDETERMINE 所影響。因此，此流程在方塊210中結束，並判定電阻值切換裝置110a的記憶體狀態為RRESET 記憶體狀態。相反地，如果偵測到較低電阻值R SET /RSET ，則可以判定之前是由第一介面區域138在控制，因為電阻值曾經被所施加之電壓VDETERMINE 所改變。在此狀況下值得注意的是，所施加之電壓VDETERMINE 將控制由第一介面區域138切換至第二介面區域140。因此，此流程繼續進行方塊212，其中切換控制轉變回到第一介面區域138來進行，使得電阻值切換裝置110a的電阻值不被目前讀取流程所干擾。然後，此流程在方塊214結束，並判定是電阻值切換裝置110a的記憶體狀態為R RESET 記憶體狀態。
圖8至圖10繪示電阻值切換裝置110a之替代性實施例的電阻切換特性。更精確地說，圖8繪示電阻值切換裝置110a之對稱性三態實施例的切換特性；圖9繪示110a電阻值切換裝置110a之非對稱性雙態實施例的切換特性；圖10繪示電阻值切換裝置110a之非對稱性雙態/三態實施例的切換特性。上述這些與其他類似的替代性實施例可以藉由改變第一電極126與第二電極134的組成成份或/且氧化鎢層128的組成成份來製作完成。例如，當第一電極126與第二電極134由氮化鈦所組成時，可以根據氮化鈦的氮元素含量來增加或減少與R RESET 或RRESET 狀態相關的電阻值。相類似地，可以根據氧化鎢層128的氧元素含量來增加或減少與R RESET 或RRESET 狀態相關的電阻值。
如同圖8所繪示電阻值切換裝置110a之對稱性三態實施例的切換特性於每一介面區域138/介面區域140包括三種電阻值(記憶體狀態)。當由第一介面區域138控制時，這些記憶體狀態為R SET ，R RESET1 與R RESET2 。當由第二介面區域140控制時，這些記憶體狀態為RSET ，RRESET1 與RRESET2 。要明顯區別狀態R SET 與RSET 相當困難。不過，狀態R RESET1 ，R RESET2 ，RRESET1 與RRESET2 彼此之間能很可靠地區分出來。另外，狀態R RESET1 ，R RESET2 ，RRESET1 與RRESET2 中的每一個能可靠地與狀態R SET 以及RSET 區分出來。因此根據本實施例，電阻值切換裝置110a可用以作為一種具有(1)R RESET1 ；(2)R RESET2 ；(3)RRESET1 ;(4)RRESET2 ；以及(5)R SET 或RSET 等狀態的五態記憶體裝置。
如同圖9所繪示電阻值切換裝置110a之非對稱性雙態實施例的切換特性於每一介面區域138/介面區域140包括兩種電阻值(記憶體狀態)，其中電阻值RRESET 明顯不同於電阻值R RESET 。當由第一介面區域138控制時，這些記憶體狀態為R SET 與R RESET 。當由第二介面區域140控制時，這些記憶體狀態為RSET 與RRESET 。要明顯區別狀態R S ET 與RSET 相當困難。不過，狀態R RESET 與RRESET 彼此之間能很可靠地區分出來。另外，狀態R RESET 與RRESET 中的每一個能可靠地與狀態R SET 以及RSET 區分出來。因此，根據本實施例，電阻值切換裝置110a可用以設置作為一種具有(1)R RESET ；(2)RRESET ；以及(3)R SET 或RSET 等狀態的三態記憶體裝置。
圖11是根據圖9中非對稱性實施例所繪示之讀取電阻值切換裝置110a的流程。首先，在方塊300，電阻值切換裝置110a已經被程式化為記憶體狀態(1)RRESET ；(2)R RESET ；以及(3)R SET 或RSET 的其中之一。此流程的其餘部份會允許讀取電阻值切換裝置110a，以判定哪種記憶體狀態寫入至電阻值切換裝置110a。如圖9所示，不論目前由第一介面區域138與第二介面區域140的其中之一來控制，可以預期電阻值為第一電阻值R RESET ，第二電阻值RRESET 或第三電阻值R SET /RSET 的其中之一。若偵測到電阻值R SET /RSET ，則此流程在方塊304結束，並判定電阻值切換裝置110a的記憶體狀態為R SET /RSET 。若偵測到電阻值RRESET ，則此流程在方塊306結束，並判定電阻值切換裝置110a的記憶體狀態為RRESET 。若偵測到電阻值R RESET ，則此流程在方塊308結束，並判定電阻值切換裝置110a的記憶體狀態為R RESET 。
返回參見圖10，電阻值切換裝置110a之非對稱性雙態/三態實施例的切換特性與第一介面區域138相關時包括兩種電阻值(記憶體狀態)，而與第二介面區域140相關時包括三種電阻值(記憶體狀態)。當由第一介面區域138控制時，這些記憶體狀態為R SET 與R RESET 。當由第二介面區域140控制時，這些記憶體狀態為RSET ，RRESET1 與RRESET2 。要明顯區別狀態R SET 與RSET 相當困難。不過，狀態RSET ，RRESET1 與RRESET2 彼此之間能很可靠地區分出來。另外，狀態RSET ，RRESET1 與RRESET2 中的每一個能很可靠地與狀態R SET 以及RSET 區分出來。因此，根據本實施例，電阻值切換裝置110a可以被設置作為一種具有(1)R RESET ；(2)RRESET1 ；(3)RRESET2 ；以及(4)R SET 或RSET 等狀態的四態記憶體裝置。
圖12是根據電阻值切換裝置110a之數個實施例所繪示之電阻值切換裝置110b的示意圖。電阻值切換裝置110b可以包括一個可程式化金屬化單元(programmable metallization cell，PMC)400。更精確地說，電阻值切換裝置110b可以包括一個基底402、一個IMD層404、一個第一電極層406、一個導電栓塞層408、一個第一介電層410、一個第二介電層412、一個固態電解質層414以及一個第二電極層416。
基底402可以為一個矽基底，且IMD層404可以為一個氧化層或利用習知技術，例如CVD技術，在基底402上形成的其他電絕緣層。
第一電極層406可以由氮化鈦所形成，並藉由CVD流程或PVD流程設置在IMD層404。第一電極層406的材料可以替代性地包括摻雜多晶矽，鋁，銅或氮化鉭。
導電栓塞層408在第一電極層406上形成，而第一介電層410與第二介電層412緊鄰於導電栓塞層408並也在第一電極層406上形成。第一介電層410與第二介電層412可以包括，例如：二氧化矽、氮化矽或類似的絕緣材料。導電栓塞層408可以包括鎢。可以藉由首先利用，例如CVD流程，在第一電極層406上形成第一介電層410與第二介電層412以作為的一個連續性介電層來形成包括導電栓塞層408、第一介電層410與第二介電層412的結構。接著，藉由例如微影蝕刻或蝕刻技術來移除連續性介電層的一部份，以在第一介電層410與第二介電層412之間產生一個間隔。接著，在第一介電層410與第二介電層412之間的間隔中形成導電栓塞層408。更精確地說，可以藉著沈積導電栓塞層408的材料在第一介電層410與第二介電層412之間的間隔來形成導電栓塞層408。
固態電解質層414可以藉由沈積在導電栓塞層408上來形成。固態電解質層414可以延伸至第一介電層410與第二介電層412。固態電解質層414可以包括過渡金屬氧化物，或其包含至少一中硫化元素的過渡金屬氧化物。例如，固態電解質層414可以包含硫化鍺/銀或硒化鍺/銀。
第二電極層416可以藉由沈積在固態電解質層414上形成。第二電極層416可以為一個可氧化電極。第二電極層416可以包括一種可氧化電極材料，例如，銀，銅，鋅(Zn)。
如圖12所示之電阻值切換裝置110b的實施例形成一種單PMC結構。圖13繪示電阻值切換裝置110b之單一PMC實施例在程式化與讀取操作中所發生之電壓與電流的圖表。確實的電壓與電流準位可以與圖13所示的不相同。
電阻值切換裝置110b一開始可能沒有經過程式化且因此具有高電阻值。若施加一個較高電壓於第二電極層416，且施加一個較低電壓於第一電極層406，直到施加一個設定臨界電壓(V1或程式化電壓)之前，沒有電流會通過電阻值切換裝置110b。在所繪示的範例中，設定臨界電壓(set threshold voltage)可以為，例如大約0.7伏特(Volts)。當所施加的電壓超過設定臨界電壓V1時，電流持續通過直到已達成操作電流IW ，且可為程式化電路所侷限(例如，限制)。在一實施例中，電壓可能被降低至0伏特，以致於電流降至0安培(amps)，並因此完成電阻值切換裝置110b的程式化過程。
若需要偵測到或讀取到單元狀態，可以施加一個感測電壓(VS)至電阻值切換裝置110b。感測電壓VS可能低於設定臨界電壓V1。在所繪示的範例中，感測電壓VS可以為，例如是大約0.3伏特。當電阻值切換裝置110b被程式化(亦即，SET)成為如上所述且施加感測電壓VS至電阻值切換裝置110b時，操作電流IW 可能會通過電阻值切換裝置110b。若電阻值切換裝置110b並未被程式化(亦即，RESET)，當施加感測電壓VS時，很少電流或沒有電流會通過電阻值切換裝置110b。
在一實施例中，可以施加一個較低電壓，例如負電壓(也稱為重置臨界電壓(reset threshold voltage))至電阻值切換裝置110b，以清除或重置程式化狀態。在所繪示的範例中，重置臨界電壓可以為，例如是大約-0.3伏特。當施加重置臨界電壓至電阻值切換裝置110b時，負向電流可能會通過電阻值切換裝置110b。當負電壓降低到低於重置臨界電壓時，電流可能會停止流動(此即，減少至0安培)。在施加重置臨界電壓至電阻值切換裝置110b之後，電阻值切換裝置110b可以具有如程式化操作之間相同的高電壓，以致於清除或重置儲存至電阻值切換裝置110b中的數值。
圖14是電阻值切換裝置110c的數個實施例所繪示之電阻值切換裝置110c的示意圖。電阻值切換裝置110c包括一個雙PMC結構。電阻值切換裝置110c包括一個基底452、一個IMD層454、一個第一電極層456、一個導電栓塞層458、一個第一介電層460、一個第二介電層462、一個第一固態電解質層464，一第二電極層466，一個第二固態電解質層468以及一個第三固態電解質層470。
基底452可以為一個矽基底，且IMD層454可以為一個氧化層或利用習知技術，例如CVD技術，在基底452上形成的其他電絕緣層。
第一電極層456可以由氮化鈦所形成，並藉由CVD流程或PVD流程設置在IMD層454上。第一電極層456的材料可以替代性地包括摻雜多晶矽，鋁，銅或氮化鉭。
導電栓塞層458形成在第一電極層456上，而第一介電層460與第二介電層462緊鄰於導電栓塞層458並也形成在第一電極層456上。第一介電層460與第二介電層462可以包括，例如：二氧化矽、氮化矽或類似的絕緣材料。導電栓塞層458可以包括鎢。可以藉由首先利用例如CVD流程，在第一電極層456上形成第一介電層460與第二介電層462以作為的一個連續性介電層，來形成包括導電栓塞層458、第一介電層460與第二介電層462的結構。接著，藉由例如微影蝕刻或蝕刻技術來移除連續性介電層的一部份，以在第一介電層460與第二介電層462之間產生一個間隔。接著，在第一介電層460與第二介電層462之間的間隔中形成導電栓塞層458。更精確地說，可以藉著沈積導電栓塞層458的材料在第一介電層460與第二介電層462之間的間隔來形成導電栓塞層458。
第一固態電解質層464可以藉由沈積在導電栓塞層458上來形成。固態電解質層464可以延伸至第一介電層460與第二介電層462。固態電解質層464可以包括過渡金屬氧化物，或其包含至少一個硫化元素的過渡金屬氧化物。例如，固態電解質層464可以包含硫化鍺/銀或硒化鍺/銀。
第二電極層466可以藉由沈積在第一固態電解質層464上形成。第二電極層466可以為一個可氧化電極。第二電極層466可以包括一種可氧化電極材料，例如，銀，銅，鋅。
第二固態電解質層468可以藉由沈積在第二電極層466上來形成。第二固態電解質層468可以包括過渡金屬氧化物，或其包含至少一硫化元素的過渡金屬氧化物。例如，第二固態電解質層468可以包含硫化鍺/銀或硒化鍺/銀。
第三固態電解質層470可以藉由沈積在第二電極層466上來形成。第三固.態電解質層470可以包含導電材料或半導體材料，例如，氮化鈦。
如圖14所示之電阻值切換裝置110c的實施例形成一個雙PMC結構，其包括一個上部PMC結構472與一下部PMC結構474。上部PMC結構472與下部PMC結構474的每一個都能夠被程式化為分別對應至電阻值的兩個記憶體狀態。上部PMC結構472的記憶體狀態包括標示為RRESET 與RSET 記憶體狀態，其分別對應至相對較高電阻值與較低電阻值。下部PMC結構474的記憶體狀態包括標示為R RESET 與R SET 記憶體狀態，其分別對應至相對較高電阻值與較低電阻值。在部份實施例中，與RRESET 相關的電阻值可以實質上相等於與R RESET 相關的電阻值，然而在其他實施例中，與RRESET 以及R RESET 分別相關的電阻值可以彼此不相同。相類似地，在部份實施例中，與RSET 相關的電阻值可以實質上相等於與R SET 相關的電阻值，然而在其他實施例中，與RSET 以及R SET 分別相關的電阻值可以彼此不相同。
圖15A、圖15B與圖16繪示電阻值切換裝置110c之對稱式雙PMC實施例的電阻切換特性的圖表。更精確地說，圖15A繪示上部PMC結構472的電阻切換特性，圖15B繪示下部PMC結構474的電阻切換特性，而圖16繪示由上部PMC結構472與下部PMC結構474所形成之雙PMC結構之對稱性實施例的電阻切換特性。
如圖15A所示，通過上部PMC結構472的正電壓VS1 會造成導致上部PMC結構472的電阻切換至與記憶體狀態RRESET 相關的電阻值。通過上部PMC結構472的負電壓VS2 會造成導致上部PMC結構472的電阻切換至與記憶體狀態RSET 相關的電阻值。
如圖15B所示，通過下部PMC結構474的正電壓VS3 會造成導致下部PMC結構474的電阻切換至與記憶體狀態RRESET 相關的電阻值。通過下部PMC結構474的負電壓VS4 會造成導致下部PMC結構474的電阻切換至與記憶體狀態RSET 相關的電阻值。
如圖15A與圖15B所示之上部PMC結構472與下部PMC結構474之對稱性實施例的結合會產生一種記憶體裝置，其能夠具有如圖16所示之四種記憶體狀態A~D。記憶體狀態A~D的每一個分別相關於上部PMC結構472以及下部PMC結構474之記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RSET ，而下部PMC結構474具有與記憶體狀態相關的電阻值R RESET ，使得雙PCM結構之整體電阻值於記憶體狀態A為RSET +R RESET 。記憶體狀態D發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RRESET ，而下部PMC結構474具有與記憶體狀態相關的電阻值R SET ，使得雙PCM結構之整體電阻值於記憶體狀態D為R SET +RRESET 。記憶體狀態B與記憶體狀態C都發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RRESET ，而下部PMC結構474具有與記憶體狀態相關的電阻值R RESET ，使得雙PCM結構之整體電阻值於記憶體狀態B與記憶體狀態C為RRESET +R RESET 。因此，明顯區別記憶體狀態B與記憶體狀態C是相當困難的，所以電阻值切換裝置110c的雙PMC結構可以實作為具有記憶體狀態A，B(或C)以及D的三態記憶體裝置。
以下將參照圖17，根據三態對稱性雙PMC記憶體裝置之實施例，來描述電阻值切換裝置110c的讀取流程，所繪示的是讀取流程的流程圖。
首先，在方塊500中，記憶體切換裝置110c已經被程式化為記憶體狀態A，B/C或D的其中之一。此流程的其餘部份將允許讀取記憶體切換裝置110c以判定哪個狀態寫入至記憶體切換裝置110c。在方塊502中，判定記憶體切換裝置110c的電阻值。在目前對稱性實施例中，與RSET 相關的電阻值實質上相等於與R SET 相關的電阻值，且RRESET 相關的電阻值實質上相等於與R RESET 相關的電阻值。因此，可以預期記憶體切換裝置110c的電阻值為一個較高電阻值R=R RESET +RRESET 或一個較低電阻值R=(RRESET +R SET )或(RSET +R RESET )。若偵測到較高電阻值R=R RESET +RRESET ，則此流程在方塊504結束，並判定記憶體切換裝置110c的記憶體狀態為記憶體狀態B/C(R RESET +RRESET )。相反地，若偵測到較低電阻值，則此流程繼續進行以在記憶體狀態A(RSET +R RESET )與D(RRESET +R SET )之間明確區分。
接著，在方塊506中，施加電壓VDETERMINE 在記憶體切換裝置110c，然後在方塊508中量測記憶體切換裝置110c的電阻值。在此實施例中，選取VDETERMINE 的電壓，以致於如果記憶體狀態為記憶體狀態A時將導致上部PMC結構472從RSET 切換至RRESET ，但是在記憶體狀態為記憶體狀態D時不會造成任何改變。因此，VDETERMINE 的電壓為介於VS1 與VS3 之間的一個電壓。VDETERMINE 的電壓可以替代性地在介於VS2 與VS4 之間來選取，以致於如果記憶體狀態為記憶體狀態D時將導致上部PMC結構472從R SET 切換至R RESET ，但是在記憶體狀態為記憶體狀態A時不會造成任何改變。
若在方塊508中量測到較低電阻值等於RRESET +R SET (且也等於RSET +R RESET )，則可以判定記憶體狀態為記憶體狀態D，因為電阻值並未被所施加的電壓VDETERMINE 所改變。因此，此流程在方塊510結束，並判定記憶體切換裝置110c的記憶體狀態為記憶體狀態D。相反地，若在方塊508中量測到較高電阻值RRESET +R RESET ，則記憶體狀態為記憶體狀態A，因為電阻值曾經被所施加的電壓VDETERMINE 改變。在此狀況中值得一提的是，所施加的電壓VDETERMINE 將上部PMC結構472的電阻值從RSET 切換至RRESET 。因此，此流程持續進行方塊512，其中上部PMC結構472的電阻值切換回到RSET (例如，藉由施加電壓VS2 )，使得記憶體切換裝置110c的記憶體狀態不被目前讀取狀態所干擾。然後，此流程在方塊514結束，並判定記憶體切換裝置110c的記憶體狀態為記憶體狀態A。
圖18~圖20繪示電阻值切換裝置110c之非對稱式雙PMC實施例之電阻切換特性的圖表。更精確地說，圖18繪示上部PMC結構472的電阻切換特性，圖19繪示下部PMC結構474的電阻切換特性，而圖20繪示由上部PMC結構472與下部PMC結構474所組成之非對稱性雙PMC結構的電阻切換特性。
如圖18所示，施加在上部PMC結構472的正電壓VS1 會導致上部PMC結構472的電阻值切換到與記憶體狀態RRESET 有關的電阻值。施加在上部PMC結構472的負電壓VS2 會導致上部PMC結構472的電阻值切換到與記憶體狀態RSET 有關的電阻值。
如圖19所示，施加在下部PMC結構474的正電壓VS3 會導致下部PMC結構474的電阻值切換到與記憶體狀態R SET 有關的電阻值。施加在下部PMC結構474的負電壓VS4 會導致下部PMC結構474的電阻值切換到與記憶體狀態R RESET 有關的電阻值。
如圖18與圖19所示之上部PMC結構472與下部PMC結構474之非對稱性實施例的結合會產生一種記憶體裝置，其能夠具有如圖20所示之四種記憶體狀態A~D。記憶體狀態A~D中的每一個分別相關於上部PMC結構472與下部PMC結構474之記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RSET ，而下部PMC結構474具有與記憶體狀態相關的電阻值R RESET ，使得雙PCM結構之整體電阻值於記憶體狀態A為RSET +R RESET 。記憶體狀態D發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RRESET ，而下部PMC結構474具有與記憶體狀態相關的電阻值R SET ，使得雙PCM結構之整體電阻值於記憶體狀態D為R SET +RRESET 。記憶體狀態B與記憶體狀態C都發生於當上部PMC結構472具有與記憶體狀態相關的電阻值RRESET ，而下部PMC結構474具有與記憶體狀態相關的電阻值R RESET ，使得雙PCM結構之整體電阻值於記憶體狀態B與記憶體狀態C為RRESET +R RESET 。因此，明顯區別記憶體狀態B與記憶體狀態C是相當困難的，所以電阻值切換裝置110c的雙PMC結構可以實作為一個具有記憶體狀態A，B(或C)以及D的三態記憶體裝置。
圖21為根據如圖18~20所示具有非對稱性電阻切換特性之非對稱式實施例所繪示之電阻值切換裝置110c的替代性讀取流程。首先，在方塊600中，電阻值切換裝置110c已經被程式化為記憶體狀態A，B/C或D中的其中之一。流程的其餘部份會允許讀取電阻值切換裝置110c，以判定的記憶體狀態A，B/C或D中的哪一個被寫入電阻值切換裝置110c。在方塊602中，判定電阻值切換裝置110c的電阻值。如圖20所示，可以預期電阻值為與記憶體狀態A(RSET +R RESET )，B/C(RRESET +R RESET )或D(R SET +RRESET )相關的多個電阻值中的其中之一。若偵測到電阻值RRESET +R RESET ，則此流程在方塊604結束並判定電阻值切換裝置110c的記憶體狀態為記憶體狀態B/C。若偵測到電阻值R SET +RRESET ，則此流程在方塊606結束並判定電阻值切換裝置110c的記憶體狀態為記憶體狀態D。若偵測到電阻值RSET +R RESET ，則此流程在方塊608結束並判定電阻值切換裝置110c的記憶體狀態為記憶體狀態A。
除了前述電阻值切換裝置110之實施例110a、110b與110c之外，可以理解尚有其他許多可能的電阻值切換裝置110的進一步實施例。圖22繪示一種更通用化之實施例的方塊圖，其一般性地被稱為電阻值切換裝置110d。電阻值切換裝置110d包括一個上部PMC結構652與一個下部PMC結構654，其中上部PMC結構652與下部PMC結構654中分別包括一種半導體電阻-切換記憶體裝置。例如，上部PMC結構652包括一個PMC，一個電阻性隨機存取記憶體(Resistive Random Access Memory，RRAM)、一個磁阻性隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)、一個相變記憶體(phase-change memory，PCM)或一個鐵電性隨機存取記憶體(Ferroelectric Random Access Memory，FRAM)。相類似地，下部PMC結構654包括一個PCM、一個RRAM、一個MRAM或一個FRAM。上部PMC結構652與下部PMC結構654可以替代性地包括能在兩個電阻值中切換的任何一種電子記憶體裝置(對應至兩個記憶體狀態)。
上部PMC結構652的記憶體狀態包括標示為RRESET 與RSET 的記憶體狀態，其分別對應至較高電阻值與較低電阻值。一個正重置電壓(+VRESET )可以切換上部PMC結構652的電阻至電阻RRESET ，且一個負設置電壓(-VSET )可以切換上部PMC結構652的電阻至電阻RSET 。下部PMC結構654的記憶體狀態包括標示為R RESET 與R SET 的記憶體狀態，其分別對應至較高電阻值與較低電阻值。一個負重置電壓(-VRESET )可以切換下部PMC結構654的電阻至電阻R RESET ，且一個正設置電壓(+VSET )可以切換下部PMC結構654的電阻至電阻R SET 。電阻值切換裝置110d有兩種較佳條件組合，而第一種條件組合滿足以下條件(1a)與(1b)：
(1a)+VRESET >+V SET
(1b)|-VSET |>|-V RESET |
第二條件組合滿足以下條件(2a)與(2b)：
(2a)+VRESET <+V SET
(2B)|-VSET |<|-V RESET |
將參照圖23至圖25來描述滿足第一條件組合的電阻值切換裝置110d的實施例。將參照圖27至圖30來描述滿足第一條件組合的電阻值切換裝置110d的實施例。
圖23至圖25繪示滿足第一組合條件(1a)與(1b)的電阻值切換裝置110d之實施例之電阻切換特性的圖表。更精確地說，圖23繪示上部PMC結構652的電阻切換特性，圖24繪示下部PMC結構654的電阻切換特性，而圖25繪示根據本實施例之電阻值切換裝置110d的整體電阻切換特性。
如圖23所示，一個正電壓+VRESET 施加在上部PMC結構652會造成上部PMC結構652的電阻切換至與記憶體狀態RRESET 相關的電阻值。一個負電壓-VSET 施加在上部PMC結構652會造成上部PMC結構652的電阻切換至與記憶體狀態RSET 相關的電阻值。
如圖24所示，一個正電壓+V SET 施加在下部PMC結構654會造成下部PMC結構654的電阻切換至與記憶體狀態R SET 相關的電阻值。一個負電壓-V RESET 下部PMC結構654會造成下部PMC結構654的電阻切換至與記憶體狀態R RESET 電阻值。
如圖23與圖24所示之上部PMC結構652與下部PMC結構654的組合，會產生一種能夠具有如圖25示之四種記憶體狀態A~D的電阻值切換裝置110d。記憶體狀態A~D的每一個分別相關於上部PMC結構652與下部PMC結構654記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構652具有與記憶體狀態RSET 相關的電阻值，而下部PMC結構654有與記憶體狀態R RESET 相關的電阻值，使得電阻值切換裝置110d的整體電阻值於記憶體狀態A時為RSET +R RESET 。記憶體狀態B生於當上部PMC結構652具有與記憶體狀態RRESET 相關的電阻值，而下部PMC結構654具有與記憶體狀態R RESET 相關的電阻值，使得電阻值切換裝置110d的整體電阻值於記憶體狀態B時為R RESET +RRESET 。記憶體狀態C發生於當上部PMC結構652具有與記憶體狀態RSET 相關的電阻值，而下部PMC結構654具有與記憶體狀態R SET 相關的電阻值，使得電阻值切換裝置110d之整體電阻值於記憶體狀態C為R SET +RSET 。
記憶體狀態D發生於當上部PMC結構652具有與記憶體狀態RRESET 相關的電阻值，而下部PMC結構654具有與記憶體狀態R SET 相關的電阻值，使得電阻值切換裝置110d的整體電阻值於記憶體狀態D時為R SET +RRESET 。因此，電阻值切換裝置110d可以實作為具有記憶體狀態A，B，C以及D的一種四態記憶體裝置。
接著將參照圖26，根據電阻切換特性滿足第一組合條件(1a)與(1b)之四態記憶體裝置的實施例來描述讀取電阻值切換裝置110d，而圖26繪示讀取流程的流程圖。
首先，在方塊700中，電阻值切換裝置110d已經被程式化為記憶體狀態A，B，C或D中的其中之一。此流程的其餘部份會允許讀取電阻值切換裝置110d，以判定記憶體狀態A~D中的哪一個被寫入電阻值切換裝置110d。在方塊702中，判定電阻值切換裝置110d的電阻值。可以預期電阻值切換裝置110d的電阻值為分別與記憶體狀態A~D相關的四個電阻值中的其中之一。若偵測到電阻值R=RSET +R SET ，則此流程在方塊704結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態C(RSET +R SET )。若偵測到電阻值R=R RESET +RRESET ，則此流程在方塊705結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態B(RRESET +R RESET )。在本實施例中，與RSET 相關的電阻值實質上相等於與R SET 相關的電阻值，且與RRESET 相關的電阻值實質上相等於與R RESET 相關的電阻值。因此，在方塊702的第三種可能性為電阻是R=RRESET +R SET =RSET +R RESET 。若第三種可能性發生時，則此流程繼續進行以在記憶體狀態A(RSET +R RESET )與記憶體狀態D(RRESET +R SET )之間明確區分。
接著，在方塊706中，施加電壓VDETERMINE 在記憶體切換裝置110d，然後在方塊708中量測記憶體切換裝置110d的電阻值。在此實施例中，選取VDETERMINE 的電壓，以致於如果記憶體狀態為記憶體狀態A時將導致下部PMC結構654從R RESET 切換至RSET ，但是在記憶體狀態為記憶體狀態D時不會造成任何改變。因此，VDETERMINE 的電壓為介於+V SET 與+VRESET 之間的一個電壓。
在方塊708中，再次判定電阻值切換裝置110d的電阻值。若在方塊708中偵測到的電阻是R=RRESET +R SET ，則可以判定記憶體狀態為記憶體狀態D，因為電阻值並未被所施加的電壓VDETERMINE 所改變。因此，此流程在方塊710結束，並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態D。相反地，若在方塊708中量測到電阻值為R=RRESET +R SET ，則記憶體狀態為記憶體狀態A，因為電阻值曾經被所施加的電壓VDETERMINE 改變。在此狀況中值得一提的是，所施加的電壓VDETERMINE 將下部PMC結構654的電阻值從R RESET 切換至R SET 。因此，此流程持續進行方塊712，其中下部PMC結構654的電阻值切換回到R RESET (例如，藉由施加電壓-V RESET )，使得電阻值切換裝置110d的記憶體狀態不被目前讀取狀態所干擾。然後，此流程在方塊714結束，並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態A。
圖27至圖29繪示滿足上述之第二組條件(2a)與(2b)之電阻值切換裝置110d之一個實施例的電阻切換特性。更精確地說，圖27繪示上部記憶體結構652的電阻切換特性，圖28繪示的下部記憶體結構654的電阻切換特性，而圖29繪示根據本實施例之電阻值切換裝置110d的電阻切換特性。
如圖27所示，一個正電壓+VRESET 施加在上部PMC結構652會造成上部PMC結構652的電阻切換至與記憶體狀態RRESET 相關的電阻值。一個負電壓-VSET 施加在上部PMC結構652會造成上部PMC結構652的電阻切換至與記憶體狀態RSET 相關的電阻值。
如圖28所示，一個正電壓+V SET 施加在下部PMC結構654會造成下部PMC結構654的電阻切換至與記憶體狀態R SET 相關的電阻值。一個負電壓-V RESET 下部PMC結構654會造成下部PMC結構654的電阻切換至與記憶體狀態R RESET 電阻值。
如圖27與圖28所示之上部PMC結構652與下部PMC結構654的組合，會產生一種能夠具有如圖29所示之四種記憶體狀態A~D的電阻值切換裝置110d。記憶體狀態A~D的每一個分別相關於上部PMC結構652與下部PMC結構654記憶體狀態之電阻值的總合。記憶體狀態A發生於當上部PMC結構652具有與記憶體狀態RSET 相關的電阻值，而下部PMC結構654有與記憶體狀態R RESET 相關的電阻值時，使得電阻值切換裝置110d之整體電阻值於記憶體狀態A為RSET +R RESET 。記憶體狀態B生於當上部PMC結構652具有與記憶體狀態RSET 相關的電阻值，而下部PMC結構654具有與記憶體狀態R SET 相關的電阻值時，使得電阻值切換裝置110d之整體電阻值於記憶體狀態B為R SET +RSET 。
記憶體狀態C發生於當上部PMC結構652具有與記憶體狀態RRESET 相關的電阻值，而下部PMC結構654具有與記憶體狀態R RESET 相關的電阻值時，使得電阻值切換裝置110d之整體電阻值於記憶體狀態C為R RESET +RRESET 。記憶體狀態D發生於當上部PMC結構652具有與記憶體狀態RRESET 相關的電阻值，而下部PMC結構654具有與記憶體狀態R SET 相關的電阻值時，使得電阻值切換裝置110d之整體電阻值於記憶體狀態D為R SET +RRESET 。因此，電阻值切換裝置110d可實作為具有記憶體狀態A，B，C以及D的一種四態記憶體裝置。
接著將參照圖30，根據電阻切換特性滿足第一組合條件(2a)與(2b)之四態記憶體裝置的實施例來描述讀取電阻值切換裝置110d，而圖30繪示讀取流程的流程圖。
首先，在方塊800中，電阻值切換裝置110d已經被程式化為記憶體狀態A，B，C或D中的其中之一。此流程的其餘部份會允許讀取電阻值切換裝置110d，以判定的記憶體狀態A~D中的哪一個被寫入電阻值切換裝置110d。
在方塊802中，判定電阻值切換裝置110d的電阻值。可以預期電阻值切換裝置110d的電阻值為分別與記憶體狀態A~D相關的四個電阻值中的其中之一。若偵測到電阻值R=RSET +R SET ，則此流程在方塊804結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態B(RSET +R SET )。若偵測到電阻值R=RRESET +R RESET ，則此流程在方塊805結束並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態C(RRESET +R RESET )。
在本實施例中，與RSET 相關的電阻值實質上相等於與R SET 相關的電阻值，且與RRESET 相關的電阻值實質上相等於與R RESET 相關的電阻值。因此，在方塊802的第三種可能性為電阻是R=RRESET +R SET =RSET +R RESET 。若第三種可能性發生時，則此流程繼續進行以在記憶體狀態A(RSET +R RESET )與記憶體狀態D(RRESET +R SET )之間作明確區分。
接著，在方塊806中，施加電壓VDETERMINE 在記憶體切換裝置110d，然後在方塊808中量測記憶體切換裝置110d的電阻值。在此實施例中，選取VDETERMINE 的電壓，以致於若記憶體狀態為記憶體狀態A時將導致上部PMC結構652從RSET 切換至RRESET ，但是若記憶體狀態為記憶體狀態D時不會造成任何改變。因此，VDETERMINE 的電壓為介於+VRESET 與+V SET 之間的一個電壓。在方塊808中，再次判定電阻值切換裝置110d的電阻值。若在方塊808中偵測到的電阻是R=RRESET +R SET ，則可以判定記憶體狀態為記憶體狀態D，因為電阻值並未被所施加的電壓VDETERMINE 所改變。因此，此流程在方塊810結束，並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態D。相反地，若在方塊808中量測到電阻值為R=RRESET +R RESET ，則記憶體狀態為記憶體狀態A，因為電阻值曾經被所施加的電壓VDETERMINE 改變。在此狀況中值得一提的是，所施加的電壓VDETERMINE 將上部PMC結構652的電阻值從RSET 切換至RRESET 。因此，此流程持續進行方塊812，其中上部PMC結構652的電阻值切換回到RSET (例如，藉由施加電壓-VSET )，使得電阻值切換裝置110d的記憶體狀態不被目前讀取狀態所干擾。然後，此流程在方塊814結束，並判定電阻值切換裝置110d的記憶體狀態為記憶體狀態A。
圖31是繪示圖1至圖3所呈現之記憶胞102的其中之一被選取記憶胞之讀取流程的流程圖。此流程藉由讀取在圖2所示的記憶胞102d的範例來描述；然而，可相類似地使用在此所描述與圖31所呈現的流程來讀取記憶胞102的任何一個。
簡言之，讀取流程可以包括開啟沒有被選取記憶胞102a-102c的電晶體112a-112c(方塊902)，開啟串列選取電晶體SST與接地選取電晶體GST(方塊904)，讀取電阻值切換裝置110d(方塊906-910)，以及讀取電晶體112d(方塊912-914)。讀取電阻值切換裝置110d可以包括關閉被選取之記憶胞102d的電晶體112d(方塊906)，施加一電壓至與被選取之記憶胞102d之記憶體串列MSi相關的位元線BLi(方塊908)，以及量測被選取之記憶胞102d之電阻值切換裝置110d的電阻值。讀取電晶體112d可以包括施加一個中範圍電壓(讀取查極電壓)至字元線WL4(方塊912)，並且判定所施加的臨界電壓是否開啟電晶體112d(方塊914)。
在方塊900中，可以初始化讀取步驟以讀取被選取的記憶胞，例如包括使用一個讀取致能信號(read enable signal)。
在方塊902中，未被選取之記憶胞的多個字元線WL，此即字元線WL1-WL3，被啟動以開啟未被選取之記憶胞102a-102c的電晶體112a-112c。此即，提昇字元線WL1-WL3超過電晶體112a-112c的臨界電壓Vt。在電晶體112a-112c為浮動閘極電晶體(或可以在多數個不同臨界電壓Vt之間切換之其他類型的電晶體)的實施例中，可以設定所施加在字元線WL1-WL3的電壓為高準位，但是並非未程式化準位的電壓(一通過電壓)。施加在電晶體112a-112c的通過電壓允許電晶體112a-112c傳送不被其儲存資料數值所限制的電流。
在方塊904中，藉由施加適當的臨界電壓至串列選擇 線SSL與接地選擇線GSL，來開啟串列選擇電晶體SST與接地選擇電晶體GST。
在方塊906中，關閉被選取記憶胞的電晶體，此即，字元線WL4的電壓被設置低於記憶胞102之電晶體112d的臨界電壓Vt。在電晶體112d為浮動閘極電晶體(或可以在多個不同臨界電壓Vt之間切換之其他類型的電晶體)的實施例中，施加在字元線WL4的電壓可以低於多個臨界電壓中的最低值以關閉電晶體112d。
在方塊908中，施加一個適當的讀取電壓在字元線BLi與共同源極線SL之間，並且在方塊910中量測電阻值切換裝置110d的電阻值。取決於作為電阻值切換裝置110d之電阻值切換裝置的類型，方塊908與方塊910可以包括在此描述，例如在圖7、圖11、圖17、圖21、圖26與圖30所示的讀取流程。
在方塊912中，施加介於可能之多個臨界電壓之間的一個中範圍電壓(讀取閘極電壓)至字元線WL4。例如，在一些實施例中，電晶體112d可以為能被程式化(例如，邏輯狀態“0”)至第一有效臨界電壓Vt-program 以及被清除(例如，邏輯狀態“1”)至第二有效臨界電壓Vt-erase 的閘極電晶體。程式化臨界電壓Vt-program 在典型狀況下會高於清除臨界電壓Vt-erase 。讀取閘極電壓可以在Vt-erase 與Vt-program 之間選取，使得若被清除(儲存邏輯狀態“1”)時，關閉電晶體112d或維持關閉直到被程式化(儲存邏輯狀態“0”)。
在方塊914中，偵測電晶體112d的狀態。方塊914可以包括施加一個適當的偏壓至位元線BLi以及偵測通過記憶胞102d之記憶體串列MSi的阻抗值。若電晶體112d已被程式化，則在方塊914中施加在電晶體112d之閘極之中間準位的讀取電壓，將不足夠開啟電晶體112d。因此，偵測到電流會通過電阻值切換裝置102d以及部份增加的電阻值(例如，大於電晶體112d被開啟時之透通電阻值的一個電阻值)。另一方面，若電晶體112d被清除，則在方塊914中，施加在電晶體112d之閘極之中間準位的讀取電壓將足以開啟電晶體112d。在此狀況中，電流會通過電晶體112d因為與電阻值切換裝置110d相較，電晶體112d幾乎沒有提供電阻。
在方塊916中，此讀取流程結束在電阻值切換裝置110d與電晶體112d的資料被讀取的狀態。方塊916可以包括移除電壓至位元線BLi、字元線WL1~WL4、串列選擇線SSL以及閘極選擇線GSL。
圖32是繪示圖1圖3所呈現之記憶胞102的其中之一被選取記憶胞之程式化流程的流程圖。此流程藉由讀取在圖2所示的記憶胞102d的範例來描述；然而，可以相類似地使用在此所描述與圖32所呈現的流程來讀取記憶胞102的任何一個。
簡言之，讀取流程可以包括開啟沒有被選取記憶胞102a-102c的電晶體112a-112c(方塊952)，開啟串列選取電晶體SST與接地選取電晶體GST(方塊954)，程式化電阻值切換裝置110d(方塊956-958)，以及程式化電晶體112d(方塊960-962)。程式化電阻值切換裝置110d可以包括關閉被選取之記憶胞102d的電晶體112d(方塊956)，施加一個程式化電壓至與被選取記憶胞102d之記憶體串列MSi相關的位元線BLi(方塊958)，以及量測被選取之記憶胞102d之電阻值切換裝置110d的電阻值。程式化電晶體112d可以包括施加一個程式化閘極電壓至字元線WL4(方塊960)並且施加一個程式化電壓至位元線BLi(方塊962)。
在方塊950中，可以初程式化步驟以程式化被選取的記憶胞，例如包括使用一寫入致能信號(write-enable signal)。
在方塊952中，未被選取之記憶胞的多個字元線WL，此即字元線WL1-WL3，被啟動以開啟未被選取之記憶胞102a-102c的電晶體112a-112c。此即，提昇字元線WL1-WL3超過電晶體112a-112c的臨界電壓Vt。在電晶體112a-112c為浮動閘極電晶體(或可以在多數個不同臨界電壓Vt之間切換之其他類型的電晶體)的實施例中，可以設定所施加在字元線WL1-WL3的電壓為高準位，但是並非未程式化準位的電壓(一個通過電壓)。施加在電晶體112a-112c的通過電壓允許電晶體112a-112c傳送不被其儲存資料數值所限制的電流。
在方塊954中，藉由施加適當的臨界電壓至串列選擇線SSL與接地選擇線GSL，來開啟串列選擇電晶體SST與接地選擇電晶體GST。
在方塊956中，關閉已選取記憶胞的電晶體，此即，字元線WL4的電壓被設置低於記憶胞102之電晶體112d的臨界電壓Vt。在電晶體112d為浮動閘極電晶體(或可以在不同的多個臨界電壓Vt之間切換之其他類型的電晶體)的實施例中，施加在字元線WL4的電壓可以低於多個臨界電壓中的最低值以關閉電晶體112d。
在方塊958中，根據寫入電阻值切換裝置110d的資料，施加一個適當的讀取電壓在字元線BLi與共同源極線SL之間。然後，在程式化電晶體112d之前移除字元線電壓。
在方塊960中，開始寫入資料至電晶體112d的流程。非已選取記憶胞的字線WL，此即字線WL1-WL3，則維持開啟狀態。根據寫入至電晶體112d的資料，施加一個適當的偏壓至位元線BLi與共同源極線SL之間。選取位元程式化電壓為可以寫入邏輯狀態“0”至電晶體112d的程式化電壓，或寫入邏輯狀態“1”至電晶體112d的防止程式化電壓。例如，為了實現程式化，可施加0伏特(volts)在位元線BLi。如此，串列選擇線SSL被啟動，而接地選擇線GST被關閉。
在方塊962中，可利用富勒-諾頓電子穿透電流來以程式化/消除電晶體112d。當施加0伏特在非已選取字元線WL1-WL3時，施加一高準位電壓(程式化閘極電壓)至字元線WL4。例如，在一些實施例中，電晶體112d可為具有被程式化(例如，邏輯狀態“0”)至第一有效臨界電壓Vt-program 以及被清除(例如，邏輯狀態“1”)至第二有效臨界電壓 Vt-erase 之能力的閘極電晶體。程式化臨界電壓Vt-program 在典型狀況下會高於清除臨界電壓Vt-erase 。例如，在一些實施例中，施加0伏特在非已選取字元線WL1-WL3時，可施加一20伏特的程式化電壓至電晶體112d以程式化電晶體112d。
在方塊964中，此程式化流程結束在電阻值切換裝置110d與電晶體112d的資料被寫入的狀態。方塊964可以包括移除電壓至位元線BLi、字元線WL1~WL4、串列選擇線SSL以及閘極選擇線GSL。
雖然本發明之數個實施例與所揭露的原則已描述如上，然必須了解所描述之實施例僅作為示範之用，並非用以限制本發明之可實施方式。因此，任何所屬技術領域中具有通常知識者當理解，本發明的精神和範圍不應被上述之任何所揭露示範實施例所限制。另外，在所述之實施例中所提供的優點與特徵，也不應限制實施本發明的保護範圍在流程與結構以達成上述任何或全部的優點。
除此之外，根據專利法要求的說明書格式中的標題僅供組織本揭露之用。這些標題不應限制或侷限特徵在可以從本揭露所衍伸的保護範圍。尤其舉例說明，本發明之保護範圍不應限制於「發明所屬之技術領域」。本發明之前案技術也不應解讀「先前技術」為本發明的前案。「發明內容」不應用以考量而侷限本發明的特徵。在上述揭露中提到發明時的單一狀況，也不應解讀為本發明僅有單一新穎特徵。根據本揭露所衍伸的保護範圍，可揭露多個發明，而此些保護範圍對應地定義本發明與其同等的發明，並保護所定義的發明。在所有情況下，如此設定的保護範圍應根據本揭露的技術內容而解釋，而不應被所述段落的標題所限制。在此所揭露之本發明的保護範圍當配合以上之描述與所搭配之圖式時，僅應被限制在後附之申請專利範圍所界定的保護範圍。
100．．．記憶體陣列
102．．．記憶胞
102a．．．第一記憶胞
102b．．．第二記憶胞
102c．．．第三記憶胞
102d．．．第四記憶胞
110a~110d．．．電阻值切換裝置
112、112a~112d．．．電晶體
122、402、452．．．基底
124、404、454．．．金屬導線間介電層(IMD層)
126、406、456．．．第一電極層
128．．．氧化鎢層
130．．．介電層
130a、410、460．．．第一介電層
130b、412、462．．．第二介電層
134、416、466．．．第二電極層
138．．．第一介面區域
140．．．第二介面區域
200~214、300~308、500~514、600~608、700~714、800~814、900~916、950~964．．．步驟流程
400．．．可程式化金屬化單元(PMC)
408、458．．．導電栓塞層
414．．．固態電解質層
464．．．第一固態電解質層
468．．．第二固態電解質層
470．．．第三固態電解質層
472．．．上部可程式化金屬化單元結構
474．．．下部可程式化金屬化單元結構
652．．．上部記憶體結構(上部可程式化金屬化單元結構)
654．．．下部記憶體結構(上部可程式化金屬化單元結構)
A、B、C、D．．．記憶體狀態
BL1~BLm．．．位元線
GSL．．．接地選擇線
GST．．．接地選擇電晶體
MS1~MSm．．．記憶體字串
R1、R2．．．電阻值
RSET 、R SET 、RRESET 、R RESET 、RRESET1 、R RESET1 、RRESET2 、R RESET2 ．．．記憶體狀態
SL．．．源極線
SSL．．．串列選擇線
SST．．．串列選擇電晶體
V1、V2、VS2 、VS4 、-VSET 、-V RESET ．．．負電壓
V3、V4、VS1 、VS3 、+VRESET 、+V SET ．．．正電壓
VDETERMINE ．．．電壓
Vt-program ．．．第一有效臨界電壓
Vt-erase ．．．第二有效臨界電壓
WL1~WLn．．．字元線
圖1是根據本揭露之一示範實施例所繪示的記憶體裝置的方塊圖。
圖2是繪示在圖1中呈現之記憶體裝置之記憶體串列的示意圖。
圖3是繪示在圖1中呈現之記憶體裝置之記憶胞的示意圖。
圖4A與圖4B是根據圖3中電阻值切換裝置之數個實施例所繪示一種電阻值切換裝置的示意圖。
圖5A-圖5E繪示圖4A與圖4B中電阻值切換裝置之對稱性雙態實施例的電阻切換特性。
圖6繪示圖4A與圖4B中電阻值切換裝置之對稱性雙態實施例的記憶體狀態與所施加電壓之間關係的圖形表示法。
圖7是繪示圖4A與圖4B中電阻值切換裝置之讀取對稱性雙態實施例之讀取流程的流程圖。
圖8繪示圖4A與圖4B中電阻值切換裝置之對稱性三態實施例的切換特性。
圖9繪示圖4A與圖4B中電阻值切換裝置之非對稱性雙態實施例的切換特性。
圖10繪示圖4A與圖4B中電阻值切換裝置之非對稱性雙態/三態實施例的切換特性。
圖11是根據圖9中非對稱性實施例所繪示之讀取電阻值切換裝置的流程。
圖12是根據圖3中電阻值切換裝置之數個實施例所繪示之電阻值切換裝置的示意圖。
圖13繪示在圖12中電阻值切換裝置在程式化與讀取操作中所發生之電壓與電流的圖表。
圖14是根據圖3中電阻值切換裝置的數個實施例所繪示之電阻值切換裝置的示意圖。
圖15A繪示圖14中電阻值切換裝置之對稱式雙可程式化金屬化單元之上部可程式化金屬化單元結構的電阻切換特性。
圖15B繪示圖14中電阻值切換裝置之對稱式雙可程式化金屬化單元之下部可程式化金屬化單元結構的電阻切換特性。
圖16繪示具有分別在圖15A與圖15B中所呈現之電阻切換特性之包括上部與下部可程式化金屬化單元結構之雙可程式化金屬化單元結構的電阻切換特性。
圖17是根據圖16所繪示之電阻值切換裝置的讀取流程的流程圖。
圖18繪示圖14中電阻值切換裝置之非對稱式雙可程式化金屬化單元之上部可程式化金屬化單元結構的電阻切換特性。
圖19繪示圖14中電阻值切換裝置之非對稱式雙可程式化金屬化單元之下部可程式化金屬化單元結構的電阻切換特性。
圖20繪示具有分別在圖18與圖19中所呈現之電阻切換特性之包括上部與下部可程式化金屬化單元結構之雙可程式化金屬化單元結構的電阻切換特性。
圖21是繪示根據圖20所呈現之電阻值切換裝置之讀取流程的流程圖。
圖22是根據圖3中電阻值切換裝置之數個實施例所繪示一種電阻值切換裝置的示意圖。
圖23繪示圖22中電阻值切換裝置之一實施例之上部記憶體結構的電阻切換特性。
圖24繪示圖22中電阻值切換裝置之一實施例之下部記憶體結構的電阻切換特性。
圖25繪示具有分別在圖23與圖24中所呈現之電阻切換特性之包括上部與下部記憶體結構之記憶體裝置的電阻切換特性。
圖26是根據圖25所繪示之電阻值切換裝置的讀取流程的流程圖。
圖27繪示在圖22中所呈現之電阻值切換裝置之一實施例的上部記憶體結構的電阻切換特性。
圖28繪示在圖22中所呈現之電阻值切換裝置之一實施例的下部記憶體結構的電阻切換特性。
圖29繪示具有分別在圖27與圖28中所呈現之電阻切換特性之包括上部與下部記憶體結構之電阻值切換裝置的電阻切換特性。
圖30是繪示根據圖29所呈現之電阻值切換裝置之讀取流程的流程圖。
圖31是繪示圖3所呈現之記憶胞之讀取流程的流程圖。
圖32是繪示圖3所呈現之記憶胞之程式化流程的流程圖。
100．．．記憶體陣列
102．．．記憶胞
BL1~BLm．．．位元線
GSL．．．接地選擇線
GST．．．接地選擇電晶體
MS1~MSm．．．記憶體字串
SL．．．源極線
SST．．．串列選擇電晶體
WL1~WLn．．．字元線

Claims (34)

  1. 一種記憶體裝置，包括具有多個記憶胞的一陣列，且該些記憶胞中的至少一記憶胞包括：一電晶體，具有一第一端，一第二端與一閘極端，該電晶體用以在分別與多個記憶體狀態相關之不同的多個臨界電壓之間切換；以及一電阻值切換裝置，與該電晶體並聯，以使該電阻值切換裝置連接至該電晶體的該第一端與該第二端，且該電阻值切換裝置用以在分別與所述多個記憶體狀態相關之不同的多個電阻值之間切換，其中該電阻值切換裝置包括一第一記憶體結構與一第二記憶體結構。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該電阻值切換裝置包括分別具有不同的多個電阻切換特性的一第一介面區域與一第二介面區域。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中該第一介面區域與該第二介面區域的至少其中之一包括一氧化鎢層的至少一部份。
  4. 如申請專利範圍第2項所述之記憶體裝置，其中該第一介面區域的該些電阻切換特性是對稱於該第二介面區域的該些電阻切換特性。
  5. 如申請專利範圍第2項所述之記憶體裝置，其中該第一介面區域的該些電阻切換特性是不對稱於該第二介面區域的該些電阻切換特性。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中該 電阻值切換裝置包括一第一可程式化金屬化單元。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中該電阻值切換裝置包括一第二可程式化金屬化單元。
  8. 如申請專利範圍第7項所述之記憶體裝置，其中該第一可程式化金屬化單元包括一第一固態電解質層，並且該第二可程式化金屬化單元包括一第二固態電解質層。
  9. 如申請專利範圍第8項所述之記憶體裝置，其中該電阻值切換裝置包括一可氧化電極層，該可氧化電極層設置在該第一固態電解質層與該第二固態電解質層之間。
  10. 如申請專利範圍第7項所述之記憶體裝置，其中該第一可程式化金屬化單元與該第二可程式化金屬化單元分別具有不同的多個電阻切換特性。
  11. 如申請專利範圍第10項所述之記憶體裝置，其中該第一可程式化金屬化單元的該些電阻切換特性對稱於該第二可程式化金屬化單元的該些電阻切換特性。
  12. 如申請專利範圍第10項所述之記憶體裝置，其中該第一可程式化金屬化單元的該些電阻切換特性不對稱於該第二可程式化金屬化單元的該些電阻切換特性。
  13. 如申請專利範圍第1項所述之記憶體裝置，其中該第一記憶體結構包括一電阻性隨機存取記憶體、一磁阻性隨機存取記憶體與一鐵電性隨機存取記憶體的其中之一。
  14. 如申請專利範圍第1項所述之記憶體裝置，其中該電晶體包括一浮動閘極。
  15. 一種記憶體裝置，包括：多個位元線；多個字元線；一第一記憶體串列，包括一第一記憶胞群組；一第二記憶體串列，包括一第二記憶胞群組；以及一共同源極線，連接至該第一記憶體串列與該第二記憶體串列；其中，該第一記憶體串列與該第二記憶體串列分別連接至該些位元線；其中，該些字元線分別連接至該第一記憶胞群組的記憶胞以及連接至該第二記憶胞群組的記憶胞；其中，該第一記憶胞群組包括一第一記憶胞，該第一記憶胞連接在該共同源極線與該些位元線的一第一位元線之間，該第一記憶胞包括：一第一電晶體，具有一第一端，一第二端與一閘極端，該第一電晶體用以在分別與多個記憶體狀態相關之不同的多個臨界電壓之間切換；以及一第一電阻值切換裝置，與該第一電晶體並聯，以使該第一電阻值切換裝置連接至該第一電晶體的該第一端與該第二端，且該第一電阻值切換裝置用以在分別與所述多個記憶體狀態相關之不同的多個電阻值之間切換，其中該第一電阻值切換裝置包括一第一記憶體結構與一第二記憶體結構。
  16. 如申請專利範圍第15項所述之記憶體裝置，其中 該第一電晶體的該閘極端連接至該些字元線的一第一字元線。
  17. 如申請專利範圍第15項所述之記憶體裝置，其中該位元線與該共同源極線可以被控制，以儲存資料至該第一電晶體並儲存資料至該第一電阻值切換裝置。
  18. 如申請專利範圍第15項所述之記憶體裝置，其中該位元線與該共同源極線可以被控制，以從該第一電晶體讀取資料並從該第一電阻值切換裝置讀取資料。
  19. 如申請專利範圍第15項所述之記憶體裝置，其中該第一電阻值切換裝置包括分別具有多個不同電阻切換特性的一第一介面區域與一第二介面區域。
  20. 如申請專利範圍第19項所述之記憶體裝置，其中該第一介面區域與該第二介面區域的至少其中之一包括一氧化鎢層的至少一部份。
  21. 如申請專利範圍第15項所述之記憶體裝置，其中該第一電阻值切換裝置包括一第一可程式化金屬化單元。
  22. 如申請專利範圍第21項所述之記憶體裝置，其中該第一電阻值切換裝置包括一第二可程式化金屬化單元。
  23. 如申請專利範圍第22項所述之記憶體裝置，其中該第一可程式化金屬化單元包括一第一固態電解質層，並且該第二可程式化金屬化單元包括一第二固態電解質層。
  24. 如申請專利範圍第15項所述之記憶體裝置，其中其中該第一記憶體結構包括一電阻性隨機存取記憶體、一磁阻性隨機存取記憶體與一鐵電性隨機存取記憶體的其 中之一。
  25. 如申請專利範圍第15項所述之記憶體裝置，其中該第一電晶體包括一浮動閘極。
  26. 如申請專利範圍第15項所述之記憶體裝置，其中該第二記憶胞群組包括一第二記憶胞連接在該共同源極線與該些位元線的一第二位元線之間，其中該第二記憶胞包括一第二電晶體與並聯於該第二電晶體的一第二電阻值切換裝置，其中該第二電晶體被配置可用以在分別與記憶體狀態相關之不同的多個臨界電壓之間切換，以及其中該第二電阻值切換裝置被配置可以用以在分別與記憶體狀態相關之不同的多個電阻值之間切換。
  27. 如申請專利範圍第26項所述之記憶體裝置，其中該第一記憶胞群組包括連接在該共同源極線與該第一位元線的一第三記憶胞，其中該第三記憶胞包括一第三電晶體與並聯於該第三電晶體的一第三電阻值切換裝置電晶體，其中該第三電晶體用以在分別與記憶體狀態相關之不同的多個臨界電壓之間切換，以及其中該第三電阻值切換裝置用以在分別與記憶體狀態相關之不同的多個電阻值之間切換。
  28. 如申請專利範圍第27項所述之記憶體裝置，其中該第二電晶體串聯於該第三電晶體與該第三電阻值切換裝置，以及其中該第二電阻值切換裝置並聯於該第三電晶體與該第三電阻值切換裝置。
  29. 一種讀取一半導體記憶體裝置之一記憶胞的方 法，該方法包括：偵測該記憶胞之一電晶體的一臨界電壓，該電晶體用以在與多個記憶體狀態相關之不同的多個臨界電壓之間切換；以及偵測該記憶胞之一電阻值切換裝置的一電阻值，該電阻值切換裝置用以在與所述多個記憶體狀態相關之不同的多個電阻值之間切換，其中該電阻值切換裝置與該電晶體並聯，且該電阻值切換裝置包括一第一記憶體結構與一第二記憶體結構。
  30. 如申請專利範圍第29項所述之方法，其中偵測該電晶體的該臨界電壓包括施加一第一電壓至該電晶體的一閘極端並且在該記憶胞之該電晶體的一源極端與一汲極端施加一第二電壓，以致於若該第一電壓不足夠啟動該電晶體時，一電流通過該電阻值切換裝置。
  31. 如申請專利範圍第29項所述之方法，其中偵測該電阻切換單元的該電阻值包括關閉該電晶體。
  32. 一種程式化記憶體陣列的方法，該記憶體陣列包括一記憶胞，該程式化記憶體陣列的方法包括：程式化該記憶胞中的一電阻值切換裝置，其中該電阻值切換裝置用以在分別與多個記憶體狀態相關之不同的多個電阻值之間切換，且該電阻值切換裝置包括一第一記憶體結構與一第二記憶體結構；以及程式化該記憶胞中的一電晶體，其中該電晶體與該電阻值切換裝置相互並聯，且該電晶體用以在分別與所述多 個記憶體狀態相關之不同的多個臨界電壓之間切換。
  33. 如申請專利範圍第32項所述之程式化記憶體陣列的方法，其中程式化該記憶胞中的該電阻值切換裝置的步驟包括：關閉該記憶胞中的該電晶體；施加一程式化電壓至與該記憶胞電性相連的一位元線；以及量測該電阻值切換裝置的電阻值。
  34. 如申請專利範圍第32項所述之程式化記憶體陣列的方法，其中程式化該記憶胞中的該電晶體的步驟：施加一程式化閘極電壓至與該電晶體電性相連的一字元線；以及施加一程式化電壓至與該記憶胞電性相連的一位元線。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751537B (zh) * 2020-04-24 2022-01-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其操作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509788B (zh) * 2012-09-21 2015-11-21 Macronix Int Co Ltd 電阻性記憶體陣列以及用於控制電阻性記憶體陣列之操作之方法
US9123410B2 (en) * 2013-08-27 2015-09-01 Intel Corporation Memory controller for reducing capacitive coupling in a cross-point memory
TWI596610B (zh) * 2013-10-04 2017-08-21 財團法人工業技術研究院 電阻式非揮發性記憶體及其操作方法
TWI775138B (zh) 2020-09-03 2022-08-21 力晶積成電子製造股份有限公司 複合型記憶體結構

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594120B2 (en) * 2000-05-24 2003-07-15 Matsushita Electric Industrial Co., Ltd. Magnetoresistive element and magnetic memory element and magnetic head using the same
US20040174732A1 (en) * 2003-03-06 2004-09-09 Sharp Kabushiki Kaisha Non-volatile semiconductor memory device
US20050248978A1 (en) * 2004-05-03 2005-11-10 Symetrix Corporation 1T1R resistive memory array with chained structure
US20070121369A1 (en) * 2004-05-27 2007-05-31 Thomas Happ Resistive memory cell arrangement and a semiconductor memory including the same
TWI303430B (en) * 2004-11-04 2008-11-21 Sony Corp Memory and semiconductor device
US7492635B2 (en) * 2005-01-06 2009-02-17 Samsung Electronics Co., Ltd. NOR-type hybrid multi-bit non-volatile memory device and method of operating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594120B2 (en) * 2000-05-24 2003-07-15 Matsushita Electric Industrial Co., Ltd. Magnetoresistive element and magnetic memory element and magnetic head using the same
US20040174732A1 (en) * 2003-03-06 2004-09-09 Sharp Kabushiki Kaisha Non-volatile semiconductor memory device
TW200502972A (en) * 2003-03-06 2005-01-16 Sharp Kk Non-volatile semiconductor memory device
US20050248978A1 (en) * 2004-05-03 2005-11-10 Symetrix Corporation 1T1R resistive memory array with chained structure
US20070121369A1 (en) * 2004-05-27 2007-05-31 Thomas Happ Resistive memory cell arrangement and a semiconductor memory including the same
TWI303430B (en) * 2004-11-04 2008-11-21 Sony Corp Memory and semiconductor device
US7492635B2 (en) * 2005-01-06 2009-02-17 Samsung Electronics Co., Ltd. NOR-type hybrid multi-bit non-volatile memory device and method of operating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751537B (zh) * 2020-04-24 2022-01-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其操作方法
US11437101B2 (en) 2020-04-24 2022-09-06 Winbond Electronics Corp. Resistive memory storage apparatus and operating method thereof

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