TWI751537B

TWI751537B - 電阻式記憶體儲存裝置及其操作方法

Info

Publication number: TWI751537B
Application number: TW109113857A
Authority: TW
Inventors: 林立偉; 鄭隆吉; 鄭如傑; 郭盈杉
Original assignee: 華邦電子股份有限公司
Priority date: 2020-04-24
Filing date: 2020-04-24
Publication date: 2022-01-01
Also published as: TW202141492A; US11437101B2; KR102476448B1; EP3901953A1; KR20210132604A; US20210335421A1

Abstract

一種電阻式記憶體儲存裝置，包括記憶體晶胞、選擇電晶體以及記憶體控制器。記憶體晶胞在寫入脈衝寬度期間輸出寫入電流。選擇電晶體耦接至記憶體晶胞。記憶體控制器耦接至選擇電晶體與記憶體晶胞。記憶體控制器用以在寫入脈衝寬度期間的電阻轉態期間，將逐漸變化至預設電壓位準的控制電壓施加至選擇電晶體的控制端，且在電阻轉態期間之後的燈絲穩定期間將該控制電壓設定為該預設電壓位準，以使寫入電流限制在預設電流值。另外，一種電阻式記憶體儲存裝置的操作方法亦被提出。

Description

電阻式記憶體儲存裝置及其操作方法

本發明是有關於一種記憶體儲存裝置及其操作方法，且特別是有關於一種電阻式記憶體儲存裝置及其操作方法。

電阻式記憶體（諸如電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM））具備低功耗、高速運作、高密度以及相容於互補式金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）製程技術之潛在優勢，因此非常適合作為下一世代之非揮發性記憶體元件。

現行的電阻式記憶體通常包括相對配置的上電極與下電極以及位於上電極與下電極之間的介電層。在現行的電阻式記憶體可反覆地在高低電阻狀態間切換以記憶資料前，首先需進行通道形成（forming）的程序。形成的程序包括對電阻式記憶體施加一偏壓，例如正偏壓，使電流從上電極流至下電極，使得介電層中產生氧空缺和氧離子而形成電流路徑，使電阻式記憶體自高阻態（high resistance state，HRS）變為低阻態（low resistance state，LRS），以形成導電燈絲（filament）。通常，在所形成的燈絲中，鄰近上電極處的部分的直徑會小於鄰近下電極處的部分的直徑。之後，可對電阻式記憶體進行重置（reset）或設定（set），使電阻式記憶體分別切換為高阻態與低阻態，以完成資料的記憶。此外，當對現行的電阻式記憶體進行重置時，包括對電阻式記憶體施加與設定時極性相反的偏壓，使電流從下電極流至上電極。此時，鄰近上電極處的氧空缺與部份氧離子結合而中斷電流路徑，使得燈絲在鄰近上電極處斷開。當對現行的電阻式記憶體進行設定時，包括可對電阻式記憶體施加與燈絲成形的程序時極性相同的偏壓，使電流從上電極流至下電極。此時，鄰近上電極處的氧離子脫離，重新形成氧空缺，使得燈絲在鄰近上電極處重新形成。

然而在現有技術中，在電阻式記憶體完成形成程序或設定程序的期間，需要在施加形成電壓或設定電壓之後進行驗證操作，此驗證操作包括放電操作與施加驗證電壓，並且在驗證失敗時需執行充電操作並再一次地提供形成電壓或設定電壓。因此，完成形成程序或設定程序所需的時間相當冗長。此外，在現有技術中，在電阻式記憶體經過形成程序或設定程序之後，可能因為不同的記憶體晶胞在製程上的變異使得晶胞電流分布不均勻，從而造成高的位元錯誤率（bit error rate，BER）。

本發明提供一種電阻式記憶體儲存裝置及其操作方法，可有效降低位元錯誤率。

本發明的電阻式記憶體儲存裝置包括記憶體陣列、第一選擇電晶體以及記憶體控制器。記憶體陣列包括多個記憶體晶胞，各記憶體晶胞在寫入脈衝寬度期間輸出寫入電流。第一選擇電晶體耦接至記憶體晶胞。記憶體控制器耦接至第一選擇電晶體及記憶體晶胞。記憶體控制器用以在寫入脈衝寬度期間的第一電阻轉態期間，將依據該寫入電流而逐漸變化至第一電壓位準的第一控制電壓施加至第一選擇電晶體的控制端，且在第一電阻轉態期間之後的第一燈絲穩定期間將第一控制電壓設定為該第一電壓位準，以使寫入電流限制在第一預設電流值。

本發明的電阻式記憶體儲存裝置的操作方法包括：在寫入脈衝寬度期間，自多個記憶體晶胞的其中一者讀出寫入電流，該寫入脈衝寬度期間包括第一電阻轉態期間、第一燈絲穩定期間、第二電阻轉態期間與第二燈絲穩定期間；在第一電阻轉態期間，對第一選擇電晶體的控制端提供依據寫入電流而逐漸變化至第一電壓位準的控制電壓，以提供寫入電流至這些記憶體晶胞的其中一者；在第一電阻轉態期間之後的第一燈絲穩定期間，對第一選擇電晶體的控制端提供固定至第一電壓位準的控制電壓，以讓寫入電流限制在第一預設電流值；在第一燈絲穩定期間之後的第二電阻轉態期間，對第一選擇電晶體的控制端提供依據寫入電流而逐漸變化至大於第一電壓位準的第二電壓位準的控制電壓；及在第二電阻轉態期間之後第二燈絲穩定期間，對第一選擇電晶體的控制端提供固定至第二電壓位準的控制電壓，以讓寫入電流限制在第二預設電流值。

基於上述，在本發明的實施例中，記憶體控制器將控制電壓施加至第一選擇電晶體的控制端，以使寫入電流在寫入脈衝寬度期間的電阻轉態期間逐漸變化至預設電流值，並使寫入電流在寫入脈衝寬度期間的燈絲穩定期間限制在一或多個預設電流值，可有效降低位元錯誤率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本申請說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。

圖1繪示本發明一實施例之電阻式記憶體儲存裝置的概要示意圖。請參考圖1，本實施例之電阻式記憶體儲存裝置100包括第一選擇器電路110、第二選擇器電路120、記憶體控制器130及一記憶體陣列。記憶體陣列包括多個記憶體晶胞140。在圖1中，僅繪示一個記憶體晶胞140作例示說明。記憶體控制器130被配置為於寫入脈衝寬度期間對第一選擇器電路110提供控制電壓V1。寫入脈衝寬度期間包括電阻轉態期間P0與隨後的燈絲穩定期間P1（標示於圖3）。亦即，燈絲穩定期間P1是在電阻轉態期間P0之後的期間，且兩者之間可不存在其他的時間區間，但本發明不限於兩者之間是否存在其他的時間區間。寫入脈衝寬度期間是指特定資料成功地寫入至所選擇的記憶體晶胞140所需的時間。

圖2A繪示圖1實施例之電阻式記憶體儲存裝置的內部概要示意圖。請參考圖1及圖2A，在本實施例中，記憶體晶胞140例如具有一個電晶體T3及一個可變電阻R（1T1R）的結構，或者二個電晶體及二個可變電阻（2T2R）的結構，其實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。本發明對記憶體晶胞140的結構並不加以限制。

在本實施例中，記憶體控制器130可以是處理器晶片、場可程式化閘陣列（field-programmable gate arrays，FPGA）晶片、可程式化控制器、特殊應用積體電路（Application Specific Integrated Circuits, ASIC）、可程式化邏輯裝置（Programmable Logic Device, PLD）或其他類似裝置或這些裝置的組合，或不同的電路區塊但具有相同功能，其實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。

具體而言，記憶體晶胞140的一端經由第一選擇器電路110耦接至位元線BL，且另一端經由第二選擇器電路120耦接至源極線SL。第一選擇器電路110及第二選擇器電路120可以位在同一個選擇器電路區塊或是由不同的電路區塊來實施，本發明並不加以限制。在寫入脈衝寬度期間，記憶體晶胞140的電晶體T3的控制端被提供電壓V3(字元線電壓)，第二選擇電晶體T2的控制端被提供電壓V2，記憶體控制器130對第一選擇器電路110提供控制電壓V1，使第一選擇器電路110對記憶體陣列的多個記憶體晶胞140提供寫入電流Id，寫入電流Id通過記憶體晶胞140而提供至第二選擇器電路120的第一端，並且記憶體控制器130從第二選擇器電路120的第二端接收寫入電流Id，並且依據自第二選擇器電路120讀出的寫入電流Id更新控制電壓V1，以輸出更新後的控制電壓V1至第一選擇器電路110，使記憶體陣列中被寫入至同一狀態的多個記憶體晶胞140的寫入電流Id於電阻轉態期間P0朝向預設電流值變化，並限制在相同的預設電流值。記憶體控制器130還被配置為在寫入電流Id達預設電流值後於燈絲穩定期間P1持續地對第一選擇器電路110提供控制電壓V1，使寫入電流Id於燈絲穩定期間P1持續地通過記憶體晶胞140。

第一選擇器電路110包括一或多個第一選擇電晶體T1，第二選擇器電路120包括一或多個第二選擇電晶體T2。在圖2A中，僅繪示各選擇器電路包括一個選擇電晶體作例示說明，惟其數量不用以限定本發明。具體而言，第一選擇電晶體T1包括第一端、第二端及控制端。第一選擇電晶體T1的第一端耦接至位元線BL，第一選擇電晶體T1的第二端耦接至記憶體晶胞140。第一選擇電晶體T1的控制端耦接至記憶體控制器130。第二選擇電晶體T2包括第一端、第二端及控制端。第二選擇電晶體T2的第一端耦接至記憶體晶胞140。第二選擇電晶體T2的第二端耦接至源極線SL及記憶體控制器130。

圖2B繪示圖2A實施例之記憶體控制器的功能方塊示意圖。請參考圖2B，本實施例之記憶體控制器130包括邏輯控制電路132、時序控制電路134、電壓調節電路136及電流感測電路138。邏輯控制電路132作為記憶體控制器130的核心電路，被配置以接收多個設定值(例如預設電流值的設定、步階數量的設定以及燈絲穩定期間的時間長度的設定)且被配置以比對自電流感測電路138輸出的寫入電流Id，並根據寫入電流Id與這些設定值控制時序控制電路134及電壓調節電路136的操作。電壓調節電路136被配置以依據寫入電流Id、邏輯控制電路132的輸出及時序控制電路134的輸出來調節並輸出控制電壓V1。時序控制電路134被配置以控制各訊號的回授時序及控制時序。電流感測電路138用以偵測寫入電流Id，並且將寫入電流Id輸出給邏輯控制電路132。其中，電壓調節電路136與電壓調節電路136可以是類比式。

圖3繪示本發明一實施例之寫入電流在寫入脈衝寬度期間的波形示意圖。在本實施例中，在寫入脈衝寬度期間T_WPW，記憶體控制器130對第一選擇器電路110提供初始控制電壓V1 _i，使第一選擇器電路110對記憶體陣列的多個記憶體晶胞140提供寫入電流Id，各記憶體晶胞140的電阻值響應於寫入電流Id的變化而變化，記憶體控制器130自記憶體晶胞140讀出寫入電流Id，並依據自記憶體晶胞140讀出的寫入電流Id將更新後的控制電壓V1施加至第一選擇電晶體T1的控制端。在記憶體陣列中被寫入至同一狀態的多個記憶體晶胞140的寫入電流Id超過預設電流值Iref後，記憶體控制器130將對應的控制電壓V1設定為固定的控制電壓V1 _f，並基於固定的控制電壓V1 _f於燈絲穩定期間P1持續地對第一選擇電晶體T1的控制端提供固定的控制電壓V1 _f，使這些記憶體晶胞140的寫入電流Id在燈絲穩定期間P1限制在預設電流值Iref，以完成寫入操作。於本實施例中，在電阻轉態期間P0，記憶體控制器130所提供的控制電壓V1由初始控制電壓V1 _i漸增至固定的控制電壓V1 _f，使自各記憶體晶胞140讀出的電流（即寫入電流Id）隨著控制電壓V1的上升而漸增。於一實施例中，如圖6所示，在電阻轉態期間P0，記憶體控制器130所提供的控制電壓V1由初始控制電壓V1 _i漸增至大於固定的控制電壓V1 _f的最終控制電壓V1 _t，使自各記憶體晶胞140讀出的電流（即寫入電流Id）隨著控制電壓V1的上升而漸增至大於預設電流值Iref，且在達最終控制電壓V1 _t後降為固定的控制電壓V1 _f，使自各記憶體晶胞140讀出的電流（即寫入電流Id）隨著控制電壓V1的下降而降低至等於預設電流值Iref。

一般而言，在記憶體晶胞經過形成程序或設定程序之後，有可能因為晶胞電流分布不均勻而造成高的位元錯誤率。而此不均勻的晶胞電流分布，可能起因於記憶體晶胞在製程上的變異。此外，由於製程上的變異，在寫入脈衝寬度期間T_WPW自不同的記憶體晶胞所讀出的寫入電流可能也不同，如圖3中標號300所標示之處。在本發明的實施例中，通過將記憶體陣列中被寫入至同一狀態的多個寫入電流Id限制在預設電流值Iref，可使晶胞電流分布更加均勻，並且通過於燈絲穩定期間P1持續地對第一選擇電晶體T1的控制端提供上述固定的控制電壓V1 _f，可使記憶體晶胞的導電燈絲結構更加強健，從而可以有效降低位元錯誤率。此外，於本實施例中，於寫入脈衝寬度期間並未執行寫入驗證操作，從而可縮短寫入所需的時間。

圖4繪示本發明另一實施例之寫入電流在寫入脈衝寬度期間的波形示意圖。在本實施例中，寫入脈衝寬度期間T_WPW包括多個電阻轉態期間與隨後的燈絲穩定期間。記憶體控制器130在各電阻轉態期間對第一選擇電晶體T1的控制端提供漸增的控制電壓V1，且前一個電阻轉態期間的初始控制電壓小於後一個電阻轉態期間的初始控制電壓。藉此，寫入電流Id從預設電流值Iref1逐步增加至預設電流值Iref2、預設電流值Iref3。其中，預設電流值Iref3大於預設電流值Iref2，且預設電流值Iref2大於預設電流值Iref1。上述預設電流值的數量不用以限定本發明。

舉例而言，寫入脈衝寬度期間T_WPW包括電阻轉態期間P0、P2、P4，以及各電阻轉態期間隨後的燈絲穩定期間P1、P3、P5。記憶體控制器130在電阻轉態期間P0對第一選擇電晶體T1的控制端提供漸增的控制電壓V1，使寫入電流Id在電阻轉態期間P0逐漸上升至預設電流值Iref1，並且最終被限制在預設電流值Iref1（第一預設電流值）。接著，記憶體控制器130在燈絲穩定期間P1對第一選擇電晶體T1的控制端提供如圖6所示的固定的控制電壓V1 _f，使寫入電流Id在燈絲穩定期間P1維持為預設電流值Iref1。其中，燈絲穩定期間P1的時間長度小於電阻轉態期間P0的時間長度。接著，記憶體控制器130在電阻轉態期間P2對第一選擇電晶體T1的控制端提供漸增的控制電壓V1’，使寫入電流Id在電阻轉態期間P2逐漸上升至預設電流值Iref2，並且最終被限制在預設電流值Iref2（第二預設電流值）。接著，記憶體控制器130在燈絲穩定期間P3對第一選擇電晶體T1的控制端提供如圖6所示的固定的控制電壓V1’ _f，使寫入電流Id在燈絲穩定期間P3維持為預設電流值Iref2。其中，預設電流值Iref2大於預設電流值Iref1。其中，燈絲穩定期間P3的時間長度小於電阻轉態期間P2的時間長度。類似地，記憶體控制器130在電阻轉態期間P4對第一選擇電晶體T1的控制端提供漸增的控制電壓V1’’，使寫入電流Id在電阻轉態期間P4逐漸上升至預設電流值Iref3，並且最終被限制在預設電流值Iref3（第三預設電流值）。接著，記憶體控制器130在燈絲穩定期間P5對第一選擇電晶體T1的控制端提供如圖6所示的固定的控制電壓V1’’ _f，使寫入電流Id在燈絲穩定期間P5維持為預設電流值Iref3。其中，預設電流值Iref3大於預設電流值Iref2。其中，燈絲穩定期間P5的時間長度小於電阻轉態期間P4的時間長度。

圖5A至圖5D繪示本發明一實施例之記憶體晶胞在不同階段的燈絲分布的概要示意圖。請參考圖4及圖5，在電阻轉態期間P0，記憶體晶胞140在進行轉態，例如從HRS變為LRS，其燈絲分布較為鬆弛如圖5A所示。在轉態之後，記憶體控制器130對第一選擇電晶體T1的控制端持續地施加固定的控制電壓V1 _f，以讓寫入電流Id在燈絲穩定期間P1被限制在預設電流值Iref1，藉此使記憶體晶胞140的燈絲分布在燈絲穩定期間P1變為穩定（stabilization）狀態，如圖5B所示。接著，在電阻轉態期間P2，利用對第一選擇電晶體T1的控制端提供漸增的控制電壓V1’，使處於鬆弛狀態的燈絲被重建或復原，如圖5C所示。在圖5C中，E表示電場方向，e-表示電子移動的方向。接著，在燈絲穩定期間P3，藉由對第一選擇電晶體T1的控制端持續地施加固定的控制電壓V1’ _f，使記憶體晶胞140的燈絲分布再次變得穩定，如圖5D所示。

類似地，在電阻轉態期間P4，記憶體晶胞140的燈絲分布處於較鬆弛的狀態；在燈絲穩定期間P5，記憶體晶胞140的燈絲分布再次變得較穩定。也就是說，在本實施例中，通過將步階型態的控制電壓V1施加至第一選擇電晶體T1的控制端，可以讓寫入電流Id分段地在電阻轉態期間P0、P2、P4逐漸變化至預設電流值Iref1、Iref2、Iref3，且讓寫入電流Id在燈絲穩定期間P1、P3、P5分別被限制在預設電流值Iref1、Iref2、Iref3。通過這種操作方式，記憶體晶胞140會重複經歷燈絲分布的鬆弛狀態及穩定狀態，可以讓其燈絲更為強健且使晶胞電流分布更加均勻，以降低位元錯誤率。

在圖4的實施例中，雖然是以三步階為例，但本發明並不限於此，預設電流值的數量及大小可依實際設計需求進行調整。例如，在圖3的實施例中，記憶體控制器130僅將寫入電流Id限制在預設電流值Iref，即一步階。

圖6繪示本發明一實施例之記憶體儲存裝置的電壓及電流的波形示意圖。請參考圖2A及圖6，在圖6中，電壓V1、V1’、V1’’是施加到第一選擇電晶體T1的控制端的控制電壓，電壓V2是施加到第二選擇電晶體T2的控制端的另一控制電壓，電壓V3是施加到記憶體晶胞140的電晶體T3的控制端的字元線電壓。電壓VBL、VSL分別是施加到位元線BL及源極線SL的電壓。電壓V2、V3、VBL、VSL可以由記憶體控制器130提供或者由記憶體儲存裝置100的其他記憶體控制器或電源供應裝置提供。電壓Vd是第一選擇電晶體T1的第二端的電壓。

在時間點TA，記憶體儲存裝置100處於初始狀態，電壓V1、V2、V3、VBL、VSL都是0伏特。在時間點TB，電壓V2、V3被拉高，以同時將第二選擇電晶體T2及電晶體T3導通，並且使第二選擇電晶體T2及電晶體T3處於全開狀態（Fully ON）。例如，對第二選擇電晶體T2的控制端施加高電位的電壓V2，且對源極線SL施加低電壓（例如接地電壓）以使第二選擇電晶體T2全開。此外，對記憶體晶胞140的電晶體T3的控制端施加高電位的字元線電壓V3以使記憶體晶胞140的電晶體T3全開。在時間點TC，電壓VBL被拉高，以將第一選擇電晶體T1的第一端拉高至電壓VBL。其中電壓VBL的位準可設定較高，以避免箝制住寫入電流Id。

在時間點t0，依據預設電流值Iref1，記憶體控制器130對第一選擇電晶體T1的控制端施加漸增的控制電壓V1，以使第一選擇電晶體T1導通。自時間點t0a至時間點t1（電阻轉態期間），記憶體晶胞140依據控制電壓V1與電壓VBL發生轉態，並且於時間點t1，記憶體控制器130將控制電壓V1降低為固定的第一電壓位準L1，使寫入電流Id被限制在預設電流值Iref1，並且持續至時間點t2。固定的第一電壓位準L1所施加的時間長度（燈絲穩定期間）可依實際需求設計，使燈絲變得較穩定。於一實施例中，自時間點t0至時間點t1為數個皮秒(picosecond)。於一實施例中，燈絲穩定期間的時間長度（即固定的第一電壓位準L1所施加的時間長度）大於電阻轉態期間的時間長度（即自時間點t0a至時間點t1的時間長度）。

在時間點t2，依據預設電流值Iref2，記憶體控制器130逐漸增加控制電壓V1’至大於第二電壓位準L2。在本實施例中，預設電流值Iref2大於預設電流值Iref1，且第二電壓位準L2大於第一電壓位準L1。時間點t2至時間點t3為電阻轉態期間，燈絲於此期間處於鬆弛以進行重建或復原。

類似地，自時間點t3至時間點t4，控制電壓V1’降低為固定的第二電壓位準L2，使寫入電流Id被限制在預設電流值Iref2，記憶體晶胞140再次處於穩定狀態。類似地，自時間點t4至時間點t5（電阻轉態期間），依據預設電流值Iref3，記憶體控制器130逐漸增加控制電壓V1’’至大於第三電壓位準L3，記憶體晶胞140的燈絲再次處於鬆弛狀態。接著，自時間點t5至時間點t6，控制電壓V1’’降低至固定的第三電壓位準L3，寫入電流Id被限制在預設電流值Iref3，記憶體晶胞140再次處於穩定狀態。預設電流值Iref3大於預設電流值Iref2，且第三電壓位準L3大於第二電壓位準L2。也就是說，在本實施例中，控制電壓V1、V1’、V1’’是隨著時間逐步增加的步階電壓，從第一電壓位準L1依序增加至第二電壓位準L2、第三電壓位準L3。

圖7繪示本發明一實施例的電阻式記憶體儲存裝置的操作方法的步驟流程圖。請參考圖2A、圖4、圖6及圖7，本實施例的操作方法至少適用於圖2A的電阻式記憶體儲存裝置100，惟本發明並不加以限制。以圖2A的電阻式記憶體儲存裝置100為例，在步驟S100中，記憶體控制器130在寫入脈衝寬度期間的第一電阻轉態期間，對第一選擇電晶體T1的控制端提供逐漸變化至第一電壓位準L1的控制電壓V1，且在隨後的第一燈絲穩定期間，記憶體控制器130對第一選擇電晶體T1的控制端提供固定的第一電壓位準L1，以讓寫入電流Id限制在第一預設電流值Iref1。在步驟S110中，記憶體控制器130在寫入脈衝寬度期間的第二電阻轉態期間，對第一選擇電晶體T1的控制端提供逐漸變化至第二電壓位準L2的控制電壓V1，且在隨後的第二燈絲穩定期間，記憶體控制器130對第一選擇電晶體T1的控制端提供固定的第二電壓位準L2，以讓寫入電流Id限制在第二預設電流值Iref2。第二電壓位準L2大於第一電壓位準L1，且第二預設電流值Iref2大於第一預設電流值Iref1。

另外，本發明的實施例的電阻式記憶體儲存裝置的操作方法可以由圖1至圖6實施例的敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。此外，本發明的實施例的電阻式記憶體儲存裝置的操作方法至少可應用在單層單元（Single-Level Cell，SLC）的記憶體儲存裝置或多層單元（Multi-Level Cell，MLC）的記憶體儲存裝置，本發明並不加以限制。本發明的實施例的電阻式記憶體儲存裝置的操作方法也可應用在一次性可編程（One-time programmable，OTP）的記憶體儲存裝置或多次性可編程（Multi-time programmable，MTP）的記憶體儲存裝置，本發明並不加以限制。

綜上所述，在本發明的實施例中，記憶體控制器將控制電壓施加至第一選擇電晶體的控制端，以使寫入電流在寫入脈衝寬度期間的電阻轉態期間逐漸變化至預設電流值，並使寫入電流在寫入脈衝寬度期間的燈絲穩定期間限制在一或多個預設電流值。通過在燈絲穩定期間將寫入電流限制在一或多個預設的電流值，可使晶胞電流分布更加均勻，並且使記憶體晶胞的導電燈絲結構更加強健，從而可以有效降低位元錯誤率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:電阻式記憶體儲存裝置 110:第一選擇器電路 120:第二選擇器電路 130:記憶體控制器 132:邏輯控制電路 134:時序控制電路 136:電壓調節電路 138:電流感測電路 140:記憶體晶胞 300:記憶體晶胞轉態 BL:位元線 E:電場方向 e-:電子移動的方向 Id:寫入電流 Iref、Iref1、Iref2、Iref3:預設電流值 L1、L2、L3:電壓位準 P0、P2、P4:電阻轉態期間 P1、P3、P5:燈絲穩定期間 R:記憶體晶胞的電阻 S100、S110:方法步驟 SL:源極線 T1:第一選擇電晶體 T2:第二選擇電晶體 T3:記憶體晶胞的電晶體 TA、TB、TC、t0、t0a、t1、t2、t3、t4、t5、t6:時間點 T_WPW:寫入脈衝寬度期間 V1:控制電壓 V2:電壓 V3:字元線電壓 VBL、VSL、Vd:電壓

圖1繪示本發明一實施例之電阻式記憶體儲存裝置的概要示意圖。圖2A繪示圖1實施例之電阻式記憶體儲存裝置的內部概要示意圖。圖2B繪示圖2A實施例之記憶體控制器的方塊示意圖。圖3繪示本發明一實施例之寫入電流在寫入脈衝寬度期間的波形示意圖。圖4繪示本發明另一實施例之寫入電流在寫入脈衝寬度期間的波形示意圖。圖5A、圖5B、圖5C及圖5D繪示本發明一實施例之記憶體晶胞在不同階段的燈絲結構的概要示意圖。圖6繪示本發明一實施例之記憶體儲存裝置的電壓及電流的波形示意圖。圖7繪示本發明一實施例的電阻式記憶體儲存裝置的操作方法的步驟流程圖。

S100、S110:方法步驟

Claims

一種電阻式記憶體儲存裝置，包括：一記憶體陣列，包括多個記憶體晶胞，各該記憶體晶胞在一寫入脈衝寬度期間輸出一寫入電流；一第一選擇電晶體，耦接至該些記憶體晶胞，其中該第一選擇電晶體包括一控制端；以及一記憶體控制器，耦接至該第一選擇電晶體及該些記憶體晶胞，該記憶體控制器被配置以在該寫入脈衝寬度期間的一第一電阻轉態期間，將依據該寫入電流而逐漸變化至一第一電壓位準的一第一控制電壓施加至該第一選擇電晶體的該控制端，且在該第一電阻轉態期間之後的一第一燈絲穩定期間將該第一控制電壓設定為該第一電壓位準，以使該寫入電流限制在一第一預設電流值，其中該寫入脈衝寬度期間包括多個電阻轉態期間與多個燈絲穩定期間，該寫入電流在各該燈絲穩定期間被限制在對應的該預設電流值。
如請求項1所述的電阻式記憶體儲存裝置，其中該些電阻轉態期間包括該第一電阻轉態期間以及在該第一燈絲穩定期間之後的一第二電阻轉態期間，該些燈絲穩定期間包括該第一燈絲穩定期間以及在該第二電阻轉態期間之後的一第二燈絲穩定期間，該記憶體控制器被配置以使該第一控制電壓在該第一電阻轉態期間逐漸變化至該第一電壓位準，且使該第一控制電壓在該第二電阻轉態期間逐漸變化至一第二電壓位準，且被配置以在該第二燈絲穩定期間將該第一控制電壓設定為該第二電壓位準，其中該第二電壓位準大於該第一電壓位準。
如請求項2所述的電阻式記憶體儲存裝置，其中該記憶體控制器被配置為在該第一電阻轉態期間使該第一控制電壓由一初始控制電壓漸增至一最終控制電壓，且該最終控制電壓大於該第一電壓位準。
如請求項2所述的電阻式記憶體儲存裝置，其中該寫入電流在該第二燈絲穩定期間被限制在大於該第一預設電流值的一第二預設電流值。
如請求項1所述的電阻式記憶體儲存裝置，更包括一第二選擇電晶體，耦接至該些記憶體晶胞以及該記憶體控制器，其中該第二選擇電晶體包括一第一端、一第二端及一控制端，該第二選擇電晶體的該第一端耦接至該些記憶體晶胞，該第二選擇電晶體的該第二端耦接至一源極線，且該寫入電流從該第二選擇電晶體的該第二端輸出至該記憶體控制器，其中該第一選擇電晶體更包括一第一端及一第二端，該第一選擇電晶體的該第一端耦接至一位元線，該第一選擇電晶體的該第二端耦接至該記憶體晶胞，且該第一選擇電晶體依據該第一控制電壓提供該寫入電流至該些記憶體晶胞的其中一者，其中各該記憶體晶胞包括一電晶體與一可變電阻，其中該記憶體控制器被配置以在該寫入脈衝寬度期間對該第二選擇電晶體提供使該第二選擇電晶體全開的電壓，且對該電晶體提供使該電晶體全開的電壓。
如請求項5所述的電阻式記憶體儲存裝置，其中該記憶體控制器包括：一邏輯控制電路，被配置以接收該第一預設電流值的設定、該第一燈絲穩定期間的時間長度的設定，以及接收該寫入電流；一時序控制電路，被配置以輸出施加到該第二選擇電晶體的該控制端的一第二控制電壓，以及輸出施加到該電晶體的控制端的一第三控制電壓；一電壓調節電路，被配置以依據邏輯控制電路的輸出、該時序控制電路的輸出及該寫入電流更新該第一控制電壓的電壓位準，以輸出更新後的第一控制電壓給該第一選擇電晶體的該控制端；以及一電流感測電路，用以偵測該寫入電流，並且輸出該寫入電流至該邏輯控制電路。
如請求項1所述的電阻式記憶體儲存裝置，其中該記憶體控制器被配置以使該第一燈絲穩定期間的時間長度小於該第一電阻轉態期間的時間長度。
如請求項1所述的電阻式記憶體儲存裝置，其中該記憶體控制器被配置以在該寫入脈衝寬度期間不執行驗證操作。
一種電阻式記憶體儲存裝置的操作方法，其中該電阻式記憶體儲存裝置包括多個記憶體晶胞以及耦接至該些記憶體晶胞的一第一選擇電晶體，所述操作方法包括：在一寫入脈衝寬度期間，自該些記憶體晶胞的其中一者讀出一寫入電流，該寫入脈衝寬度期間包括多個電阻轉態期間及多個燈絲穩定期間，該些電阻轉態期間包括一第一電阻轉態期間與一第二電阻轉態期間，該些燈絲穩定期間包括一第一燈絲穩定期間與一第二燈絲穩定期間；在該第一電阻轉態期間，對該第一選擇電晶體的一控制端提供依據該寫入電流而逐漸變化至一第一電壓位準的一控制電壓，以提供該寫入電流至該些記憶體晶胞的其中一者；在該第一電阻轉態期間之後的該第一燈絲穩定期間，對該第一選擇電晶體的該控制端提供固定至該第一電壓位準的該控制電壓，以讓該寫入電流限制在一第一預設電流值；在該第一燈絲穩定期間之後的該第二電阻轉態期間，對該第一選擇電晶體的該控制端提供依據該寫入電流而逐漸變化至大於該第一電壓位準的一第二電壓位準的該控制電壓；及在該第二電阻轉態期間之後的該第二燈絲穩定期間，對該第一選擇電晶體的該控制端提供固定至該第二電壓位準的該控制電壓，以讓該寫入電流限制在一第二預設電流值。
如請求項9所述的電阻式記憶體儲存裝置的操作方法，其中該電阻式記憶體儲存裝置更包括一第二選擇電晶體，且各該記憶體晶胞配置於該第一選擇電晶體與該第二選擇電晶體之間，所述操作方法更包括：在該寫入脈衝寬度期間對該第二選擇電晶體提供使該第二選擇電晶體全開的電壓，且對該些記憶體晶胞的其中一者的電晶體提供使該電晶體全開的電壓。
如請求項9所述的電阻式記憶體儲存裝置的操作方法，其中對該第一選擇電晶體的該控制端提供依據該寫入電流而逐漸變化至該第一電壓位準的該控制電壓的步驟包括：在該第一電阻轉態期間使該控制電壓由一初始控制電壓漸增至一最終控制電壓，且該最終控制電壓大於該第一電壓位準。
如請求項9所述的電阻式記憶體儲存裝置的操作方法，其中該第二預設電流值大於該第一預設電流值。
如請求項9所述的電阻式記憶體儲存裝置的操作方法，更包括：設定該第一預設電流值、該第二預設電流值、該第一燈絲穩定期間的時間長度及該些電阻轉態期間的數量，其中該第一燈絲穩定期間的時間長度小於該第一電阻轉態期間的時間長度。
如請求項9所述的電阻式記憶體儲存裝置的操作方法，其中在該寫入脈衝寬度期間不執行驗證操作。