JP2003059282A - クロスポイントダイオードメモリアレイの並列アクセス - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】アーカイブ記憶装置のための低コスト大容量ラ
イトワンスメモリの提供。 【解決手段】第１組及び第２組の横断電極502,504を有
するクロスホ゜イントメモリアレイを含むメモリ回路において、該電極の
交点に各メモリ素子が形成される。各メモリ素子は2値状態の
少なくとも1つの状態でタ゛イオート゛素子を含むよう形成され
る。該メモリ回路はメモリアレイに接続されたアト゛レス指定回路を含
む。該アト゛レス指定回路は、第1組のアト゛レス線510を有し、該
第1組のアト゛レス線と第1組のメモリアレイ電極との間に第1のタ゛イオ
ート゛接続を有し、該第1のタ゛イオート゛接続は第1組のメモリアレイ電
極の各々を第1組のアト゛レス線の一意の各サフ゛セットに接続す
る。該アト゛レス指定回路はまた、第2組のアト゛レス線を有し、
該第2組のアト゛レス線と第2組のメモリアレイ電極との間に第2のタ゛
イオート゛接続を有し、該第2のタ゛イオート゛接続は、第2組のメモリア
レイ電極の各々を第2組のアト゛レス線の一意の各サフ゛セットに接続
する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はディジタルメモリ回
路の分野に関し、特にクロスポイント(cross-point)ダ
イオードメモリアレイにおけるメモリ素子の並列のアド
レス指定及びセンシングに関する。 【０００２】 【従来の技術】現在、多くのコンシューマデバイス(con
sumer device)は、次第に大量のディジタルデータを生
成し及び／又は利用するように構成されている。例え
ば、スチル写真及び／又は動画用のポータブルディジタ
ルカメラは、画像を表現する大量のディジタルデータを
生成する。各ディジタル画像は、最大数メガバイト（M
B）程度のデータ記憶装置を必要する可能性があり、か
かる記憶装置がカメラにおいて利用できなければならな
い。この種のデータ記憶用途を提供するために、記憶メ
モリは、10MB〜1GB程度の十分な記憶容量を比較的低コ
ストで実現しなければならない。記憶メモリはまた、低
電力消費（例えば1W未満）であると共に比較的強固な物
理的特性を有して、持ち運び可能なバッテリで駆動され
る環境に対処しなければならない。アーカイブ用記憶装
置の場合には、データを一度だけメモリに書き込むこと
しか必要としない。メモリは、短いアクセス時間（数ms
ec程度）と適度な転送速度（例えば20Mb/s）とを有する
ことが好ましい。好適には、記憶メモリは、PCMCIA又は
CompactFlash(R)カードといった工業規格によるインタ
フェイスモジュールにパッケージ化できるべきである。 【０００３】 【発明が解決しようとする課題】ディジタルカメラとい
ったポータブル装置の用途に現時点で使用されている一
形態の記憶装置としてフラッシュメモリが挙げられる。
これは、上述したような所望の機械的堅牢性、消費電
力、転送速度、及びアクセス速度特性を満足するもので
ある。しかし、主な欠点として、フラッシュメモリが依
然として比較的高価なことが挙げられる（1.5〜2ドル/M
B）。その価格のため、アーカイブ用装置としてフラッ
シュメモリ記憶装置を用いることは一般に妥当ではな
く、このため、該フラッシュメモリから二次的なアーカ
イブ用記憶装置へデータを転送する必要がある。 【０００４】磁気「ハードディスク」記憶装置は、ポー
タブル装置の場合であっても、アーカイブ用記憶装置の
ために用いることができる。PCMCIAタイプIIIフォーム
ファクタの場合には、1GBまでの記憶容量を提供する小
型のハードディスク装置を利用することができる。しか
し、かかるハードディスクドライブも依然として比較的
高価なものであり（0.5ドル/MB）、これは、少なくとも
部分的には、ディスクコントローラ電子装置の比較的高
い固定費に起因する。小型のハードディスクドライブ
は、フラッシュメモリと比較すると、機械的堅牢性が低
い、電力消費が大きい（〜2ないし4W）、及びアクセス
時間が比較的長い（〜10msec）といった他の欠点を有す
るものである。 【０００５】リムーバブル光記憶ディスクもまた同様に
用いることができ、ハードディスクと比較すると１つの
大きな利点を提供する。リムーバブル光媒体は非常に安
価であり、例えば、ミニディスク媒体の場合には0.03ド
ル/MB程度である。しかし、他の殆どの点で光ディスク
記憶装置は磁気ハードディスクよりも劣っており、例え
ば、電力消費が比較的大きい、機械的堅牢性に劣る、か
さばる、及びアクセス性能が劣る、といった問題を有す
るものである。 【０００６】別の形態のアーカイブ用記憶装置が、「No
n-Volatile Memory」と題する同時係属中の米国特許出
願第09/875,356号（代理人整理番号HP10002367）に記載
されている。そこに開示されるメモリシステムは、アー
カイブ用記憶装置のための低コストの大容量ライトワン
スメモリを提供することを目的とするものである。これ
は、部分的には、シリコン基板を回避し、プロセスの複
雑さを最小限にし、面密度を小さくすることにより実現
される。該メモリシステムは、プラスチック基板上に構
成された複数の集積回路層の積層体からなるメモリモジ
ュールを含む。各層は、クロスポイントダイオードメモ
リアレイを含み、該アレイ内に格納されているデータの
センシングは、メモリモジュールから離隔した別個の集
積回路から実行される。様々なメモリモジュール層のア
レイ内の全てのメモリ素子に対するアドレス指定、読み
出し、及び書き込みを行うために、多重化方式が必要と
され、これにより、メモリモジュールとリモートセンス
回路との間にあまりにも多くの相互接続を有することが
回避される。 【０００７】従来の集積回路では、多重化は、トランジ
スタから合成された論理ゲートによって達成される。ト
ランジスタは、必要とされる処理を増加させ、これによ
り製造コストを上昇させるものとなるため、ダイオード
ベースのクロスポイントメモリアレイにトランジスタを
含むことは望ましくない。該増加する処理の中には、ク
ロスポイントアレイで使用される他の材料に適合しない
ものもある。例えば、プラスチック基板又は有機半導体
を使用してクロスポイントメモリアレイを形成する場合
には、それらの材料は、トランジスタの作製のために必
要とされる温度によって破壊される可能性があり、又は
ウエットエッチングプロセスで使用される特定の溶剤に
よって損傷を受ける可能性がある。最近、Lawrence Liv
ermore Laboratoriesの研究者たちは、プラスチック基
板上への薄膜トランジスタの作製を立証したが、そのた
めに必要となるプロセスは遙かに複雑なものであり、こ
のためダイオードの作製に必要となる等価なプロセスよ
りも高いコストが必要となる。 【０００８】自動車用途のためのパワーリレー、並びに
計測及び自動検査装置のための小型信号切替器を含む多
数の応用形態のために、静電マイクロリレーが開発され
た。静電マイクロリレーについては、例えば、Wong，Jo
-Ey等による「An Electrostatically-actuated MEMS Sw
itch for Power Applications」（Micro Electro-Mecha
nical System, 2000. MEMS’00. Thirteenth IEEE. 200
0）及びZavracky，P．M，等による「Micro-mechanical
switches fabricated using nickel surface micro-mac
hining」（Micro-electromechanical System, Journal
of, 1997.6(1):p3-9）に記載されている。この技術の主
な利点は、電力消費が少ないこと及び構成が単純なこと
である。しかし、これらの装置のためのプロセスは依然
として、単純なダイオードアレイのために必要となるプ
ロセスよりもかなり多く、これは、低接触抵抗が必要と
される場合に特に顕著となる。静電マイクロリレーに関
連する他の問題は、疲労寿命及び切替速度である。 【０００９】第３の可能性、すなわちコードワードアド
レス指定は、画素式(pixelated)の表示装置との相互接
続を最小限にするために使用されている多くの方法を含
む。かかるシステムが、例えば、国際特許出願第WO98／
44481号公報、及び米国特許第5,034,736号明細書に記載
されている。一般に、コードワードアドレス指定は、ア
レイ電極に対するアドレス指定線の比と、選択された電
極と選択されていない電極との間のクロストークとの間
のトレードオフを伴うものである。これらの解決手法
は、底２の対数での相互接続の削減を提供するものでは
ないが、４：１のクロストーク比を維持しつつ、電極と
アドレス線との10：１よりも良好な比を提供することが
可能である。これらの解決手法は、比較的簡単に実施で
きるものではあるが、所与の数のアドレス指定される線
に対し、既述の真の多重化方式よりも多数のアドレス線
を必要とする。更なる欠点として、アドレス指定される
メモリ素子とアドレス指定されないメモリ素子との間の
クロストークが挙げられ、該クロストークにより特定の
メモリ素子に対する読み出し及び書き込みが困難とな
る。 【００１０】 【課題を解決するための手段】本発明の原理によれば、
第１組及び第２組のアドレス線から、第１組及び第２組
の電極を有するクロスポイントメモリアレイをアドレス
指定するための、アドレス指定回路が提供される。該ア
ドレス指定回路は、第１組のアドレス線と第１組のメモ
リアレイ電極との間に第１のダイオード接続を有し、該
第１のダイオード接続が、該第１組のメモリアレイ電極
の各々を該第１組のアドレス線の一意のサブセットの各
々に接続する。第２組のアドレス線と第２組のメモリア
レイ電極との間に第２のダイオード接続が設けられ、該
第２のダイオード接続は、該第２組のメモリアレイ電極
の各々を該第２組のアドレス線の一意のサブセットの各
々に接続する。少なくとも１つのセンス線にも、第１組
のメモリアレイ電極及び／又は第２組のメモリアレイ電
極の各電極へのダイオード接続が設けられる。 【００１１】アドレス指定回路の好適な構成では、第１
のダイオード接続は、アノードが各メモリアレイ電極に
接続されると共にカソードが各アドレス線に接続される
ダイオード素子を備え、第２のダイオード接続は、カソ
ードが各メモリアレイ電極に接続されると共にアノード
が各アドレス線に接続されるダイオード素子を備える。 【００１２】好適には、クロスポイントメモリアレイ
は、第１組及び第２組の電極の交点（すなわちクロスポ
イント）に形成されたダイオードベースの複数のメモリ
素子のアレイを含み、該電極の端部が各抵抗素子を介し
て電源接続に接続される。好適な実施形態では、電源接
続は、クロスポイントアレイの各部に電源を選択的に供
給することを可能にするために複数の電源ストライピン
グ(striping)グループをなすよう構成される。 【００１３】複数のクロスポイントメモリアレイの各々
には、それぞれ、第１のダイオード接続と、第２のダイ
オード接続と、少なくとも１つのセンス線とを設けるこ
とが可能であり、それら複数の第１及び第２のダイオー
ド接続と並列にアドレス線が接続される。この構成を用
いると、複数のメモリアレイを並列にアドレス指定する
ことができ、そこからの出力に各センス線を介してアク
セスすることが可能である。 【００１４】本発明の一形態では、アドレス指定回路
は、第１及び第２のセンス線を含み、該第１のセンス線
は、第１組の各メモリアレイ電極へのダイオード接続を
有し、該第２のセンス線は、第２組の各メモリアレイ電
極へのダイオード接続を有するものとなる。 【００１５】本発明はまた、上述したような少なくとも
１つのクロスポイントダイオードメモリアレイとアドレ
ス指定回路とを含む集積回路を提供する。本発明の好適
な形態では、クロスポイントダイオードメモリアレイ及
びアドレス指定回路は、同じ製造プロセスで形成され
る。 【００１６】また本発明によれば、第１組及び第２組の
横断(transverse)電極を有するクロスポイントメモリア
レイを含むメモリ回路が提供され、該第１組及び第２組
の電極の交点に各メモリ素子が形成される。各メモリ素
子は、その２値状態のうちの少なくとも１つの状態でダ
イオード素子を含むよう形成される。該メモリ回路はま
た、メモリアレイに接続されるアドレス指定回路を含
む。該アドレス指定回路は、第１組のアドレス線を有
し、該第１組のアドレス線と第１組のメモリアレイ電極
との間に第１のダイオード接続を有し、該第１のダイオ
ード接続は、第１組のメモリアレイ電極の各々を第１組
のアドレス線の一意の各サブセットに接続する。該アド
レス指定回路はまた、第２組のアドレス線を有し、該第
２組のアドレス線と第２組のメモリアレイ電極との間に
第２のダイオード接続を有し、該第２のダイオード接続
は、第２組のメモリアレイ電極の各々を第２組のアドレ
ス線の一意の各サブセットに接続する。該アドレス指定
回路は更に、第１組の各メモリアレイ電極及び／又は第
２組の各メモリアレイ電極へのダイオード接続を有する
少なくとも１つのセンス線を含む。 【００１７】メモリ回路の好適な構成では、第１のダイ
オード接続のダイオード素子は、メモリアレイ電極及び
アドレス線に対して第２のダイオード接続のダイオード
素子とは異なる向きに向けられる。 【００１８】好適には、メモリアレイ電極の端部は、各
抵抗素子を介して電源接続に接続され、該電源接続は、
クロスポイントアレイの各部に電源を選択的に供給する
ことが可能となるよう複数の電源ストライピンググルー
プをなすよう構成される。 【００１９】好適な一実施形態によれば、メモリ回路
は、上述したような複数のクロスポイントメモリアレイ
とその各々のアドレス指定回路とを備え、その各アドレ
ス指定回路からのアドレス線を並列に接続することが可
能である。 【００２０】メモリ回路の一形態では、アドレス指定回
路は、第１組及び第２組のセンス線を備え、該第１のセ
ンス線は、第１組の各メモリアレイ電極へのダイオード
接続を有し、該第２のセンス線は、第２組の各メモリア
レイ電極へのダイオード接続を有する。 【００２１】第１のダイオード接続は、第１のアドレス
線と第１組の電極との交点に形成することが可能であ
り、第２のダイオード接続は、第２のアドレス線と第２
組の電極との交点に形成することが可能である。 【００２２】本発明はまた、上述したような少なくとも
１つのメモリ回路を有する集積回路を提供する。メモリ
アレイ及びアドレス指定回路は、同じ製造プロセスで形
成することが可能である。更に、該集積回路は、誘電体
基板表面上に形成することが可能である。 【００２３】本発明は更に、複数の上述したような集積
回路を含むメモリモジュールを提供する。本発明の好適
な形態では、メモリモジュールは、上述したような複数
の集積回路を互いに積層して構成される。 【００２４】本発明は更に、第１組及び第２組のアドレ
ス線から第１組及び第２組の電極を有するクロスポイン
トメモリアレイをアドレス指定するための方法を提供す
る。該方法は、第１組のアドレス線と第１組のメモリア
レイ電極との間に第１のダイオード接続を形成するステ
ップを含み、該第１のダイオード接続が、第１組の各メ
モリアレイ電極を、第１組のアドレス線の一意の各サブ
セットに接続する。該方法はまた、第２組のアドレス線
と第２組のメモリアレイ電極との間に第２のダイオード
接続を形成するステップを含み、該第２のダイオード接
続が、第２組の各メモリアレイ電極を、第２組のアドレ
ス線の一意の各サブセットに接続する。第１組の各メモ
リアレイ電極及び／又は第２組の各メモリアレイ電極へ
のダイオード接続が少なくとも１つのセンス線に設けら
れる。次いで、メモリアレイ内のメモリ素子のアドレス
指定は、第１および第２の組のアドレス線に所定の電気
信号を加え、少なくとも１つのセンス線を使用してその
メモリ素子の状態を検出できるようにすることにより、
達成することができる。 【００２５】好適には、第１及び第２のダイオード接続
並びに（１本又は複数本の）センス線は、クロスポイン
トメモリアレイと同じ製造プロセス中に形成される。 【００２６】第１及び第２の各ダイオード接続並びにセ
ンス線を用いて複数のクロスポイントメモリアレイを形
成することが可能であり、この場合には、所定の電気信
号が該複数のメモリアレイのアドレス線に並列に加えら
れて、それぞれのセンス線上で別個のメモリ素子センス
出力が得られる。 【００２７】 【発明の実施の形態】以下、本発明の単なる例示とし
て、その好適な実施形態の説明を介して、及び図面を参
照して、本発明を更に詳細に説明する。 【００２８】本書では、ライトワンスメモリ回路、記憶
システム、アドレス指定及びセンス回路、並びにかかる
回路及びシステムを製造し、実施し、及び使用するため
の方法について開示する。以下の説明では、例示を目的
として、本発明の完全な理解を提供するために特定の用
語及び特定の実施形態の詳細について記載する。しか
し、当業者には明らかであるように、これら特定の詳細
は本発明の実施に必ずしも必要ないものである。 【００２９】以下の説明で「データ」と称した場合、か
かる「データ」は当該文脈に応じて種々の態様で表現さ
れ得るものであることが理解されよう。一例として、メ
モリセル内の「データ」は、電圧レベル、磁気的な状
態、又は物理的特性（例えば、センス回路に対する電圧
若しくは電流レベル又は変化といった測定可能な作用を
提供する電気抵抗等）により表すことが可能なものであ
る。一方、バス上に存在する場合、又は伝送されている
間は、かかる「データ」は、電流又は電圧信号という形
をとることが可能である。更に、本書では、殆どの場
合、「データ」は、主に２値であり、便宜上、「0」又
は「1」の状態によって表現することが可能なものであ
るが、該２値状態は、実際には、相対的に異なる電圧、
電流、抵抗等によって表現され得るものであり、特定の
実際上の表現が「0」であるか「1」であるかは一般に重
要ではないことが理解されよう。 【００３０】本発明の好適な実施形態は、先に引用した
同時係属中の米国特許に記載されるメモリシステムで用
いられるタイプのクロスポイントダイオードメモリアレ
イのアドレス指定回路及びアドレス指定方法を含むもの
である。よって、本発明の完全な理解を提供するため
に、以下の詳細な説明は、かかるメモリシステムに関連
して与えるものであるが、本発明は、本書に記載する構
造への適用に限定されるものではない、ということが当
業者には理解されよう。 【００３１】ライトワンスメモリシステム とりわけ、ディジタルカメラ及びポータブルディジタル
オーディオ装置といった応用形態でデータ記憶のために
特に有用な可搬性で廉価で堅牢なメモリシステムが、図
１にブロック図形式で示すメモリカード10により具現さ
れる。該メモリシステムは、工業規格のポータブルイン
タフェイスカード（例えばPCMCIA又はCF）に組み込むこ
とが可能であり、かかるインタフェイスを有する既存の
又は将来の製品で使用することが可能となる。メモリカ
ード10は、該カード10とそれが接続される装置2との間
で通信を行うための入出力インタフェイスコネクタ12を
有する。該インタフェイスコネクタ12は、インタフェイ
ス及び制御回路14に接続され、該回路14がリムーバブル
メモリモジュール20に接続される。該メモリモジュール
20は、幾つかの検出、書込みイネーブル、及びアドレス
指定機能を含む、ライトワンスデータ記憶装置のための
回路を提供する。前記インタフェイス及び制御回路14
は、リムーバブルメモリモジュール20がカードに受容さ
れた際に該メモリモジュール20の各々毎の制御、インタ
フェイス、検出、及び誤り訂正符号（ECC）等を実施す
るための回路を含む。該メモリモジュール20は、メモリ
カード内のソケット等に受容され、これにより、そこか
ら取り出して別のメモリモジュール20と交換することが
可能となっている。メモリカードに受容された際に、メ
モリモジュール20は、内部インタフェイス16を介してイ
ンタフェイス及び制御回路14に接続される。 【００３２】ライトワンスデータ記憶装置は、事実上、
そのメモリにデータを一度しか書き込むことができず、
それ以降は該データを不変の状態に維持するものを意味
する。多くの形態のライトワンスメモリでは、最初にデ
ータを書き込んだ後に該格納したデータを全く変更でき
ないということは厳密には正しくないが、一般にデータ
を任意に変更することはできないことが当業者には理解
されよう。例えば、殆どのライトワンスメモリは、各メ
モリセルを第１の２値状態（例えば２値データ「0」を
表す状態）にして製造され、書込み動作時に、選択され
たメモリセルが第２の２値状態（例えば２値データ
「1」を表す状態）に変更される。多くの場合、第１の
２値状態から第２の２値状態へのメモリの変化は不可逆
的であり、一旦データ「1」が書き込まれると、該デー
タをデータ「0」に戻すことはできない。これは、デー
タがメモリに書き込まれた後に行うことが可能な既格納
データに対する変更を制限し、この場合には、任意のデ
ータを一度しか書き込むことができず、それ以降は、例
えばデータ「0」をデータ「1」に変更することしかでき
ず、それ以外の変更は不可能となる。 【００３３】メモリモジュール20はライトワンスメモリ
を含むため、一旦格納されたデータを保存することにな
るアーカイブ用データ記憶装置に適している。これは、
一度だけ写真が記録され現像されたフィルムが永久に記
録として保持される写真フィルムに幾分似ている。それ
ゆえ、メモリモジュール20が最大容量までデータで満た
されると、更なるデータを記憶するために別のメモリモ
ジュールが必要となる。単純に装置2内のメモリカード1
0全体を交換することも可能であるが、これは、インタ
フェイス及び制御回路並びにメモリカード構造体もメモ
リモジュールと共に保存されることを意味する。データ
記憶コストを削減するために、メモリシステムの再利用
可能で比較的高価な構成要素を実際の記憶メモリと永久
的に結合させないことが望ましく、このため、好適な実
施形態ではメモリモジュール20はメモリカード10から取
り出すことが可能となっている。したがって、メモリカ
ード10の大部分が一度しかコストを要しないものとな
り、以下で更に説明するように、その中に挿入するため
のメモリモジュール20が安価に製造される。 【００３４】ライトワンスメモリモジュール インタフェイス及び制御回路14に接続されたメモリモジ
ュール20の概要を示すブロック図を図２に示す。所与の
ベース面積(base area)についてのメモリモジュールの
記憶容量を増大させるために、モジュール20は、積層さ
れた複数の層22からなる積層体で構成される。各層22
は、データ記憶を提供する複数のメモリ素子のアレイ25
を有する。各層はまた、それぞれのメモリアレイをメモ
リシステム内部インタフェイス16を介してインタフェイ
ス及び制御回路14に接続するアドレス指定回路30を含
む。各層のアドレス指定回路により、メモリモジュール
の各層間の相互接続用導体を少数にすることが可能とな
り、これにより製造が容易になり、このためコストが削
減される。 【００３５】図３は、メモリモジュール20を破断して示
す等角図であり、メモリモジュールにおける回路及び層
の考え得る物理的な構成を示している。各層22は、基板
50上に形成されたメモリアレイ25及びアドレス指定回路
30を備えている。該メモリアレイ25は複数のメモリ素子
26のマトリクスを含む。アドレス指定回路30は、メモリ
アレイ25のそれぞれの直交する縁部に隣接して配置して
図示する列及び行多重化（multiplexing）回路部分を含
む。入出力リード40もまた製造プロセス中に基板上に形
成される。メモリモジュール20では、行入出力リード
は、行多重化回路から基板の第１の隣接する縁部まで延
び、列入出力リード（40b）は、列多重化回路から基板
の第２の隣接する縁部まで延びる。各リード40は、それ
ぞれの接点パッド42で終端し、その一部が基板50の縁部
に露出している。 【００３６】複数の層22が同じ向きで互いに積層され
る。電気的接点は、積層された層の接点パッド42の露出
部分に対して導電性接点素子55により形成され、これを
図３に部分的に破断して示す。該接点素子55は、各層22
の平面を横切ってメモリモジュール20の側面に沿って延
びる。図示するような各接点素子55は、積層体の複数の
層の各接点パッドに対する電気的な接触を行う。該接点
素子55を使用して、メモリモジュール20を該メモリシス
テムの内部インタフェイス16を介してインタフェイス及
び制御回路14に接続することができる。 【００３７】メモリモジュールの好適な実装形態では、
各層22のための基板50は、ポリマープラスチック材料か
ら形成される。基板上に集積回路（例えばメモリアレイ
及びアドレス指定回路）を形成するためのプロセス及び
メモリモジュールに組み付けられた層が既述の同時係属
中の米国特許出願の明細書に詳細に記載されている。 【００３８】ライトワンスメモリアレイ 複数のメモリ素子26のアレイ25はメモリモジュール20内
の各層上に形成される。該メモリアレイは、複数の列線
及び複数の行線の規則的なマトリクスを含み、その行／
列交点の各々にメモリ素子が配置される。図４は、列線
60及び行線62を有するメモリアレイ25の一部の概要を示
している。各列線と各行線との間にはメモリ素子26が接
続され、これを同図の拡大部分に更に詳細に示す。メモ
リアレイの好適な実施形態では、各メモリ素子26は、ダ
イオード素子66と直列に接続されたヒューズ素子64を含
む。該ヒューズ素子64は、メモリ素子の実際のデータ記
憶能力を提供し、一方、ダイオード素子66は、データの
読み書きを行うために行線及び列線を使用してメモリ素
子のアドレス指定を行うことを容易にする。 【００３９】メモリアレイ25の好適な動作は次の通りで
ある。製造時に、各メモリ素子26は導電性のヒューズ素
子64を有する。該ヒューズ素子の導電状態は１つの２値
データ状態（例えばデータ「0」）を表すものとなる。
メモリアレイにデータを書き込むために、データ「1」
を格納することが望まれる各メモリ素子が、列線及び行
線を使用してアドレス指定され、その中のヒューズ素子
が「切断」されて非導電状態になる。ヒューズ素子の非
導電状態は、もう１つの２値データ状態（例えばデータ
「1」）を表すものとなる。ヒューズ素子の切断は一方
向性の動作であり、これにより上述したようにメモリ素
子が「ライトワンス」記憶装置となる。データ書込み動
作（例えば選択されたメモリ素子にデータ「1」を書き
込むこと）は、選択された行線を介して選択された列線
へ所定の電流（例えば、その行線／列線を直接相互接続
するメモリ素子のヒューズを切断するのに十分な電流）
を加えることにより行うことができる。列線及び行線を
使用してメモリ素子をアドレス指定してメモリ素子が導
電状態（データ「0」）にあるか非導電状態（データ
「1」）にあるかをセンスすることにより、メモリアレ
イからデータを読み出すことができる。 【００４０】アレイの各メモリ素子26内のダイオード素
子66は、データの読み書きのために列線及び行線を使用
して一意にメモリ素子をアドレス指定するのを助ける。
行／列クロスポイントメモリ素子でダイオードを用いな
い場合には、所与の列線と行線との間の多くのメモリ素
子を通る電流経路が存在することになる。しかし、各メ
モリ素子を通る一方向の導電経路を形成するダイオード
素子を用いる場合には、１つの列線及び１つの行線を使
用して１つのメモリ素子を一意にアドレス指定すること
が可能となる。換言すれば、１つの行線から１つの列線
への回路を形成することにより、１つのメモリ素子のみ
を通して電流を流すことが可能になる。その回路内に所
定の「データ書込み」電流を加えることにより、当該メ
モリ素子内のヒューズを切断させてデータ「0」をデー
タ「1」に変化させることができる。また、回路内の抵
抗をセンスすることにより、メモリ素子ヒューズが切断
されているか無傷であるかを判定し、これによりデータ
が「1」であるか「0」であるかを読み出すことができ
る。 【００４１】このため、ダイオード素子66は、読出し及
び書込み動作時におけるメモリアレイ内のメモリ素子間
のクロストークの発生を低減させるものとなる。更に、
ダイオードの非線形の電流−電圧（Ｉ−Ｖ）特性によっ
て、データセンシングのＳＮ比が改善され、これはリモ
ートでのセンシング及びコードワードアドレス指定を助
けるものとなる。センス回路がインタフェイス及び制御
回路14内にあり、該制御回路14が別個の集積回路内に収
容されるため、メモリモジュール内のデータはリモート
でセンスされる。また、メモリモジュール20とインタフ
ェイス及び制御回路14との間に必要となる接続の数を低
減させるために、以下で説明するようなアドレス指定回
路を使用して、メモリ素子の順序変更（permuted）ダイ
オードロジックアドレス指定が用いられる。 【００４２】メモリアレイは、本書では、その構造に鑑
みてクロスポイントアレイメモリと称する場合もあり、
図５は、好適な実施形態のメモリアレイの単位セルを単
純化して示す平面図を提供するものである。クロスポイ
ントアレイメモリの基本構造は、互いに隔置された複数
の平行な導体の組であって互いに直交する組からなる２
つの層を含み、該層間に半導体層が配置される。該２組
の導体は、厳密に１つの場所において各行電極が各列電
極と交差するように重なり合う行電極及び列電極を形成
する。これらの各交点において、半導体層（図５の符号
75）を介して、行電極（図５の符号62）と列電極（図５
の符号60）との間に１つの接続が形成され、該半導体層
が直列のダイオード及びヒューズのように機能する。ア
レイ内のダイオードは全て、全ての行電極と全ての列電
極との間に共通の電位が印加された場合に全てのダイオ
ードが同一方向にバイアスされるような向きを有する。
ヒューズ素子は、臨界(critical)電流が流れる際に回路
を開く別個の素子として実現することが可能であり、又
はダイオードの挙動に含めることが可能である。 【００４３】一般に本書では、半導体層（例えば符号7
5）は単一層のものを指すが、実際には、異なる材料か
らなる複数の層を用いることが可能である。該層は、様
々な構成の金属、更には誘電体といった半導体以外の材
料を含むことが可能である。所望の機能を実施するのに
適した材料及び構造については他の場所で詳細に説明す
る。 【００４４】図６は、クロスポイントライトワンスダイ
オードメモリアレイの概要を示す説明図である。同図に
は、８行×８列のアレイが示されている。図示のように
行電極及び列電極に電圧が印加される（すなわち、電位
「−Ｖ」である１つの列電極を除く全ての列電極が電位
「Ｖ」であり、電位「Ｖ」である１つの行電極を除く全
ての行電極が電位「−Ｖ」である）場合には、１つのダ
イオードのみが順バイアスされることになる。図６の場
合、アレイの左上隅のダイオード（90）のみ順バイアス
されることになる。一番上の行及び最も左の列のダイオ
ードはバイアスされず、アレイ内の残りのダイオードは
逆バイアスされることになる。これは、該アレイのアド
レス指定方式を構成するものである。かかる電位にある
電極を有する行と列との間に電流が流れる場合には、左
上のダイオードのヒューズは無傷である（例えばデータ
「0」を表す）。逆に、該構成で電流が流れない場合に
は、対応するダイオード／ヒューズは切断されている
（例えばデータ「1」を表す）。アレイ電極に印加され
る電圧の振幅を調整することにより、選択されたダイオ
ードにより多くの電流を流すことができる。該電圧によ
ってヒューズのしきい値電流を超える電流が発生した場
合には、ヒューズを切断してメモリ素子の状態を変化さ
せることができる。これは、メモリの書込み方式を構成
するものである。 【００４５】メモリアレイ内のヒューズを切断するため
に必要とされる実際の電流（又は、その電流を達成する
ために印加される電圧）は、製造時に予測可能であり、
かつ制御可能でなければならない。これに影響を与える
因子となるのはメモリ素子内を流れる電流密度であるた
め、素子を切断するために印加される電圧／電流は、そ
の素子の接合面積を変更することにより調整することが
できる。例えば、クロスポイント電極の交点の断面積を
小さくすると、ヒューズを切断すべく臨界電流密度に到
達させるために加える必要のある電流／電圧も小さくな
る。この方式をメモリ回路の設計及び製造時に用いて、
所望のクロスポイントヒューズのみを切断するよう制御
電圧を確実に印加できるようにすることが可能である。 【００４６】メモリアレイアドレス指定回路 メモリモジュールに対する相互接続を単純化するため
に、メモリ素子へのアクセスに多重化されたアドレス指
定方式を用いることが望ましい。換言すれば、メモリア
レイ内の各メモリ素子が、該アレイの行線及び列線の総
数よりも少ないアドレス指定線を介して外部回路から一
意にアドレス指定可能であることが望ましい。この目的
のために、アドレス指定回路（30）は、メモリアレイと
同じ基板上に含められる。 【００４７】好適な実施形態のアドレス指定回路は、本
書では、多重化（multiplexing）及び／又は多重分離化
（de-multiplexing）機能を実行するものとして示す場
合がある。本書の文脈では、「多重化」という用語は、
（選択された方式が従来の多重化構成と幾分異なる場合
であっても）好適な実施形態で利用される順序変更ダイ
オードロジックアドレス指定という形を包含するものと
して理解されるものである。 【００４８】好適な実施形態では、アドレス多重化／多
重分離化機能は、以下で説明する、順序変更ダイオード
ロジックと呼ばれるロジック方式を使用して実行され
る。図７は、直列のヒューズ及びダイオードにより表さ
れる１つのライトワンスメモリ素子102を示している。
メモリ素子102は、行電極104と列電極106との間に接続
される。行アドレスダイオード論理回路110は行電極104
に接続され、列アドレスダイオード論理回路120は列電
極106に接続される。図示するような行アドレス回路110
は、行電極とプルアップ電圧＋Ｖとの間に接続された抵
抗素子112を含む。該行アドレス回路110はまた、行電極
に接続されたアノードと、Ｘ,Ｙ,Ｚで示すそれぞれの行
アドレス入力電圧により制御されるカソードとを有する
複数の行アドレスダイオード114を含む。列アドレスダ
イオード論理回路120も同様に構成され、抵抗素子122が
列電極106とプルダウン電圧−Ｖとの間に接続される。
複数の列アドレスダイオード124は、列電極に接続され
たカソードと、Ａ、Ｂ、Ｃで示すそれぞれの列アドレス
入力電圧により制御されるアノードとを有する。 【００４９】先ず、行アドレス入力電圧（Ｘ,Ｙ,Ｚ）の
ために＋Ｖ及び−（Ｖ＋ΔＶ）の論理レベルが用いられ
る行アドレス回路110について考察する。自明であるよ
うに、電圧＋Ｖが論理「１」を表す場合には、行アドレ
ス回路110は、入力としてダイオードカソード（Ｘ,Ｙ,
Ｚ）を有すると共に出力として行電極104を有するＡＮ
Ｄゲートのように動作する。行電極104は、３つ全ての
行アドレス入力（Ｘ,Ｙ,Ｚ）がHighの場合にのみHigh
（＋Ｖ）になる。同様に、列アドレス回路120は、負論
理のＡＮＤゲートのように動作する。この場合、−Ｖ及
び（Ｖ＋ΔＶ）の論理レベルが列アドレス入力（Ａ,Ｂ,
Ｃ）に加えられると、列電極106の出力は、３つ全ての
入力が−Ｖである場合にのみ−Ｖになる。行アドレス入
力（Ｘ,Ｙ,Ｚ）の全てが＋Ｖのカソード電圧をダイオー
ド114に印加し、及び列アドレス入力（Ａ,Ｂ,Ｃ）の全
てが−Ｖのアノード電圧をダイオード124に印加する場
合に、メモリ素子102が選択される。図７には３つの入
力回路しか示していないが、このアドレス指定方式は、
任意の数の入力を含むように拡張することが可能であ
る。 【００５０】ｎ個のノードからなるｄ個のグループの各
々から１つのアイテムが選択される場合には、ｎ^d個の
順列が存在する。それゆえ、ｎ^d個の電極を、ダイオー
ドを介して、ｄ個のグループの各々におけるｎ個のノー
ドのうちの１つに接続することができる。各グループ中
の厳密に１つのノードにHigh論理レベルが加えられる場
合には、１つの電極のみが選択されることになる。これ
は、１つの電極に接続された全ての線が該電極を選択す
るためにHighにならなければならず、同じ接続を２つの
電極が共有することがないからである。 【００５１】図８は、上述のようにメモリ素子をアドレ
ス指定するために接続された行電極及び列電極を有する
８×８のライトワンスメモリアレイ150の概要を示して
いる。参照するために、メモリアレイ150の列電極に符
号Ｇ₀〜Ｇ₇を付し、行電極に符号Ｈ₀〜Ｈ₇を付してあ
る。３つのアドレス指定グループに行（Ｘ,Ｙ,Ｚ）及び
列（Ａ,Ｂ,Ｃ）の各々が与えられる。各アドレス指定グ
ループは、２つの相補的なアドレス指定ノード（例えば
Ａ₁及びＡ₂）を有し、各ノードは、８個の対応する行／
列電極のうちの４つに接続される。ノードと行／列電極
との間の接続パターンは、各アドレス指定グループによ
って異なる。図８の例では、接続パターンは次の通りで
ある。 【００５２】 【表１】 【００５３】 【表２】 【００５４】列電極と列アドレス指定ノードとの間の接
続は、それぞれ、符号152で示すように接続されたダイ
オードを含み、行電極と行アドレス指定ノードとの間の
接続は、それぞれ、符号154で示すように接続されたダ
イオードを含む。これらのダイオードの大部分は、不必
要な複雑化を回避すべく図８には示さない。この例にお
けるトポロジは、アレイ内の電極の一端に全て接続され
たアドレス線を示しているが、該アドレス線は電極の一
端又は両端（アレイの側面）に容易に接続することが可
能である。 【００５５】メモリアレイ150は、アドレス指定ノード
（Ａ₁、Ａ₂等）に電圧を印加することによりアドレス指
定される。各アドレス指定グループからの１つのノード
のみにイネーブル電圧が印加される。これにより、アレ
イ150からの１つのメモリ素子を図７に関連して説明し
たように選択することが可能となる。 【００５６】Ｎ個のメモリ素子からなるクロスポイント
アレイは、２√Ｎ個の行及び列電極を必要とする。これ
らの電極は、２ｄ^2d√Ｎ本（ｄはネットワークの次数(o
rder)）のアドレス線によりアドレス指定することが可
能である。例えば、10⁸個のメモリ素子は、全部で20000
個の行及び列電極を必要とするが、２次ネットワーク
（行のための100ノードと列のための100ノードとからな
る２グループ）の場合には400本の線により、また４次
ネットワーク（行のための10ノードと列のための10ノー
ドとからなる４グループ）の場合には80本の線により、
アドレス指定することが可能である。一般に、高い次数
のネットワークの場合には、線の数は２ｄに近づく。 【００５７】このセンス方式で直面し得る問題点は、大
きな（10⁸）ダイオードアレイ内に小さな漏れ電流が存
在する場合に、順バイアスされた１つのダイオードから
の電流が該漏れ電流に圧倒される(swamp)可能性があ
り、このため、ダイオードの順バイアス電流を明らかに
センスすることが困難になる、という点である。この問
題に対する１つの実施可能な解決法として、行及び列電
極の電源のストライピングを実施して、任意の時点でア
レイの小部分しかアクティブにならないようにすること
が挙げられる。この場合、アドレス線は、依然としてア
クティブになるが、メモリダイオードにバイアスを加え
ないことになる。電源のストライピングは、実際に、ア
ドレス指定方式の一部を構成して相互接続の効率を維持
することが可能なものである。 【００５８】多数のメモリモジュール層にわたるアドレ
ス指定 アドレス指定されたメモリ素子の状態をセンスするため
の実施可能なシステムの幾つかは、アドレス指定された
ダイオードメモリ素子が行電極と列電極との間の唯一の
電流経路であることに依存するものである。しかし、メ
モリモジュールで並列アドレス指定が用いられる場合に
は、行アドレス線と列アドレス線との間に２つ以上の導
電経路が存在する可能性が生じ、このため、該センス方
式を用いた場合には問題が生じることになる。したがっ
て、多数のメモリアレイから複数のメモリ素子を並列に
検出するための方法及びシステムを以下に提示する。 【００５９】上述のように、本書に開示すメモリモジュ
ールの好適な構成は多数の層の積層体からなる。その各
層はライトワンスメモリアレイを含み、この場合、様々
な層のメモリアレイが共通のアドレス指定線を共有し、
外部の回路に必要となる接続の数を低減できるようにな
っている。例えば、メモリモジュールは、Ｎ個のメモリ
素子を有するアレイ（すなわち√Ｎ個の行電極及び√Ｎ
個の列電極）を各々が含むＭ個の層から構成される場合
には、ｉ番目の行及びｊ番目の列が１つの層上でアドレ
ス指定される際に、それらが全ての層上でアドレス指定
される。これは２つの理由により望ましい。第１に、ｍ
個の層を並列に読み出すことができることにより、所与
のシリアルビットレートを達成するために必要となる読
み出し速度及び書き込み速度がｍ分の１になる。第２
に、メモリの各層毎に別個のアドレス線が必要である場
合には、層から層への接続及びメモリモジュールからイ
ンタフェイス及び制御回路への接続の数が管理困難なも
のとなり得る。 【００６０】並列アドレス指定に関する問題に対する好
適な解決策は、アドレスダイオードが接続されるのと同
じノードにおいて各行及び／又は列電極にセンスダイオ
ードを追加することを含む。各行センスダイオードの他
端は共通の行センス線に接続され、同様に、それぞれの
列電極に接続されない各列センスダイオードの端部は共
通の列センス線に接続される。アドレス指定されたメモ
リ素子の状態は、行センスダイオード若しくは列センス
ダイオード又はその両者から検出することができる。 【００６１】アドレス指定されるメモリビットの状態
は、センス線を介して適当に選択されるバイアス点まで
流れる電流によって判定される。電流が何れかのセンス
線を流れるために、２つの条件が満足されなければなら
ず、すなわち、（1）ダイオードメモリ素子がアドレス
指定されなければならず、（2）該素子のヒューズが切
断されなければならない。ダイオードがアドレス指定さ
れない他の全ての場合には、ヒューズの状態にかかわら
ず、対応する行及び／又は列のセンスダイオードが順バ
イアスされることはなく電流を通さないことになる。そ
れゆえ、１つのセンス線が全ての行（又は列）電極に接
続され、行及び列アレイ内の１つのメモリ素子がアドレ
ス指定される場合には、該メモリ素子の状態を明確に判
定することができる。 【００６２】行及び列センス線の使用は、読み出し処理
速度を妥協することにより信号検出マージンを改善する
ことなく、冗長性を提供するものとなる。また、行又は
列電極の何れかにセンス線を追加することによって、及
び／又はセンス線と行又は列電極との間の接続と並列に
追加のダイオードを配設することによっても、冗長性を
追加できることに留意されたい。 【００６３】図９は、上述の技術を用いたアドレス指定
及びセンス回路250の概要を示す回路図である。同図に
は、ライトワンスメモリアレイからの複数のメモリ素子
260が示されており、該複数のメモリ素子260は、上記の
ようにメモリアレイをアドレス指定するよう構成された
それぞれの行及び列アドレス指定回路270,280に接続さ
れる。アドレス指定及びセンス回路250はまた、共通行
センス線274及び共通列センス線284を含む。該共通行セ
ンス線274は、それぞれの行センスダイオード272を介し
てメモリアレイの各行電極に接続される。詳細には、各
ダイオード272は、対応する行電極に接続されたアノー
ドと、共通行センス線に接続されたカソードとを有す
る。同様に、列センスダイオード282は、共通列センス
線284からメモリアレイのそれぞれの列電極へと接続さ
れる。ダイオード282のカソードは、それぞれの列電極
に接続され、そのアノードは共通列センス線に接続され
る。 【００６４】図示の例では、中央のメモリ素子（262）
がアドレス指定される。これは、メモリ素子262が、ア
ドレス指定回路により選択された行電極及び列電極の両
方に接続された素子だからである。図示のように、該メ
モリ素子262は、印加された電圧に起因して行及び列ア
ドレスダイオードの何れも導電しない場合のアドレス指
定回路に対応する。メモリ素子262のヒューズが切断さ
れている場合には、センスダイオード272,282の両方を
介して行及び列センス線274,284に電流が流れることに
なる。中央のメモリ素子が無傷である場合には、アレイ
内の他のあらゆるメモリ素子のヒューズの状態にかかわ
らず何れのセンス線にも電流は流れないことになる。こ
の場合、アドレス指定されたメモリ素子に対応するセン
スダイオードに電流は流れず、他の全てのメモリ素子は
非選択状態となる。これは、該アドレス指定方式が、ア
ドレスダイオードのうちの少なくとも１つを確実に導電
状態にし、これにより対応するセンスダイオードを逆バ
イアスすることが保証されるからである。 【００６５】アレイ内の２つ以上の行又は列電極がアド
レス指定される場合にも、各メモリ素子の少なくとも一
端を他のメモリ素子とは異なるセンス線に接続できるの
であれば、全てのアドレス指定された線の交点における
メモリ素子の状態を依然として判定することが可能であ
る。該構成の結果として検出マージン(detection margi
n)が低減することになる。例えば、２つのアドレス指定
された行及び１つのアドレス指定された列について考察
する。該アドレス指定されたヒューズの全てが無傷であ
る場合には、センスダイオードは、２つの抵抗を介して
電源レールのうちの１つと並列に接続され、また１つの
抵抗のみを介して他の電源レールに接続されるものと考
えられる。この状態を検出できるようにするために、セ
ンス線の端子にかけられるバイアスは、電源レール電圧
のうちの１つに近い電圧に調整されるべきであり、その
結果、ヒューズが切断された状態を検出する際の電流が
低く（信号が小さく）なる。これは、多数のクロスポイ
ントアレイが同じアドレス線を共有するが該アレイ自体
のセンス線を有する場合、及び複数のクロスポイントメ
モリの積層体の場合、又は多数の相互に接続されていな
いクロスポイントアレイが単一の基板上に存在する場合
のように、アドレス指定された各行及び列が、多くとも
１つの他のアドレス指定された列／行と交差する場合に
は、問題にはならない。 【００６６】図１０は、上述の形式のアドレス指定及び
センス回路を有するクロスポイントダイオードメモリア
レイの概要を示すレイアウト図である。同図に示すよう
に、列電極502及び行電極504は互いに直交し、半導体層
によって分離された個々の層上に形成される。該電極の
交点にダイオードが形成されてクロスポイントダイオー
ドメモリアレイ506が形成される。同図では、無傷のダ
イオード素子を個々の交点において「O」で示し、切断
されたダイオード素子を「X」で示す。図示のクロスポ
イントメモリアレイはデータを格納しておらず、それゆ
え、該アレイ内の全てのダイオードは無傷となってい
る。 【００６７】行及び列電極は、クロスポイントアレイか
ら外側に延び、その端部はプルアップ／プルダウン抵抗
508（図７の抵抗112,122に対応する）で終端する。複数
の列アドレス線510及び少なくとも１つの列センス線512
が、メモリアレイと終端抵抗との間の列電極と交差す
る。列アドレス線及び列センス線は行電極と同じ導体層
上に形成され、それらが列電極と交差する場所におい
て、その間にダイオード接合が形成されるようになって
いる。列センス線によって形成されるダイオード素子
は、図９のダイオード282に対応し、列アドレス線によ
って形成されるダイオードは、図９のダイオード280に
対応する。上記のアドレス線のグループ／ノード配列
は、列アドレス線の素子のうちの選択された素子を切断
し、所望のダイオード接続を無傷のままにしておくこと
により、形成される。このアドレス指定回路のプログラ
ミングは、以下で概説するように、回路の作製後に完成
させることができる。 【００６８】行電極504は同様に、行アドレス線514及び
行センス線516と交差する。行アドレス線及び行センス
線は、列電極と同じ導体層上に形成され、行アドレスダ
イオード（例えば図９の符号270）及び行センスダイオ
ード（例えば図９の符号272）が形成される。 【００６９】作製時に、ダイオード接合は、各列アドレ
ス線と各列電極との間、及び各行アドレス線と各行電極
との間に形成される。しかし、上述のグループ／ノード
アドレス指定方式を実施するために、アドレス指定線と
アレイ電極との間に、選択されたダイオード接続のみが
保持される必要がある。選択された接続の「プログラミ
ング」は、回路の製造後に、特定のアドレスダイオード
を切断して、選択されたダイオード接続のみを無傷にし
ておくことにより、完成させることができる。これは、
例えばアレイ電極に対するダイオード接合の断面積を選
択的に変動させるよう線幅を調整してアドレス線を製造
することにより達成される。上述のように、所与のダイ
オード素子の断面積を調整して、ダイオードを切断する
ために臨界電流密度に到達させる必要のある印加電圧／
電流を変更することができる。このため、アドレス線幅
は、アレイ電極との特定の交点で狭くなり、該交点にお
けるダイオードの断面積が小さくなるように、調整され
る。次いで、該回路にプログラミング電圧が印加される
際に、該小さな断面積を有するダイオードのみを切断し
て、所望のダイオード接続を無傷のままにしておくこと
ができる。 【００７０】センス時におけるアレイ内の漏れ電流は、
上記技術を使用して最小限にすることができる。例え
ば、行及び列電極の端部への電源接続は、複数のグルー
プ又はストライプをなすよう構成することが可能であ
り、この場合、アドレス指定されたメモリ素子が存在す
るアレイ領域のみに電源が供給され、残りの電極は高イ
ンピーダンス状態に接続される。上述の並列アドレスセ
ンス方式は、メモリアレイのアドレス指定されていない
部分の電源をオフすることによる影響を受けるものでは
ない。該電源ストライピングは、アドレス指定方式の一
部として用いて相互接続効率を維持することが可能なも
のである。 【００７１】図１１は、回路構成要素の相対的な配置の
一例を示す、メモリモジュール層600の構造的なレイア
ウトを示すブロック図である。メモリアレイ602は中央
に配置され、その周辺部には、アドレス／センス線60
4、プルアップ／プルダウン抵抗606、及び電源ストライ
ピング結合608が配置される。これらの回路の周辺に
は、外部との相互接続を形成するための接点パッド610
が配置される。上記説明から分かるように、該メモリモ
ジュール層600の物理的な構造は著しく単純なものであ
り、行／列電極は、アレイから、アドレス／センス回
路、抵抗、及びストライピング接続を介して配線接点パ
ッドへと延びている。アドレス及びセンス線は、同様に
配置され、全てのダイオード回路素子は、導体の交点に
おいて自動的に形成される（特定のダイオードは上述の
ように後にプログラミング時に切断される）。 【００７２】メモリモジュール層のレイアウトの一部を
図１２に更に詳細に示す。この場合には、列電極612及
び行電極613を有するメモリアレイ602の一部が示されて
いる。該列電極が列センス線614及び列アドレス線616に
よって交差されて、アドレス／センス回路604が形成さ
れる。位置606で、列電極内にプルアップ／プルダウン
抵抗が形成される。列電極はストライプ状に配列され、
その複数の電極グループが個別の電源端子608a,608bに
接続される。行電極（図示せず）も同様に配列される。
該電源ストライピング接続は、一時にメモリアレイの一
部分のみに電源を供給し、これにより該部分（サブアレ
イ）のみを選択することにより、アドレス指定方式並び
に漏れ電流低減機構の一部として使用することができ
る。 【００７３】アドレス及び電源線が、メモリモジュール
内の全ての層に対してバス接続される（共通に接続され
る）ものと仮定すると、データの書き込みは、各層上の
１ビットをアドレス指定し、（電源ストライピングによ
り決定される）アクティブなサブアレイ内の電源を読み
出しレベルから書き込みレベルにストローブすることに
より、実行することができる。しかし、異なるデータ状
態を異なる層に書き込むことが可能でなければならず、
これは、センス線を使用して、メモリ素子のダイオード
／ヒューズが保護されるべき層上の電圧をプルダウンさ
せることにより、達成することができる。これは、セン
スダイオードが、メモリアレイ素子を切断することにな
る電流に耐えなければならないことを意味している。し
たがって、センスダイオードは、その内部を通る電流密
度を低減させるようその断面積を拡大して製造されるこ
とになる。 【００７４】冗長なセンス線の別の考え得る利用法とし
て、書込みが行われる前にメモリの機能を検査すること
が挙げられる。行及び列電極の端部への電源接続の様々
な状態と相まって、様々なセンス線からの一貫性のない
測定値から情報を収集して、欠陥のあるメモリ素子及び
／又は欠陥のあるアドレス指定を明らかにすることが可
能である。この情報を使用して、メモリモジュールの欠
陥領域への書き込みを回避するために使用できるスパー
リング(sparing)テーブルを生成し、これにより処理の
歩留まりに対する製造公差を改善することが可能であ
る。 【００７５】集積回路構造 好適な実施形態のメモリ回路は、メモリアレイを含み、
アドレス指定回路は、例えば、プラスチック基板50上
に、金属−半導体−金属（MSM）プロセスにより形成す
ることができる。該MSMプロセスの結果として、半導体
材料からなる１つ又は複数の層を間に有する２つの導電
性金属回路のパターニングされた層が形成される。金属
層が交差して半導体層の両側で接触する場所において、
該金属層間にダイオード接合が形成される。MSMダイオ
ード集積回路の製造については、例えば、「X-Y Addres
sable Electric Microswitch Arrays and Sensor Matri
cesEmploying Them」と題する国際特許出願第WO99/3939
4号公報に記載されている。上記の類のメモリモジュー
ルのメモリ回路の製造及び構成の更なる細部について
は、上記引用の同時係属中の米国特許出願の明細書に見
い出すことができる。 【００７６】全般的な考察 本書に記載されるメモリシステムは、該メモリシステム
を、ディジタルカメラ（スチル画像及び／又はビデ
オ）、ディジタル音楽プレーヤ／レコーダ（例えばMP3
プレーヤ）、携帯情報端末（PDA）、移動電話等といっ
たポータブルデータ記憶用途に特に適したものにする幾
つかの特徴を有する。該メモリシステムは、かかる装置
にとって有用な十分なデータ記憶容量を提供することが
可能なものであり、比較的低コストで製造することがで
きる。データは、該メモリに書き込んだ後に永久的に格
納することが可能である。このため、大容量記憶装置
（例えば100MB〜1GBを越えるもの）を、ポータブル装置
で用いる永久的なアーカイブ用記憶装置のために低コス
ト（例えば約5ドル未満）で提供することができる。 【００７７】該データ記憶装置は、安価な材料及び処理
技術を用いることにより低コストで製造されるメモリモ
ジュールによって提供される。該メモリモジュールは、
クロスポイントメモリアレイ及びアドレス指定回路を各
々が有する複数の層から形成することが可能である。そ
の各層は、ポリマー又は誘電体コーティングされた金属
薄膜といった安価なフレキシブル基板（従来の単結晶シ
リコン基板よりも遙かに安価であり、比較的高速で安価
な製造プロセスの使用を可能にするもの）上に形成する
ことができる。各層上に形成される回路は、クロスポイ
ントメモリアレイ及びそれに関連するアドレス指定回路
を含み、単純な構造に設計して製造プロセスの単純化を
可能にするものである。詳細には、メモリアレイ及びア
ドレス指定回路は、メモリアレイ及びアドレス指定回路
の両方を同一の単純なプロセスを使用して製造すること
を可能にする、順序変更ダイオードロジック方式により
設計される。 【００７８】各メモリモジュール層は、半導体層を間に
有する別個の層として構成される２組の電極導体を有す
る。該電極は、直交するマトリクスとして配置され、交
差する電極の各対の交点において、半導体層にメモリ素
子が形成される。該半導体層は、プラスチック基板に適
合するよう低温処理を可能とし、またアモルファスシリ
コン材料とすることが可能なものであり、若しくは１つ
又は２つ以上の有機半導体材料から構成することが可能
なものである。半導体層により分離された電極層が交差
する場所で、２つの電極導体間に整流接合が形成され
る。各整流接合は、ヒューズ素子と直列のダイオードと
見なすことができ、かかる接合は、メモリアレイ及びダ
イオードロジックアドレス指定回路の基本的な部分を形
成する。 【００７９】メモリモジュール層上に含まれるアドレス
指定回路は、アレイ内のメモリ素子に対する読み出し又
は書き込みを行うために必要となる外部からアクセス可
能なアドレス指定線の数を低減させるのを容易化する。
これは、例えばメモリモジュール内の層から、外部の読
み出し及び書き込みのための回路への、相互接続の数
を、管理可能なものとすることを容易化する。例えば、
上記の順序変更ダイオードロジックアドレス指定方式を
使用すると、100,000,000ビットのメモリアレイを56本
の外部アドレス指定線によりアドレス指定することがで
きる。また電源ストライピングを用いることも可能であ
り、この場合には、所与の時点でメモリアレイの一部の
みに電源が供給され、これによりアレイ内の漏れ電流が
低減される。電源ストライピングはまた、メモリアレイ
のアドレス指定方式の一部を構成することが可能であ
る。 【００８０】インタフェイス及び制御回路は、メモリモ
ジュールとは別個に配設され、例えば、従来の１つ又は
２つ以上の集積回路という形で構成される。該インタフ
ェイス及び制御回路は、メモリモジュールに加えられる
ことになるアドレス指定信号を生成するための回路と、
格納されているデータを読み出すためのセンス回路とを
含む。そのセンス方式は、電荷ではなく電流レベルに基
づくものであり、これにより、センス回路がメモリモジ
ュールからリモートでより容易にデータを読み出すこと
が可能になる。更に、そのデータ記憶は、メモリ素子の
ヒューズが切断される際の抵抗値の大きな変化に基づく
ものであり、このため比較的大きなセンス信号が提供さ
れることになる。 【００８１】メモリモジュール内のデータ記憶装置は、
インタフェイス及び制御回路とは別個に配設されるた
め、メモリモジュールがその最大記憶容量に達した際に
該メモリモジュールを交換し、同じインタフェイス及び
制御回路で別のメモリモジュールを使用することができ
る。これは、より多くのデータ記憶が必要とされる際
に、メモリシステムの最も再利用可能な構成要素を交換
する必要がないことを意味している。また、インタフェ
イス及び制御回路は、メモリモジュール製造プロセスに
よって制限されないため比較的複雑にすることが可能で
あり、またメモリシステムにおける一度限りのコストを
呈するものであるため比較的高価にすることが可能であ
る。かかる事実を利用して、インタフェイス及び制御回
路に高度な誤り検出及び訂正能力を設けることが可能と
なり、これにより、メモリシステムを、リモートでセン
スするにもかかわらず誤りに対する許容性を有するもの
とすることが可能となり、また不完全に製造されたメモ
リモジュールにうまく対処することにより不完全な製造
プロセスによる製品から使用可能なメモリモジュールの
数を増大させることが可能となる。 【００８２】本発明の好適な実施形態の上記の詳細な説
明は、例示を目的として提供したものに過ぎず、本発明
の特許請求の範囲から逸脱することなく本開示の回路、
構造、構成、及びプロセスに対する多くの変形形態が実
施可能である。例えば、好適な実施形態のメモリアドレ
ス指定システムは、主にメモリ回路の複数の層を有する
メモリモジュールに関して説明したが、多くの他の応用
形態が実施可能であることが容易に理解されよう。 【００８３】メモリモジュールの構造もまた、本発明の
原理を保持しつつ多くの実施可能な変形形態を有するも
のである。本開示の実施形態では、各層上に１つのメモ
リアレイが製造され、該複数の層が位置合わせされて積
層される。代替的に、該各層は、２つ以上のメモリアレ
イを含むことが可能であり、該複数の層は異なる態様で
（例えば扇子状に折り畳んで(fan-fold)）積層すること
が可能である。また、実施形態によっては、１つの基板
上に多数の回路層を製造することが有利となる可能性が
ある。 【００８４】当業者には明らかであるように、本発明の
原理は、特許請求の範囲に規定する本発明の範囲から逸
脱することなく、本書に記載する回路、構造、配置、及
びプロセスに対する多くの他の変形形態に適用すること
が可能である。 【００８５】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．第１組のアドレス線(510)及び第２組のアドレス線
(514)から第１組の電極(502)及び第２組の電極(504)を
有するクロスポイントメモリアレイ(25)をアドレス指定
するためのアドレス指定回路(30)であって、前記第１組
のアドレス線と前記第１組のメモリアレイ電極との間の
第１のダイオード接続(152)であって、前記第１組のメ
モリアレイ電極の各々を前記第１組のアドレス線の一意
の各サブセットに接続する、第１のダイオード接続(15
2)と、前記第２組のアドレス線と前記第２組のメモリア
レイ電極との間の第２のダイオード接続(154)であっ
て、前記第２組のメモリアレイ電極の各々を前記第２組
のアドレス線の一意の各サブセットに接続する、第２の
ダイオード接続(154)と、前記第１組のメモリアレイ電
極及び／又は前記第２組のメモリアレイ電極の各々への
ダイオード接続(282)を有する少なくとも１つのセンス
線(512)とを含む、アドレス指定回路(30)。 ２．前記第１のダイオード接続のダイオード素子が、前
記メモリアレイ電極及び前記アドレス線に対して前記第
２のダイオード接続のダイオード素子とは異なる向きに
向けられている、前項１に記載のアドレス指定回路。 ３．前記第１のダイオード接続が、前記各メモリアレイ
電極に接続されたアノードと、前記各アドレス線に接続
されたカソードとを有するダイオード素子を含み、前記
第２のダイオード接続が、前記各メモリアレイ電極に接
続されるカソードと、前記各アドレス線に接続されたア
ノードとを有するダイオード素子を含む、前項２に記載
のアドレス指定回路。 ４．前記クロスポイントメモリアレイが、前記第１及び
前記第２組の電極の交点に形成されたダイオードベース
のメモリ素子(506)のアレイを含み、該電極の端部が、
それぞれの抵抗素子(508)を介して電源接続に接続され
る、前項１に記載のアドレス指定回路。 ５．前記電源接続が、前記クロスポイントアレイの各部
に選択的に電源を供給することを可能にするよう複数の
電源ストライピンググループ(608a,608b)で構成され
る、前項４に記載のアドレス指定回路。 ６．複数の前記クロスポイントメモリアレイの各々が、
第１のダイオード接続、第２のダイオード接続、及び少
なくとも１つのセンス線をそれぞれ有しており、前記ア
ドレス線が、前記複数の第１及び第２のダイオード接続
に並列に接続される、前項１に記載のアドレス指定回
路。 ７．第１のセンス線(512)及び第２のセンス線(516)を含
み、該第１のセンス線が前記第１組の各メモリアレイ電
極へのダイオード接続を有し、該第２のセンス線が前記
第２組の各メモリアレイ電極へのダイオード接続を有す
る、前項１に記載のアドレス指定回路。 ８．前項１に記載のクロスポイントダイオードメモリア
レイ及びアドレス指定回路を含む集積回路(22)。 ９．前項６に記載の複数のクロスポイントダイオードメ
モリアレイ及びアドレス指定回路を含む集積回路(20)。 10．前記クロスポイントダイオードメモリアレイ及びア
ドレス指定回路が、同じ製造プロセスで形成される、前
項８に記載の集積回路。 11．メモリ回路(600)であって、第１組の横断電極(502)
及び第２組の横断電極(504)を有し、該第１組及び第２
組の電極の交点に各メモリ素子(506)が形成される、ク
ロスポイントメモリアレイ(25)であって、前記各メモリ
素子が、その２値状態のうちの少なくとも１つの状態で
ダイオード素子(66)を含む、クロスポイントメモリアレ
イ(25)と、アドレス指定回路(30)とを含み、該アドレス
指定回路(30)が、第１組のアドレス線(510)であって、
該第１組のアドレス線と前記第１組のメモリアレイ電極
との間に第１のダイオード接続(152)を有しており、該
第１のダイオード接続が、前記第１組のメモリアレイ電
極の各々を前記第１組のアドレス線の一意の各サブセッ
トに接続する、第１組のアドレス線(510)と、第２組の
アドレス線(514)であって、該第２組のアドレス線と前
記第２組のメモリアレイ電極との間に第２のダイオード
接続(154)を有しており、該第２のダイオード接続が、
前記第２組のメモリアレイ電極の各々を前記第２組のア
ドレス線の一意の各サブセットに接続する、第２組のア
ドレス線(514)と、前記第１組のメモリアレイ電極の各
々及び／又は前記第２組のメモリアレイ電極の各々への
ダイオード接続(282)を有する少なくとも１つのセンス
線(512)とを含む、メモリ回路(600)。 12．前記第１のダイオード接続のダイオード素子が、前
記メモリアレイ電極及び前記アドレス線に対して前記第
２のダイオード接続のダイオード素子とは異なる向きに
向けられている、前項11に記載のメモリ回路。 13．前記メモリアレイ電極の端部が、各抵抗素子(508)
を介して電源接続に接続され、該電源接続が、前記クロ
スポイントアレイの各部への電源の選択的な供給を可能
にするよう複数の電源ストライピンググループ(608a,60
8b)に構成される、前項11に記載のメモリ回路。 14．前項11に記載の複数のクロスポイントメモリアレイ
と各アドレス指定回路とを含むメモリ回路であって、該
各アドレス指定回路からの前記アドレス線が並列に接続
される、メモリ回路。 15．前記アドレス指定回路が、第１及び第２のセンス線
を含み、該第１のセンス線が前記第１組のメモリアレイ
電極の各々へのダイオード接続を有し、該第２のセンス
線が前記第２組のメモリアレイ電極の各々へのダイオー
ド接続を有する、前項11に記載のメモリ回路。 16．前記第１のダイオード接続が、前記第１のアドレス
線と前記第１のメモリアレイ電極との交点に形成され、
前記第２のダイオード接続が、前記第２のアドレス線と
前記第２のメモリアレイ電極との交点に形成される、前
項11に記載のメモリ回路。 17．前項11に記載の複数のメモリ回路を含むメモリシス
テム(20)であって、該複数のメモリ回路からの前記第１
及び前記第２組のアドレス線が、アドレス指定信号を並
列に受信するよう接続され、該複数の各メモリ回路から
の前記少なくとも１つのセンス線が別個に配設される、
メモリシステム(20)。 18．前項11に記載の少なくとも１つのメモリ回路を有す
る集積回路(22)。 19．前記メモリアレイ及び前記アドレス指定回路が同じ
製造プロセスで形成される、前項18に記載の集積回路。 20．誘電体基板表面(50)上に形成される、前項18に記載
の集積回路。 21．前項18に記載の複数の集積回路を含むメモリモジュ
ール(20)。 22．前記複数のメモリ回路からの前記第１組及び前記第
２組のアドレス線が、アドレス指定信号を並列に受信す
るよう接続され、前記複数の各メモリ回路からの前記少
なくとも１つのセンス線が別個に配設される、前項21に
記載のメモリモジュール。 23．前項20に記載の複数の集積回路を含むメモリモジュ
ール(20)。 24．前記複数の集積回路が互いに積層される、前項23に
記載のメモリモジュール。 25．第１組のアドレス線(510)及び第２組のアドレス線
(514)から第１組の電極(502)及び第２組の電極(504)を
有するクロスポイントメモリアレイ(25)をアドレス指定
するための方法であって、前記第１組のアドレス線と前
記第１組のメモリアレイ電極との間に第１のダイオード
接続(152)を形成し、該第１のダイオード接続が、前記
第１組のメモリアレイ電極の各々を前記第１組のアドレ
ス線の一意の各サブセットに接続し、前記第２組のアド
レス線と前記第２組のメモリアレイ電極との間に第２の
ダイオード接続(154)を形成し、該第２のダイオード接
続が、前記第２組のメモリアレイ電極の各々を前記第２
組のアドレス線の一意の各サブセットに接続し、前記第
１組のメモリアレイ電極及び／又は前記第２組のメモリ
アレイ電極の各々へのダイオード接続(282)を有する少
なくとも１つのセンス線(512)を配設し、前記第１組及
び前記第２組のアドレス線に所定の電気信号を加えて、
前記少なくとも１つのセンス線を使用して前記メモリ素
子の状態を検出することを可能にすることにより、前記
メモリアレイ内のメモリ素子(262)をアドレス指定す
る、という各ステップを含む方法。 26．前記第１及び前記第２のダイオード接続並びに前記
少なくとも１つのセンス線が、前記クロスポイントメモ
リアレイと同じ製造プロセスで形成される、前項25に記
載の方法。 27．複数のクロスポイントメモリアレイ(20)を、第１及
び第２のダイオード接続並びにセンス線をそれぞれ用い
て形成し、前記所定の電気信号が、前記各センス線上で
別個のメモリ素子のセンス出力が得られるよう前記複数
のメモリアレイの前記アドレス線に並列に加えられる、
前項25に記載の方法。 28．前記少なくとも１つのセンス線が、前記少なくとも
１つのセンス線に加えられた所定の電気信号に従って、
アドレス指定されたメモリ素子への書き込みをイネーブ
ルにし又は防止するための書込みイネーブル線として機
能する、前項25に記載の方法。 29．複数のクロスポイントメモリアレイが、前記第１及
び前記第２のダイオード接続並びに前記センス線をそれ
ぞれ用いて形成され、前記所定の電気信号が、前記各ク
ロスポイントメモリアレイ内の対応するメモリ素子をア
ドレス指定するように前記複数のメモリアレイの前記ア
ドレス線に並列に加えられる、前項28に記載の方法。

【図面の簡単な説明】 【図１】本発明の一実施形態によるライトワンスメモリ
システムを示すブロック図である。 【図２】ライトワンスメモリシステムのメモリモジュー
ルの全体的な構造を示す、ライトワンスメモリシステム
の概要を示すブロック図である。 【図３】本発明の一実施形態に従って構成されたライト
ワンスメモリモジュールを破断して示す等角図である。 【図４】本発明の実施形態での実装に適したクロスポイ
ントメモリ素子を示す説明図である。 【図５】クロスポイントアレイメモリの単位セルを簡略
化して示す平面図である。 【図６】ライトワンスメモリアレイのメモリ素子のアド
レス指定を示す、ライトワンスメモリアレイの説明図で
ある。 【図７】メモリアレイアドレス指定回路の一部の概要を
示す回路図である。 【図８】順序変更ダイオードロジックアドレス指定回路
接続の概要を例示した、クロスポイントメモリアレイを
示す説明図である。 【図９】メモリ素子センス回路の概要を示す回路図であ
る。 【図１０】クロスポイントメモリアレイ及びそれに関連
するアドレス指定及びセンス回路素子のレイアウトを示
す説明図である。 【図１１】メモリモジュール層の構造的なレイアウトを
単純化して示すブロック図である。 【図１２】メモリアレイ及びアドレス指定／センス回路
の一部のレイアウトを示す説明図である。 【符号の説明】 502 列電極 504 行電極 506 クロスポイントダイオードメモリアレイ 508 プルアップ／プルダウン抵抗 510 列アドレス線 512 列センス線 514 行アドレス線 516 行センス線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・エルダー アメリカ合衆国カリフォルニア州94306, パロアルト，ラグナ・アベニュー・3743

Claims (1)

1. 【特許請求の範囲】 【請求項１】第１組のアドレス線(510)及び第２組のア
   ドレス線(514)から第１組の電極(502)及び第２組の電極
   (504)を有するクロスポイントメモリアレイ(25)をアド
   レス指定するためのアドレス指定回路(30)であって、 前記第１組のアドレス線と前記第１組のメモリアレイ電
   極との間の第１のダイオード接続(152)であって、前記
   第１組のメモリアレイ電極の各々を前記第１組のアドレ
   ス線の一意の各サブセットに接続する、第１のダイオー
   ド接続(152)と、 前記第２組のアドレス線と前記第２組のメモリアレイ電
   極との間の第２のダイオード接続(154)であって、前記
   第２組のメモリアレイ電極の各々を前記第２組のアドレ
   ス線の一意の各サブセットに接続する、第２のダイオー
   ド接続(154)と、 前記第１組のメモリアレイ電極及び／又は前記第２組の
   メモリアレイ電極の各々へのダイオード接続(282)を有
   する少なくとも１つのセンス線(512)とを含む、アドレ
   ス指定回路(30)。