KR20020092832A - 어드레싱 회로 및 어드레싱 방법, 메모리 회로, 메모리시스템 및 메모리 모듈, 집적 회로 - Google Patents

어드레싱 회로 및 어드레싱 방법, 메모리 회로, 메모리시스템 및 메모리 모듈, 집적 회로 Download PDF

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휴렛-팩커드 컴퍼니(델라웨어주법인)
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    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Abstract

메모리 회로(600)는 제 1 및 제 2 트래버스(traverse) 전극 세트(502,504)와 제 1 및 제 2 세트 전극의 교차점에 형성된 각각의 메모리 소자(26)를 구비한 교차점 메모리 어레이(25)를 포함한다. 메모리 소자 각각은, 적어도 하나의 바이너리 상태에 있는, 다이오드 소자(66)를 포함하도록 구성된다. 메모리 회로는 또한 메모리 어레이에 연결된 어드레싱 회로(30)를 포함한다. 어드레싱 회로는 제 1 세트 어드레스 라인과 제 1 세트 메모리 어레이 전극 사이에 제 1 다이오드 연결(152)을 갖춘 제 1 어드레스 라인 세트(510)를 포함하는데, 제 1 다이오드 연결은 제 1 세트의 각 메모리 어레이 전극을 제 1 세트 어드레스 라인의 단일 서브세트 각각으로 연결한다. 어드레싱 회로는 또한 제 2 세트 어드레스 라인과 제 2 세트 메모리 어레이 전극 사이에 제 2 다이오드 연결(154)을 갖춘 제 2 어드레스 라인 세트(514)를 포함하는데, 제 2 다이오드 연결은 제 2 세트의 각 메모리 어레이 전극을 제 2 세트 어드레스 라인의 단일 서브세트 각각으로 연결한다. 어드레싱 회로는 또한 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결(282)을 갖춘 적어도 하나의 감지 라인(512)을 포함한다. 다수의 메모리 회로(20)에는 병렬 어드레싱을 위한 어드레스 라인이 제공될 수 있고, 각각의 메모리 어레이에서 어드레싱되는 메모리 소자는 각각의 감지 라인을 이용해서 판독/기록을 위하여 액세스 가능하다.

Description

어드레싱 회로 및 어드레싱 방법, 메모리 회로, 메모리 시스템 및 메모리 모듈, 집적 회로{PARALLEL ACCESS OF CROSS-POINT DIODE MEMORY ARRAYS}
본 발명은 디지털 메모리 회로(digital memory circuit) 분야에 관한 것이며, 보다 구체적으로는 교차점 다이오드 메모리 어레이에서 메모리 소자의 병렬 어드레싱 및 감지에 관한 것이다.
근래 많은 소비자 장치(consumer device)는 매우 많은 양의 디지털 데이터를 생성 및 이용하도록 구성되어 있다. 예컨대, 스틸(still) 사진 및/또는 활동(moving) 사진을 위한 휴대용 디지털 카메라는 이미지를 표현하는 많은 양의 디지털 데이터를 생성한다. 각각의 디지털 이미지는 수 메가바이트(MB)의 데이터 저장 장치를 필요로 하므로, 그와 같은 저장 장치가 카메라 내에서 이용 가능해야 한다. 이러한 유형의 데이터 저장 애플리케이션에 대비하기 위하여, 저장 메모리는, 비교적 저렴한 비용으로 대략 10MB에서 1기가바이트(GB)에 이르는 충분한 용량을 얻을 수 있어야 한다. 또한 저장 메모리는 휴대용 배터리 전력형 동작 환경(portable battery powered operating environment)에 대처할 수 있도록 비교적 강한 물리적 특성(rugged physical characteristics)을 가져야 하고 전력 소모가 낮아야(예컨대 << 1와트(Watt)) 한다. 장기 저장 장치(archival storage)를 위하여, 데이터는 한번만 메모리에 기록되어야 한다. 바람직하게 메모리는 짧은 액세스 시간(short access time)(바람직하게, 1밀리초(millisecond) 미만)을 갖고 적절한 전송률(transfer rate)(예컨대, 20Mb/s)을 가져야 한다. 또한, 바람직하게, 저장 메모리 장치는 업계 표준 인터페이스 모듈(industry standard interface module)(예컨대, PCMCIA나 콤팩트 플래시 카드(Compact Flash card))에 패키지(packaged)될 수 있어야 한다.
현재 디지털 카메라와 같은 휴대용 장치에서의 애플리케이션에 이용되는 저장 장치의 일형태는 플래시메모리(Flash memory)이다. 이는 바람직한 기계적 견고성과, 전술된 전력 소모 조건, 전송률, 그리고 액세스 속도 특성을 만족시킨다.그러나, 플래시메모리가 비교적 고가(MB당 $1.50 내지 $2)라는 점은 큰 단점이다. 가격 때문에 일반적으로 장기 저장 장치로서 플래시메모리 저장 장치를 이용하는 것은 적절하지 못하고, 따라서 데이터가 그로부터 이차적 장기 저장 장치로 전송될 것을 필요로 한다.
자기 "하드디스크(hard disc)" 저장 장치는 또한 장기 저장용으로 이용될 수 있으며, 심지어 휴대용 장치에서도 그러하다. PCMCIA 타입 Ⅲ 형성 인자(form factor)로서, 1GB까지의 용량을 제공하는 소형 하드디스크 드라이브가 이용 가능하다. 그러나, 그러한 디스크 드라이브는 여전히 비교적 고가(MB당 $0.5)인데, 이는 적어도 부분적으로는 디스크 제어기 전자장치의 비용이 비교적 높은 값으로 고정되어 있기 때문이다. 소형 하드디스크 드라이브는 플래시메모리와 비교할 때, 기계적 견고성이 떨어지고, 전력 소모가 많고(~2 내지 4W), 비교적 액세스 시간이 긴(~10ms) 문제 등과 같은 기타 단점들을 가지고 있다.
유사하게 삭제 가능한 광 저장 디스크(removable optical storage disc)가 이용될 수 있는데, 하드디스크에 비교할 때 하나의 큰 이점을 제공한다. 삭제 가능한 광매체는 매우 고가(예컨대, Minidisc 매체에서 MB당 $0.03)이다. 그러나, 상대적으로 빈약한 전력 소모, 기계적 견고성, 벌크(bulk), 및 액세스 성능 등을 포함하여 대부분 다른 관점에서 광디스크 저장 장치는 자기 하드디스크와 비교할 수 없다.
장기 저장 장치에 적합한 또 다른 형태는 "Non-Volatile Memory"라는 명칭으로 계류중인 미국 특허 출원에 설명되어 있으며, 본 명세서에서는 이를 참조로써인용하고 있다. 앞서의 미국 특허 출원에 개시된 메모리 시스템은 장기 저장을 위하여 낮은 비용 고용량의 재기록 불능 메모리를 제공한다. 이는 실리콘 기판(silicon substrate)을 피하고, 프로세스 복잡도(process complexity)를 최소화하고, 면적 밀도(areal density)를 낮춤으로써 부분적으로 실현된다. 이와 같은 메모리 시스템은 플라스틱 기판 상에 구성된 집적 회로층(integrated circuit )의 적층형 스택(laminated stack)으로 형성된 메모리 모듈을 포함한다. 각 층은 교차점 다이오드 메모리 어레이를 포함하며, 어레이에 저장된 데이터는 그 메모리 모듈과 별도의 집적 회로에 의하여 원격으로 감지된다. 여러 메모리 모듈층으로 이루어진 어레이의 전체 메모리 소자에 어드레싱하고, 판독하고, 기록하기 위하여, 그 메모리 모듈과 원격 감지 회로 사이에 너무 많은 상호 연결이 존재하지 않도록 하는 멀티플렉싱 방안이 필요로 된다.
통상적 집적 회로 멀티플렉싱은 트랜지스터로 이루어진 논리 게이트에 의하여 달성된다. 다이오드 기반형 교차점 메모리 어레이를 포함하는 것은 필요한 프로세싱을 더 늘릴 것이고 이에 따라 제조 비용을 증가시킬 것이므로 바람직하지 않다. 추가적 프로세싱 중 일부는 교차점 어레이에서 이용되는 다른 물질과 호환 가능하지 않을 수 있다. 예컨대, 플라스틱 기판이나 유기 반도체가 교차점 메모리 어레이를 구성하는데 이용된다면, 이들은 트랜지스터 제조에 필요한 온도로 인하여 파괴될 수 있고, 습식 에칭 프로세스에서 이용되는 소정의 용매로 인하여 손상될 수도 있다. 최근에, Lawrence Livermore Laboratories가 플라스틱 기판 상 박막 트랜지스터 제조(fabrication of thin-film-transistor on a plastic substrate)에관하여 발표했지만, 그러한 경우 다이오드 제조에 필요한 다른 동등한 프로세스에 비하여, 다이오드 제조에 필요한 프로세스가 훨씬 더 복잡하고, 그에 따라 더 비용이 많이 들어가게 된다.
정전기 마이크로 릴레이(electrostatic micro-relay)는 자동차 애플리케이션에서의 전력 릴레이(power relay)와, 계측(instrumentation) 및 자동 테스트 장비(automatic test equipment)에서의 소신호 스위칭(small signal switching)을 포함하는 많은 애플리케이션에 관련하여 연구되어 왔다. 정전기 마이크로 릴레이 시스템은, 예컨대, Wong, Jo-Ey 등의 "An Electrostatically-actuated MEMS Switch for Power Applications"(Micro Electro-Mechanical Systems, 2000. MEMS '00. Thirteenth IEEE. 2000)과, Zavracky, P. M. 등의 "Micro-mechanical switches fabricated using nickel surface micro-machining"(Micro-electromechanical Systems, Journal of, 1997.6(1):p3-9)에 개시되어 있다. 이 기법의 주요한 이점은 낮은 전력 소모와 단순한 구성이다. 그러나, 이러한 장치에서의 처리 과정은, 간단한 다이오드 어레이에 필요한 것 보다 더 중요하며, 특히 낮은 접촉 저항이 필요한 경우 그러하다. 정전기 마이크로 릴레이에 관련된 또 다른 문제점은 피로 수명(fatigue life)과 스위칭 속도(switching speed)이다.
제 3의 방법, 즉 코드 워드 어드레싱(code-word addressing)은 픽셀형 디스플레이(pixelated display)로의 상호 연결을 최소화하는데 이용되어 왔던 많은 방법들을 포함하고 있다. 그러한 시스템은, 예컨대, 공개 국제 특허 출원 WO98/44481 및 미국 특허 제 5,034,736호의 명세서에 개시되어 있다. 일반적으로코드 워드 어드레싱은 어드레싱 라인(addressing line) 대 어레이 전극(array electrode) 비율과 선택(selected) 전극 및 비선택(de-selected) 전극간 크로스토크(cross-talk)를 조절(trade off)한다. 이들 방법은 상호 연결에 있어서 바닥을 2로 하는 로그 형태의 축소(log-base-2 reduction)를 제공하지는 않지만, 4 : 1의 크로스토크율을 유지하는 동시에 10 : 1 보다 나은 전극 대 어드레스 라인 비율을 제공할 수 있다. 이들 방법은 2레벨 금속 및 저항기 네트워크만을 포함하기 때문에 구현이 간단하지만, 주어진 수의 어드레스되는 라인(a given number of addressed lines)을 위해서 앞서 설명된 진정한 멀티플렉싱 방안에 비하여 더욱 많은 어드레스 라인을 필요로 한다. 이들 방안의 또 다른 단점은 어드레스되는 메모리 소자와 어드레스되지 않는 메모리 소자간에 크로스토크가 발생한다는 점이며, 이로 인하여 특정 메모리 소자에 대한 판독 및 기록이 어려워진다.
본 발명의 원리에 따르면, 제 1 및 제 2 어드레스 라인 세트로부터의 제 1 및 제 2 전극 세트를 갖춘 교차점 메모리 어레이 어드레싱을 위한 어드레싱 회로가 제공된다. 어드레싱 회로는 제 1 세트 어드레스 라인과 제 1 세트 메모리 어레이 전극 사이에 제 1 다이오드 연결(제 1 다이오드 연결은 제 1 세트의 각 메모리 어레이 전극을 제 1 세트 어드레스 라인중 단일 서브세트 각각으로 연결함)을 갖추고 있다. 제 2 세트 어드레스 라인과 제 2 세트 메모리 어레이 전극 사이에 제 2 다이오드 연결이 제공되는데, 그 제 2 다이오드 연결은 제 2 세트내 각 메모리 전극을 제 2 세트 어드레스 라인의 단일 서브세트 각각으로 연결한다. 또한, 적어도 하나의 감지 라인은 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 제공받는다.
어드레싱 회로의 바람직한 구성에 있어서, 제 1 다이오드 연결은 각각의 메모리 어레이에 연결된 애노드와 각각의 어드레스 라인에 연결된 캐소드를 갖춘 다이오드 소자를 포함하고, 제 2 다이오드 연결은 각각의 메모리 소자에 연결된 캐소드와 각각의 어드레스 라인에 연결된 애노드를 갖춘 다이오드 소자를 포함한다.
바람직하게 교차점 메모리 어레이는 제 1 및 제 2 세트의 전극이 교차하는 교차점에 형성된 다이오드 기반형 메모리 소자 어레이를 포함하며, 전극의 종단은 각 저항 소자를 통하여 전력 공급 연결(power supply connection)로 연결되어 있다. 바람직한 실시예에서 전력 공급 연결은 전력 공급 스트리핑(power supply striping)으로 정렬되어 교차점 어레이의 일부에 대하여 선택적으로 전력을 공급할 수 있게 정렬된다.
다수의 교차점 메모리 어레이에는 각각의 제 1 다이오드 연결과, 제 2 다이오드 연결과, 적어도 하나의 감지 라인이 각각 제공될 수 있으며, 어드레스 라인은 다수의 제 1 및 제 2 다이오드 연결에 병렬로 연결된다. 이러한 구성에서 다수의 메모리 어레이는 각각의 감지 라인을 통하여 액세스 가능한 그 출력에 의하여 병렬로 어드레싱될 수 있다.
본 발명의 일형태에서 어드레싱 회로는 제 1 및 제 2 감지 라인을 포함하는데, 제 1 감지 라인은 제 1 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을포함하고, 제 2 감지 라인은 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 포함한다.
본 발명은 또한 전술된 어드레싱 회로와 적어도 하나의 교차점 다이오드 메모리 어레이를 포함하는 집적 회로를 제공한다. 본 발명의 바람직한 형태에 있어서, 교차점 다이오드 메모리 어레이와 어드레싱 회로는 동일한 제조 처리로 형성된다.
본 발명에 따르면, 제 1 및 제 2 교차 전극 세트와 그 제 1 및 제 2 세트 전극의 교차점에 형성된 메모리 소자를 구비한 교차점 메모리 어레이를 포함하는 메모리 회로가 제공된다. 메모리 소자 각각은, 그 바이너리 상태 중 적어도 하나에 있는 다이오드 소자를 포함하도록 구성된다. 메모리 회로는 또한 메모리 어레이에 연결된 어드레싱 회로를 포함한다. 그 어드레싱 회로는 제 1 세트 어드레스 라인과 제 1 세트 메모리 어레이 전극 사이의 제 1 다이오드 연결을 갖춘 제 1 어드레스 라인 세트를 포함하는데, 제 1 다이오드 연결은 제 1 세트내 각각의 메모리 어레이 전극을 제 1 세트 어드레스 라인의 단일 서브세트 각각으로 연결한다. 또한, 그 어드레싱 회로는 제 2 세트 어드레스 라인과 제 2 세트 메모리 어레이 전극 사이의 제 2 다이오드 연결을 갖춘 제 2 어드레스 라인 세트를 포함하는데, 제 2 다이오드 연결은 제 2 세트내 각각의 메모리 어레이 전극을 제 2 세트 어드레스 라인의 단일 서브세트 각각으로 연결한다. 어드레싱 회로는 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 갖춘 적어도 하나의 감지 라인을 더 포함한다.
메모리 회로의 바람직한 구성에 있어서, 제 1 다이오드 연결의 다이오드 소자는 메모리 어레이 전극과 어드레스 라인에 관련하여 제 2 다이오드 연결의 다이오드 소자와 다르게 방향 설정된다.
바람직하게, 메모리 어레이 전극의 종단은 각각의 저항 소자를 통한 전력 공급 연결로 연결되는데, 그 전력 공급 연결은 교차점 어레이의 일부에 선택적으로 전력을 공급할 수 있게 전력 공급 스트리핑으로 정렬된다.
바람직한 실시예에 따르면, 메모리 회로는 다수의 교차점 메모리 어레이와 전술된 어드레싱 회로를 포함할 수 있는데, 각 어드레싱 회로로부터의 어드레스 라인이 병렬로 연결된다.
메모리 회로의 일형태에서, 어드레싱 회로는 제 1 및 제 2 감지 라인을 포함하는데, 제 1 감지 라인은 제 1 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 포함하고, 제 2 감지 라인은 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 포함한다.
제 1 다이오드 연결은 제 1 어드레스 라인 및 제 1 세트 전극의 교차점에 형성될 수 있고, 제 2 다이오드 연결은 제 2 어드레스 라인 및 제 2 세트 전극의 교차점에 형성될 수 있다.
본 발명은 또한 전술된 적어도 하나의 메모리 회로를 포함하는 집적 회로를 제공한다. 메모리 어레이 및 어드레싱 회로는 동일한 제조 처리에 의하여 형성될 수 있다. 또한, 절연 기판 표면상에 집적 회로가 형성될 수 있다.
본 발명은 또한 전술된 다수의 집적 회로를 포함하는 메모리 모듈을 제공한다. 본 발명의 바람직한 일형태에 있어서, 메모리 모듈은 다수의 집적 회로(서로의 위에 전술된 바와 같이 스택됨)로 구성된다.
본 발명은 제 1 및 제 2 어드레스 라인 세트로부터의 제 1 및 제 2 전극 세트를 구비한 교차점 메모리 어레이를 어드레싱하는 방법을 제공한다. 본 방법은 제 1 세트 어드레스 라인 및 제 1 세트 메모리 어레이 전극 사이에 제 1 다이오드 연결(제 1 다이오드 연결은 제 1 세트 어드레스 라인중 단일 서브세트 각각으로 제 1 세트내 각 메모리 어레이 전극을 연결함)을 형성하는 단계를 포함한다. 본 방법은 또한 제 2 세트 어드레스 라인과 제 2 세트 메모리 어레이 전극 사이에 제 2 다이오드 연결(제 2 다이오드 연결은 제 2 세트 어드레스 라인중 단일 서브세트 각각으로 제 2 세트내 각 메모리 어레이 전극을 연결함)을 형성하는 단계를 포함한다. 적어도 하나의 감지 라인은 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 제공받는다. 메모리 어레이내 메모리 소자의 어드레싱은 제 1 및 제 2 세트 어드레스 라인에 대하여 사전 결정된 전기 신호를 인가하여 적어도 하나의 감지 라인을 이용해서 메모리 소자의 상태를 검출할 수 있도록 함으로써 달성될 수 있다.
바람직하게 제 1 및 제 2 다이오드 연결과 감지 라인은 교차점 메모리 어레이와 동일한 제조 처리에서 형성된다.
다수의 교차점 메모리 어레이는 제 1 및 제 2 다이오드 연결 및 감지 라인을 포함하여 형성될 수 있는데, 사전 결정된 전기 신호가 다수의 메모리 어레이의 어드레스 라인에 대하여 병렬로 인가되어 각각의 감지 라인 상 별도의 메모리 소자감지 출력을 얻는다.
본 발명은 첨부 도면을 참조하여 바람직한 실시예에 관해서 설명(단지 예일 뿐임)함으로써 이하에서 상세히 설명된다.
도 1은 본 발명의 실시예에 따르는 재기록 불능 메모리 시스템의 블록도,
도 2는 메모리 모듈의 일반적 구조를 도시하는 재기록 불능 메모리 시스템의 개략적 블록도,
도 3은 본 발명의 일실시예에 따라서 구성된 재기록 불능 메모리 모듈의 절단 등측도(cut-away isometric view),
도 4는 본 발명의 실시예에서 구현하기에 적합한 교차점 메모리 소자를 도시하는 도면,
도 5는 교차점 어레이 메모리 유닛 셀의 단순화된 평면도,
도 6은 어드레싱 메모리 소자를 예시하는 재기록 불능 메모리 어레이를 도시하는 도면,
도 7은 메모리 어레이 어드레싱 회로 일부분의 개략적 회로도,
도 8은 개략적으로 도시된 순열형 다이오드 논리 어드레싱 회로(permuted diode logic addressing circuit)를 갖춘 교차점 메모리 어레이를 도시하는 도면,
도 9는 메모리 소자 감지 회로의 개략적 회로도,
도 10은 교차점 메모리 어레이와 관련된 어드레싱 및 감지 소자의 레이아웃(layout)을 도시하는 도면,
도 11은 메모리 모듈층의 구조적 레이아웃을 간단하게 도시하는 블록도,
도 12는 메모리 어레이 일부분과 어드레싱/감지 회로의 레이아웃을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 카드12 : I/O 인터페이스 연결기
14 : 인터페이스 및 제어 회로16 : 내부 인터페이스
20 : 메모리 모듈25 : 메모리 소자 어레이
30 : 멀티플렉싱 및 디멀티플렉싱 회로40 : I/O 리드
42 : 접촉 패드55 : 도전성 접촉 소자
62 : 퓨즈 소자66 : 다이오드
재기록 불능 메모리 회로와, 저장 시스템과, 그러한 회로 및 시스템을 생산하고, 구현하고, 이용하는 방법이 본 명세서에 설명되어 있다. 다음 상세한 설명에서는, 설명을 위하여, 특정 명칭 및 특정 구현 세부 사항이 본 발명의 완벽한 이해를 제공하도록 설명된다. 그러나, 이러한 특정 세부 사항이 본 발명을 실시하는데 반드시 필요한 것들은 아니라는 점을 당업자라면 잘 알 것이다.
다음 설명에서, "데이터"라고 언급되는 경우 그 "데이터"가 문맥에 따라서 여러 방식으로 표현될 수 있다는 점을 알아야 할 것이다. 예로서, 메모리 셀에서의 "데이터"는 예컨대, 전압 레벨(voltage level), 자기 상태(magnetic state), 또는 전기 저항 등과 같은 물리적 특성(physical characteristic)(예컨대, 전압이나 전류 레벨 또는 감지 회로에 대한 변화 등과 같은 측정 가능한 효과(measurable effect)를 나타냄)으로써 표현될 수 있다. 반면, 버스에서나 송신 중에는 "데이터"가 전류 또는 전압 신호의 형태일 수 있다. 또한, 본 명세서에서 대부분의 경우에 "데이터"는 대개 편의를 위하여 "0"과 "1" 상태로 표시되는 것으로 언급될 수 있는 실제 바이너리(binary)이지만, 그러나 실제로 바이너리 상태는 상대적으로 다른 전압, 전류, 저항 등에 의하여 표현될 수 있고 일반적으로 실제 어떠한 특정 표시로 0이나 1을 표현하는지는 중요하지 않다.
본 발명의 바람직한 실시예는 어드레싱 회로와, 그 구성 방법과, 전술된 계류중인 미국 특허에 설명되어 있는 메모리 시스템에서 이용되는 유형의 교차점 다이오드 메모리 어레이를 어드레싱하는 방법을 제공한다. 본 발명을 완벽하게 이해하기 위하여, 다음의 상세한 설명은 그러한 메모리 시스템의 문맥에서 설명될 것이며, 당업자라면 본 발명이 그 지정된 구조로의 애플리케이션에 제한되는 것은 아님을 알 것이다.
재기록 불능 메모리 시스템(A Write-Once Memory System)
무엇보다도 디지털 카메라와 휴대용 디지털 오디오 장치 등과 같은 애플리케이션에서 데이터를 저장하는데 특히 유용한 휴대용의, 저렴하고, 강한 메모리 시스템이 도 1에서 블록도 형태로 도시된 메모리 카드(memory card)(10)로 구현된다. 메모리 시스템은 바람직하게 업계 표준 휴대용 인터페이스 카드(industry portable interface card)(예컨대, PCMCIA 또는 CF)로 통합되어 그러한 인터페이스를 구비한 기존의 제품이나 미래의 제품 내에서 이용될 수 있다. 메모리 카드(10)는 카드(10)와 이에 접속된 장치(2) 사이에서 통신이 이루어지도록 하는 I/O 인터페이스 연결기(I/O interface connector)(12)를 포함한다. 인터페이스 연결기는 삭제 가능한 메모리 모듈(removable memory module)(20)에 접속된 인터페이스 및 제어 회로(14)에 연결된다. 메모리 모듈(20)은, 소정의 검출, 기록 인에이블링 및 어드레싱 기능을 갖춘, 재기록 불능 데이터 저장을 위한 회로를 제공한다. 인터페이스및 제어 회로(14)는 카드에 장착(received)되는 경우 각각의 삭제 가능한 메모리 모듈(20)마다 제어, 인터페이스, 검출, 에러 교정 코딩(error correction coding ; ECC) 등을 수행할 회로를 포함한다. 메모리 모듈(20)은 메모리 카드내의 소켓(socket) 등에 장착되는데, 그 메모리 모듈이 제거되고 또 다른 메모리 모듈(20)과 교체될 수도 있다. 메모리 카드에 장착되는 경우, 메모리 모듈(20)은 내부 인터페이스(internal interface)(16)를 통하여 인터페이스 및 제어 회로(14)에 연결된다.
재기록 불능 데이터 저장은 실제로 데이터가 메모리에 일회 기록되기만 하고 이후 변화되지 않고 유지된다는 것을 의미한다. 당업자라면 알 것인 바와 같이, 여러 형태의 재기록 불능 메모리에 있어서, 모든 경우 엄격하게 그 메모리에 저장된 데이터가 초기에 기록된 이후 전혀 변화될 수 없다는 것은 아니지만, 일반적으로 임의로 변화될 수는 없다. 예컨대, 대부분의 재기록 불능 메모리는 각각 제 1 바이너리 상태(예컨대, 바이너리 데이터 "0"을 표시함)에 있는 메모리 셀로 제조되고 메모리 셀 기록 절차 동안 선택된 메모리 셀이 제 2 바이너리 상태(예컨대, 바이너리 데이터 "1"을 표시함)로 변화된다. 메모리에서 제 1 바이너리 상태로부터 제 2 바이너리 상태로 변화하는 것은 종종 비가역적인 것으로, 데이터 "1"이 일단 기록되고 나면 데이터 "0"으로 다시 돌아갈 수는 없다. 그러므로 데이터가 메모리에 일단 기록된 다음 저장 데이터에 대하여 일어날 수 있는 변화가 제한되며, 임의 데이터가 일단 기록되기만 하면 그 후 예컨대 데이터 "0"만이 데이터 "1"로 변경될 수 있을 뿐 그 역은 불가능하다.
메모리 모듈(20)이 재기록 불능 메모리를 포함하기 때문에, 데이터가 일단 기록되면 보존되는 장기 데이터 저장 장치로 적절하다. 이는 사진 필름(photographic film)(그 필름 상에 사진은 한번 저장되고, 현상된 필름이 영구적 기록으로 보존됨)과 다소 유사하다. 그러므로, 메모리 모듈(20)이 데이터로 꽉 채워지면, 데이터를 더 저장하기 위해서는 다른 메모리 모듈이 필요로 된다. 단순하게 장치(2)에서 전체 메모리 카드(10)를 교체하는 것도 가능할 것이지만, 이는 메모리 카드 구조뿐만 아니라 인터페이스 및 제어 회로가 메모리 모듈과 함께 저장되어야 한다는 것을 의미한다. 데이터 저장 비용을 줄이기 위하여 실제(actual) 저장 메모리에 영구적으로 연결되지 않는 재사용 가능(reusable)하고 상대적으로 값비싼 메모리 시스템 소자가 바람직하며, 그러한 이유로 바람직한 실시예에서 메모리 모듈(20)이 메모리 카드(10)로부터 제거 가능해진다. 그러므로 메모리 카드(10)의 대부분은 하나 분의 비용(one-off cost)만 지불하면 되고, 삽입(insertion)될 메모리 모듈(20)은 이하에서 논의되는 바와 같이 저렴하게 제조된다.
재기록 불능 메모리 모듈(A Write-Once Memory Module)
도 2에는 메모리 모듈(20)의 블록도 표현이 도시되어 있는데, 이는 인터페이스 및 제어 회로(14)에 연결되어 있다. 주어진 기준(base) 영역에서 메모리 모듈의 저장 용량을 증가시키기 위하여, 모듈(20)은 적층형 스택(stack of laminated layer)(22)으로 구성된다. 각 층(22)은 어레이(25) 즉 데이터를 저장할 수 있는메모리 소자 어레이를 포함한다. 각 층은 또한 메모리 시스템 내부 인터페이스(16)를 통하여 각각의 메모리 어레이를 인터페이스 및 제어 회로(14)에 연결하는 어드레싱 회로(30)를 포함한다. 각 층의 어드레싱 회로는 메모리 모듈층간 상호 연결 도전체와 메모리 모듈로부터 외부 회로로의 상호 연결 도전체를 소수가 되도록 하는데, 이로써 제조를 용이하게 하고 비용을 저렴하게 할 수 있다.
도 3은 메모리 모듈에서 회로와 층의 가능한 물리적 배열을 도시하는, 메모리 모듈(20)의 절단 등측도(cut-away isometric view)이다. 각 층(22)은 기판(50) 상에 형성되어 있는 메모리 어레이(25)와 어드레싱 회로(30)를 포함한다. 메모리 어레이(25)는 메모리 소자(26)의 행렬로 구성된다. 어드레싱 회로(30)는 메모리 어레이(25)의 각 직교 에지에 인접하여 배치된 열 및 행 멀티플렉싱 회로부를 포함한다. 제조 과정에서 입력/출력(I/O) 리드(lead)(40)가 또한 기판 상에 형성된다. 메모리 모듈(20)에서, 행 I/O 리드는 행 멀티플렉싱 회로부로부터 기판의 제 1 인접 에지로 전개되고, 열 I/O 리드는 열 멀티플렉싱 회로부로부터 기판의 제 2 인접 에지로 전개된다. 각각의 리드(40)는 각 접촉 패드(contact pad)(42)(기판(50)의 에지에서 노출되는 부분)에서 끝난다.
다수의 층(22)은 동일한 방향으로 스택되고 서로 적층된다. 도전성 접촉 소자(conductive contact element)(55)에 의하여 스택형 층의 접촉 패드(42)의 노출부로 전기 접촉이 이루어지는데, 이는 도 3에서 부분적으로 절단된 형태로 도시되고 있다. 접촉 소자(55)는 메모리 모듈(20)의 측면을 따라서 연장되고, 개별 층(22) 평면을 가로지른다. 도시된 각 접촉 소자(55)는 스택 내 다수층의 각 접촉패드로 전기 접촉을 이룬다. 접촉 소자(55)는 메모리 시스템 내부 인터페이스(16)를 통하여 메모리 모듈을 인터페이스 및 제어 회로(14)로 연결하는데 이용된다.
바람직한 메모리 모듈 구현에 있어서, 각 층(22)에 대한 기판(50)은 폴리머 플라스틱 물질(polymer plastics material)로 이루어진다. 집적 회로(예컨대, 메모리 어레이 및 어드레싱 회로)가 기판에 형성되고, 층들이 메모리 모듈에 어셈블링되는 처리 과정이 전술된 계류 중인 미국 특허 출원의 명세서에 보다 상세히 설명되어 있다.
재기록 불능 메모리 어레이(A Write-Once Memory Array)
메모리 소자(26)의 어레이(25)가 메모리 모듈(20)의 층 각각에 형성된다. 메모리 어레이는 각 열/행 교차점에 메모리 소자를 갖는 열 라인(column line)과 행 라인(row line)의 정규 행렬(regular matrix)을 포함한다. 도 4는 열 라인(60)과 행 라인(62)으로 구성된 메모리 어레이(25) 일부를 개략적으로 도시하는 도면이다. 각 열 라인과 행 라인 사이에 메모리 소자(26)가 연결되어 있으며, 이는 도 4의 확대 도면에 자세히 도시되어 있다. 메모리 어레이의 바람직한 구현에 있어서, 각각의 메모리 소자(26)는 다이오드 소자(diode element)(66)와 직렬로 연결된 퓨즈 소자(fuse element)(64)를 포함한다. 퓨즈 소자(64)가 메모리 소자에 실제로 데이터를 저장하는 효과를 제공하는 반면, 다이오드(66)는 데이터를 기록하고 판독하기 위하여 행 라인과 열 라인을 이용해서 메모리 소자를 어드레싱하는 것을 돕는다.
메모리 어레이(25)의 동작은 다음과 같다. 제조에 있어서, 각각의 메모리 소자(26)는 도전성인 퓨즈 소자(64)를 포함한다. 퓨즈 소자의 도전 상태는 하나의 바이너리 데이터 상태, 즉 데이터 "0"을 나타낸다. 메모리 어레이에 데이터를 기록하기 위하여, 데이터 "1"을 저장해야 할 각 메모리 소자를 열 라인 및 행 라인을 이용하여 어드레싱한 다음 그곳의 퓨즈 소자를 "절단(blown)"하여 비도전(nin-conductive) 상태로 변화시킨다. 퓨즈 소자의 비도전 상태는 다른 바이너리 데이터 상태, 즉 데이터 "1"을 표시한다. 퓨즈 소자 절단은, 대부분의 경우, 일방향 동작으로서, 앞서 논의된 바와 같이 메모리에 "재기록 불능"의 저장을 수행한다. 선택된 행 라인을 통하여 선택된 열 라인으로 사전 결정된 전류, 예컨대 행/열 라인을 직접 연결하는 메모리 소자의 퓨즈를 절단하기에 충분한 전류를 인가함으로써 데이터 기록 동작(예컨대, 선택된 메모리 소자에 데이터 "1"을 기록하는 동작)이 수행된다. 열 및 행 라인을 이용하여 메모리 소자를 어드레싱하고 메모리 소자가 도전 상태(데이터 "0")인지 비도전 상태(데이터 "1")인지 감지함으로써 메모리 어레이로부터 데이터를 판독할 수 있다.
어레이의 각 메모리 소자(26)내의 다이오드 소자(66)는, 데이터를 기록하고 판독하기 위하여 행 라인과 열 라인을 이용해서 고유하게 메모리 소자를 어드레싱하는데 조력한다. 행/열 교차점 메모리 소자에 있어서 다이오드가 없다면 주어진 열 라인과 행 라인 사이에 많은 메모리 소자를 통과하는 전류 경로가 있을 것이다. 그러나 각 메모리 소자를 통한 일방향 도전 경로를 구성하는 다이오드 소자로 인하여, 단일 열 라인과 단일 행 라인이 이용되어 고유하게 단일 메모리 소자를 어드레스할 수 있다. 즉, 하나의 행 라인에서 하나의 열 라인으로의 회로를 구성한다는 것은 전류가 단일 메모리 소자만을 통과하도록 한다는 것이다. 그 회로를 통하여 사전 결정된 "데이터 기록" 전류를 인가함으로써, 메모리 소자내의 퓨즈가 절단되어 데이터 "0"을 데이터 "1"로 변화시킬 수 있다. 또한, 회로 내 저항을 감지함으로써 메모리 소자 퓨즈가 절단 상태인지 비손상 상태(intact)인지 판정하는 것이 가능하고, 이로써 데이터 "1"이나 데이터 "0"을 판독할 수 있다.
따라서, 다이오드(66)는 판독 및 기록 동작 동안 메모리 어레이 내 메모리 소자간에 크로스토크를 제거한다. 나아가, 다이오드의 비선형(non-linear) 전류-전압(current-voltage ; I-V) 특성은 데이터 감지(data sensing) 신호 대 잡음비(signal-to-noise ratio ; SNR)(원격 감지(remote sensing) 및 어드레싱에 관여함)를 개선한다. 감지 회로가, 별도의 집적 회로에 포함되어 있는 인터페이스 및 제어 회로(14)내에 있으므로, 메모리 모듈내의 데이터가 원격으로 판독된다. 또한, 메모리 모듈(20)과 인터페이스 및 제어 회로(14)간에 필요한 상호 연결의 수를 줄이기 위해서, 이하에서 설명되는 멀티플렉싱/디멀티플렉싱 회로를 이용하여, 순열형 다이오드 논리(permuted diode logic)가 메모리 소자의 어드레싱에 이용된다.
본 명세서에서 메모리 어레이는 그 구조의 관점에서 때때로 교차점 어레이 메모리라고 언급되는데, 도 5는 바람직한 실시예에서의 메모리 어레이의 유닛 셀에 대한 단순화된 평면도를 제공한다. 교차점 어레이 메모리의 기본 구조는 직교하는 이격형 병렬 도전체(spaced parallel conductor) 세트(그 사이에 반도체 층을 포함하도록 정렬됨)로 이루어진 두 층으로 구성된다. 두 세트의 도전체는, 각 행 전극이 정확히 한 곳에서 각 열 전극과 교차하도록, 중첩된 행 전극과 열 전극을 구성한다. 이들 교차점 각각에서는, 반도체 층(도 5에서 참조 번호(75))을 통하여 행 전극(도 5의 참조 번호(62))과 열 전극(도 5의 참조 번호(60)) 간에 상호 연결이 이루어지는데 이는 직렬 다이오드 및 퓨즈(a diode and a fuse in series) 방식으로 동작한다. 전체 행 전극과 전체 열 전극 사이에 공통 전위(common potential)가 인가되는 경우 모든 다이오드가 동일한 방향을 바이어스(biased)되도록 어레이내 다이오드가 모두 방향 설정된다. 퓨즈 소자는 임계 전류가 이를 통과하는 경우 회로를 개방할 별도의 소자로 구현될 수도 있고 다이오드 동작에 통합될 수도 있다.
본 설명에서 일반적으로 반도체 층(예컨대, 참조 번호(75))은 단수로 언급되고 있지만, 실제로 서로 다른 물질로 구성된 여러 층이 이용될 수도 있다. 층들은 예컨대, 금속이나 다양한 구성을 갖춘 절연체 등의 반도체가 아닌 물질을 포함할 수도 있다. 바람직한 기능을 구현하는데 적합한 물질 및 구조가 이하에서 상세히 설명된다.
도 6은 교차점 재기록 불능 다이오드 메모리 어레이를 개략적으로 표현하고 있다. 본 도면은 8행 × 8열 어레이를 도시하고 있다. 도시된 행 및 열 전극에 전압이 인가되는 경우(즉, 하나의 열 전극만이 -V의 전위에 있고 나머지 전체 열 전극이 V의 전위에 있으며, 하나의 행 전극만이 V의 전위에 있고 나머지 전체 행 전극이 -V의 전위에 있는 경우)라면, 오직 하나의 다이오드만이 포워드(forward)바이어스될 것이다. 도 6의 경우, 어레이의 상위 좌측 코너에 있는 다이오드(90)만이 포워드 바이어스될 것이다. 최상위 행 및 최좌측 행의 다이오드들에서는 아무런 바이어스도 일어나지 않을 것이며 어레이 내의 나머지 다이오드는 역바이어스(reverse biased)될 것이다. 이는 어레이 어드레싱 방안을 구성한다. 이러한 전위에서 전류가 행과 열 사이를 흐른다면 상위 좌측 다이오드의 퓨즈는 비손상 상태(예컨대, 데이터 "0"을 나타냄)를 유지할 것이다. 반대로, 이러한 구성에서 아무런 전류도 흐르지 않는다면, 대응하는 다이오드 퓨즈가 절단(예컨대, 데이터 "1"을 나타냄)될 것이다. 어레이 전극에 인가되는 전압의 진폭을 변조함으로써 더 많은 전류가 선택된 다이오드를 통하여 흐르게 될 수 있다. 이 전압이 퓨즈의 임계 전류를 넘는 전류를 발생시키면, 그 퓨즈가 절단되어 메모리 소자의 상태가 변화될 수 있다. 이는 메모리에 대한 기록 방법을 구성한다.
메모리 어레이내의 퓨즈를 절단하는데 필요한 실제 전류(또는 그 전류를 얻기 위하여 인가되는 전압)가 제조시 예측 가능하고 제어 가능해야 한다. 메모리 소자를 통과하는 전류 밀도는 동작 인자(operative factor)이므로, 소자의 접합 면적(junction area)을 변화시킴으로써 소자가 절단될 인가 전압/전류를 조정할 수 있다. 예컨대, 교차점 전극의 교차 단면적이 줄어드는 경우, 이는 또한 퓨즈를 절단하는 임계 전류 밀도에 도달하기 위하여 인가될 필요가 있는 전류/전압을 줄인다. 이러한 방안이 메모리 회로의 설계 및 제조에 이용되어 원하는 교차점 퓨즈만을 절단하도록 제어 전압이 인가될 수 있음을 보장할 수 있다.
메모리 어레이 어드레싱 회로(Memory Array Addressing Circuitry)
메모리 모듈의 상호 연결을 단순화하기 위하여, 메모리 소자를 액세스하기 위한 멀티플렉스형 어드레싱 방안을 이용하는 것이 바람직하다. 즉, 메모리 어레이 내의 각 메모리 소자가 어레이 행 라인과 열 라인 총 수 보다 더 적은 어드레싱 라인을 통하여 외부 회로로부터 고유하게 어드레스될 수 있다. 끝으로, 메모리 어레이와 동일한 기판 상에 멀티플렉싱 및 디멀티플렉싱 회로(30)가 포함된다.
바람직한 실시예의 어드레싱 회로는 본 명세서에서 종종 멀티플렉싱(mux) 및/또는 디멀티플렉싱(demux) 기능을 수행하는 것으로 언급되고 있다. 본 명세서에서 이 "멀티플렉싱"이라는 용어는, 그 선택 방안이 통상적 멀티플렉싱 방법과는 다소 다르더라도, 바람직한 실시예에서 이용되는 순열형 다이오드 논리 어드레싱의 형태를 포함하는 것으로 이해하여야 한다.
바람직한 실시예에서, 어드레스 멀티플렉스/디멀티플렉스 기능은 순열형 다이오드 논리(이하에서 논의될 것임)라고 불리는 논리 방안을 이용하여 수행된다. 도 7은 직렬 퓨즈 및 다이오드로 표현되는 단일 재기록 불능 메모리 소자(102)를 도시하고 있다. 메모리 소자(102)가 행 전극(104) 및 열 전극(106) 사이에 연결된다. 행 어드레스 다이오드 논리 회로(110)는 행 전극(104)에 연결되고, 열 어드레스 다이오드 논리 회로(120)는 열 전극(106)에 연결된다. 도시된 행 어드레스 회로(110)는 행 전극과 풀업 전압(pull-up voltage)(+V) 사이에 연결된 저항 소자(resistive element)(112)를 포함한다. 행 어드레스 회로(110)는 또한 다수의 행 디코드 다이오드(row decode diode)(114)(행 전극에 연결된 애노드(anode)와 X,Y 및 Z로 표시되는 행 어드레스 입력 전압 각각에 의하여 제어되는 캐소드(cathode)를 갖춤)를 포함한다. 유사하게 열 어드레스 다이오드 논리 회로(120)는 열 전극(106)으로부터 풀다운 전압(pull-down voltage)(-V)으로 연결된 저항 소자(122)로 구성될 수 있다. 다수의 열 디코드 다이오드(124)는 열 전극으로 연결된 캐소드와, A, B 및 C로 표시되는 열 어드레스 입력 전압 각각에 의하여 제어되는 애노드를 포함한다.
우선, 행 어드레스 입력 전압(X, Y, Z)에 대하여 +V와 -(V+ΔV) 사이의 논리 레벨이 이용되는 행 어드레스 회로(110)를 고려하기로 한다. 전압(+V)이 논리 "1"을 표시하는 경우, 행 어드레스 회로(110)는 AND 게이트와 유사하게 동작하며 다이오드 캐소드(X, Y, X)를 입력으로 하고 행 전극(104)을 출력으로 한다. 전체 세 개의 행 어드레스 입력(X, Y, Z)이 높은 상태(high)에 있는 경우만 행 전극(104)이 높은 상태(+V)가 된다. 마찬가지로, 열 어드레스 회로(120)는 네거티브(negative) 논리 AND 게이트와 같이 동작한다. 이러한 경우에, -V 내지 (V+ΔV)의 논리 레벨이 열 어드레스 입력(A, B, C)에 인가된다면, 세 개의 입력 모두가 -V 상태에 있는 경우 열 전극(106)에서의 출력은 단지 -V일 뿐일 것이다. 행 어드레스 입력(X, Y, Z) 모두가 +V의 캐소드 전압을 다이오드(114)로 인가하고 열 어드레스 입력(A, B, C) 모두가 -V의 애노드 전압을 다이오드(124)로 인가한다면, 메모리 소자(102)가 선택된다. 도 7에서 단지 세 개의 입력 회로만이 도시되었지만, 이러한 어드레싱 방안은 임의의 수의 입력을 포함할 수 있을 만큼 확장될 수 있다.
n개의 노드로 이루어진 d개의 그룹 각각에서 하나의 아이템이 선택되는 경우에는 nd개의 순열이 존재한다. 그러므로, nd개의 전극이 다이오드를 통하여 d개의 각 그룹에서 n개의 노드 중 하나로 연결될 수 있다. 전극을 선택하려면 그 전극에 연결된 모든 라인이 높은 상태여야만 하고 어떠한 두 전극도 동일한 연결을 공유하지 않기 때문에, 높은 논리 레벨이 각 그룹에서 정확히 하나의 노드로 인가된다면 오직 하나의 전극만이 선택될 것이다.
도 8은 전술된 바와 같이 메모리 소자를 어드레싱하기 위하여 행 전극과 열 전극을 연결시키는 8 × 8 재기록 불능 메모리 어레이(150)를 개략적으로 도시한다. 참조를 위하여, 메모리 어레이(150)의 열 전극은 G0내지 G7로 명명되고, 행 전극은 H0내지 H7로 명명된다. 세 개의 어드레싱 그룹이 각각의 행(X, Y, Z)과 열 (A, B, C)에 제공된다. 어드레싱 그룹 각각은 두 개의 보완적 어드레싱 노드(complementary addressing node)(예컨대, A1및 A2)를 포함하며, 각각의 노드는 8개 중 4개의 대응 행/열 전극에 연결된다. 각 어드레싱 그룹마다 노드와 행/열 전극 사이의 연결 패턴이 서로 다르다. 도 8의 예에서, 연결 패턴은 다음과 같다.
열 전극과 열 어드레싱 노드 사이의 연결은 각각 참조 번호(152)로 표시되는 바와 같이 연결된 다이오드를 포함하고, 행 전극으로부터 행 어드레싱 노드 사이의 연결 각각은 참조 번호(154)로써 표시되는 바와 같이 연결된 다이오드를 포함한다. 도 8에서는 불필요하게 복잡한 상황을 피하기 위하여 이러한 다이오드 대부분을 도시되지 않는다. 본 예에서의 토폴로지(topology)는 어드레스 라인 모두가 어레이 내 하나의 전극 종단점에 연결된 것으로 도시하고 있지만, 어드레스 라인은 전극의 종단(어레이의 측면) 어느 한쪽이나 양쪽 모두로 용이하게 연결될 수 있다.
메모리 어레이(150)는 어드레싱 노드(A1, A2등)에 전압을 인가함으로써 어드레싱된다. 각 어드레싱 그룹에서 오직 하나의 노드에만 인에이블링 전압이 인가된다. 이는, 도 7과 관련하여 전술된 방법에 따라, 어레이(150)로부터 단일 메모리 소자가 선택되도록 한다.
N개의 메모리 소자의 교차점 어레이는개의 행과 열 전극을 포함한다. 이들 전극은개의 어드레스 라인(d는 네트워크 차수)에 의하여 어드레싱될 수 있다. 예컨대 108개의 메모리 소자는 전체 20000개의 행과 열 전극을 필요로 할 것이지만, 2차 네트워크(행이 100개 노드의 2그룹으로 구성되고 열도 마찬가지임)로는 400라인으로 어드레싱될 수 있고 4차 네트워크(행이 10노드의 4그룹으로 구성되고 열도 마찬가지임)로는 80라인으로 어드레싱될 수 있다. 일반적으로, 주어진 어레이에 필요한 최소의 어드레싱 라인 수를 판정하지는 않을지라도, 고차 네트워크에 있어서 라인의 수는 2d개에 접근한다.
이러한 감지 방법에서 나타날 수 있는 난점은 많은(108) 다이오드 어레이에서 작은 누설 전류라도 존재하는 경우 단일 포워드 바이어스형 다이오드로부터의 전류를 스왐프(swamp)할 수 있고, 이는 다이오드 포워드 바이어스 전류의 명시적 감지를 곤란하게 한다는 점이다. 이러한 문제를 해결하는 한가지 해결책은 행 및 열 전극의 전력 공급을 스트리핑하여 주어진 시간에는 어레이의 작은 일부만이 활성화되도록 한다. 이러한 경우 어드레스 라인은 여전히 활성일 것이나 메모리 다이오드를 바이어스 시키지는 않을 것이다. 전력 공급 스트리핑은 실제로 어드레싱 방안의 일부를 구성하여 상호 연결 효율을 유지할 수 있다.
다수 메모리 모듈층에 대한 어드레싱(Addressing Over Multiple Memory Module Layers)
어드레스되는 메모리 소자의 상태를 감지하기 위한 소정의 시스템은 행 및 열 전극 사이 유일한 전류 경로인 어드레스형 다이오드 메모리에 의존한다. 그러나, 메모리 모듈에서 병렬 어드레싱이 이용되는 경우에는, 행 어드레스 라인과 열 어드레스 라인 사이에 하나 이상의 도전 경로가 있을 가능성이 있으며, 그러한 경우 그 감지 방안을 이용하는 것이 곤란해진다. 따라서, 이하에서는 어드레싱되는 메모리 소자의 상태를 검출하기 위한 개선된 방법 및 시스템을 제시한다.
전술된 바에 따라, 본 명세서에 개시되는 메모리 모듈의 바람직한 구조는 다수층 스택으로 구성된다. 각 층은 재기록 불능 메모리 어레이를 포함하며, 여러 층의 메모리 어레이가 공통 어드레싱 라인을 공유하여 외부 회로에 대하여 필요한 연결의 수를 줄인다. 예컨대, 메모리 모듈이 m개의 층으로 구성되고 각 층은 N개의 메모리 소자와개의 행 전극과개의 열 전극을 포함하고 있다면, 하나의 층에서 ith행 ith열이 어드레스될 때 모든 층에서 그것이 어드레싱된다. 이는 두 가지 이유에서 바람직하다. 첫째, m개의 층을 병렬로 판독하는 것이 가능해짐으로 소정의 연속 비트율(given serial bit rate)을 달성하기 위하여 필요한 판독율과 기록율이 1/m로 줄어든다. 둘째, 메모리 각층에 대하여 별도의 어드레스 라인이 필요하다면, 층간 연결의 수와, 메모리 모듈로부터 인터페이스 및 제어 회로로의 연결의 수가 관리 불가능해진다.
병렬 어드레싱의 난점에 대한 바람직한 해결책은 어드레스 다이오드가 연결된 동일한 노드에서 각 행 및/또는 열 전극에 대하여 추가적 감지 다이오드를 갖도록 하는 것이다. 각 행 감지 다이오드의 반대쪽 종단은 공통 행 감지 라인으로 연결되고, 마찬가지로 각각의 열 전극으로 연결되지 않은 각 열 감지 다이오드의 종단점이 공통 열 감지 라인으로 연결된다. 어드레스되는 메모리 소자의 상태는 행 감지 다이오드, 열 감지 다이오드, 또는 양자 모두로부터 검출될 수 있다.
어드레스되는 메모리 비트의 상태는 감지 라인을 통하여 적절하게 선택된 바이어스 포인트로 흐르는 전류에 의하여 판정된다. 전류가 감지 라인 중 어느 하나를 통과하려면 두 조건이 성취되어야 하는데, 조건은 (1) 다이오드 메모리 소자가 어드레싱되어야 한다는 점과, (2) 그 소자의 퓨즈가 높은 저항 상태에 있어야만 한다는 점이다. 다이오드가 어드레싱되지 않는 다른 모든 경우에는, 퓨즈의 상태와 무관하게, 대응하는 행 및/또는 열 감지 다이오드가 포워드 바이어스되지 않을 것이며 전류를 전도하지도 않을 것이다. 그러므로, 단일 감지 라인이 전체 행(또는 열) 전극으로 연결되고 행 및 열 어레이 내 하나의 메모리 소자가 어드레스되는 경우, 그 메모리 소자의 상태가 명백하게 판정될 수 있다.
행 및 열 감지 라인을 이용하면 판독 처리의 속도를 줄이지 않고서 리던던시(redundancy)를 제공하여 신호 검출 마진(signal detection margin)을 개선한다. 또한 행 전극이나 열 전극 중 한쪽에 대하여 추가적 감지 라인을 제공함으로써 그리고/또는 감지 라인과 행 전극이나 열 전극 간 연결에 대하여 병렬로 가외(extra) 다이오드를 추가함으로써 역시 리던던시가 제공될 수 있음에 주의해야 한다.
도 9는 전술된 기법을 이용하는 어드레싱 및 감지 회로(250)의 개략적 도면을 도시하고 있다. 재기록 불능 메모리 어레이의 여러 메모리 소자(260)(전술된 바에 따라 메모리 어레이를 어드레스하도록 구성된 각각의 행 및 열 어드레싱 회로에 연결됨)가 도시되고 있다. 회로(250)는 또한 공통 행 감지 라인(274) 및 공통 열 감지 라인(284)을 포함한다. 공통 행 감지 라인(274)은 각각의 행 감지 다이오드(272)를 통하여 메모리 어레이 행 전극 각각에 연결되어 있다. 특히, 각 다이오드(272)는 대응하는 행 전극에 연결된 애노드와 공통 행 감지 라인에 연결된 캐소드를 포함한다. 유사하게, 열 감지 다이오드(282)는 공통 열 감지 라인(284)으로부터 메모리 어레이의 각 열 전극으로 연결된다. 다이오드(282)의 캐소드는 각 열 전극으로 연결되고, 그 애노드는 공통 열 감지 라인으로 연결된다.
본 예에서는 중앙의 메모리 소자(262)가 어드레싱된다. 이는 메모리 소자(262)가 어드레싱 회로에 의하여 선택된 행 전극과 열 전극 양자 모두로 연결된 유일한 소자이기 때문이다. 도면에 도시된 바와 같이, 메모리 소자(262)는, 행이나 열 어드레스 다이오드 중 어떤 것도 그에 인가된 전압으로 인하여 도전 상태에 있지 않은 어드레싱 회로에 대응한다. 메모리 소자(262)의 퓨즈가 절단되면 전류가 감지 다이오드(272,282) 양자 모두를 통하여 그리고 행 감지 라인(274) 및 열 감지 라인(284) 양자 모두에서 흐를 것이다. 중앙의 메모리 소자가 비손상 상태 그대로 있다면 퓨즈의 상태에 관계없이 어레이 내의 어떠한 다른 메모리 소자에서 어느 쪽 감지 라인으로도 전류가 흐르지 않을 것이다. 이러한 경우, 어드레스형 메모리 소자에 대응하는 감지 다이오드를 통하여 어떠한 전류도 흐르지 않을 것이고, 그 어드레싱 방안은 최소의 어드레스 다이오드가 도전 상태에 있을 것임을 보장할 것이므로 다른 어떠한 메모리 소자도 선택되지 않을 것이고 이로써 대응하는 감지 다이오드가 역바이어스될 것임을 보장한다.
어레이 내에서 하나 이상의 행 전극 또는 열 전극이 어드레싱되는 경우, 각 메모리 소자의 적어도 한쪽 종단이 다른 것과 별개의 감지 라인으로 연결될 수 있다면 어드레싱되는 라인 전체의 상호 교차점에서 메모리 소자들의 상태가 여전히 판정될 수 있다. 이러한 구성은 검출 마진을 줄일 것이다. 예컨대 두 개의 어드레싱되는 행과 하나의 어드레싱되는 열을 생각해본다. 어드레싱되는 퓨즈 전체가 비손상 상태 그대로 있다면, 감지 다이오드는 두 저항기를 통하여 전력 공급 레일(power supply rail) 하나에 대해 병렬로 연결된 것으로 보이고 오직 하나의 저항기를 통하여 다른 전력 공급 레일로 연결된 것으로 보인다. 이러한 상태를 검출할 수 있도록 감지 라인의 종료점(termination)으로 인가된 바이어스는 공급 레일 전압(supply rail voltage) 중 하나에 가까이 조정되어야 하고, 이로써 절단된 퓨즈 상태가 검출되는 경우 전류를 낮춘(신호를 줄인)다. 복수의 교차점 어레이가 동일한 어드레스 라인을 공유하되, 각자 고유의 감지 라인을 가지는 경우와, 교차점 메모리 스택 즉 복수의 비상호 연결형 교차점 어레이가 단일의 기판 상에 존재하는 경우에서와 마찬가지로 어드레스형 행/열 각각이 기껏해야 하나의 다른 어드레스형 열/행과 교차하는 경우 이는 문제가 되지 않는다.
도 10은 전술된 형태의 어드레싱 및 감지 회로를 포함하는 교차점 다이오드 메모리 어레이의 레이아웃을 도시한다. 도시된 바와 같이, 열 전극(502)은 행 전극(504)과 서로 직교하고 반도체 층에 의하여 분리된 각각의 층에 형성된다. 전극의 교차점에 다이오드가 형성되어, 교차점 다이오드 메모리 어레이(506)를 형성한다. 도면에서는, 각각의 교차점에서, 절단된 다이오드 소자가 "X"로 표시되고, 비손상 상태의 다이오드 소자가 "O"로 표시된다. 도시된 교차점 메모리 어레이는 그 내부에 어떠한 데이터도 저장하고 있지 않으며 따라서 내부의 전체 다이오드가 비손상 상태로 유지되고 있다.
행 및 열 전극은 교차점 어레이로부터 전개되어 그 종단에서 풀업/풀다운 저항기(pull-up/pull-down resistor)(508)(도 7의 저항기(112,122)에 대응함)에 의하여 종료된다. 다수의 열 어드레스 라인(510)과 적어도 하나의 열 감지 라인(512)이 메모리 어레이와 종료(terminating) 저항기 사이의 열 전극을 가로지른다. 열 어드레스 라인 및 열 감지 라인이 행 전극과 동일한 도전체 층에 형성되어 열 전극을 가로지르는 경우 다이오드 접합점이 그 사이에 형성된다. 열 감지 라인으로 형성된 다이오드 소자는 도 9의 다이오드(282)에 대응하고, 열 어드레스 라인에 의하여 형성된 다이오드는 도 9의 다이오드(280)에 대응한다. 전술된 어드레스 라인 그룹/노드 배치는 열 어드레스 라인 소자 중 선택된 일부를 절단하고, 원하는 다이오드 연결은 비손상 상태로 남겨둠으로써 이루어진다. 어드레스 회로의 프로그래밍은, 이하에서 개괄되는 바와 같이, 회로가 제조된 다음 이루어진다.
마찬가지로 행 전극(504)은 행 어드레스 라인(514) 및 행 감지 라인(516)에 의하여 교차된다. 행 어드레스 라인 및 행 감지 라인이 열 전극과 동일한 도전체 층상에 구성되어, 행 어드레스 다이오드(예컨대, 도 9에서의 참조 번호(270)) 및 행 감지 다이오드(예컨대, 도 9에서의 참조 번호(272))를 구성한다.
제조시에, 다이오드 접합점은 각각의 행 어드레스 라인과 각각의 열 전극 사이, 그리고 각각의 행 어드레스 라인과 각각의 행 전극 사이에 구성된다. 그러나, 전술된 그룹/노드 어드레싱 방안을 구현하기 위하여, 선택된 다이오드 연결만이 어드레싱 라인과 어레이 전극 사이에 유지될 필요가 있다. 선택된 연결의 "프로그래밍"은 회로 제조 이후에 소정의 어드레스 다이오드를 절단하고 선택된 다이오드 연결만을 비손상 상태로 남겨둠으로써 이루어진다. 이는, 예컨대, 어레이 전극에 대한 다이오드 교차점의 단면적을 선택적으로 변화시키도록 라인 폭을 변조하면서 어드레스 라인을 제조하여 달성된다. 앞서 논의된 바와 같이, 주어진 다이오드 소자의 단면적을 조정하여 그 다이오드를 절단하는데 필요한 임계 전류 밀도에 도달하기까지 필요한 인가 전압/전류를 변화시킬 수 있다. 그러므로, 어레이 전극을 가지는 소정의 교차점에서 어드레스 라인 폭이 더 좁아지도록 변조되어 그곳에서 다이오드 단면적이 더 축소된다. 프로그래밍 전압이 인가되는 경우 축소된 면적을 가지는 다이오드만이 절단되고, 원하는 다이오드 연결이 비손상 상태 그대로 유지될 수 있다.
전술된 방법을 이용한 감지 동안 어레이 내에서의 누설 전류가 최소화될 수 있다. 예컨대, 행 및 열 전극의 종단으로의 전력 연결이 그룹 또는 스트립으로 정렬될 수 있는데, 어드레스되는 메모리 소자가 존재하는 어레이 영역에만 전력이 인가되고, 나머지 전극은 고임피던스 상태로 연결된다. 전술된 병렬 어드레스 감지 방안은, 메모리 어레이의 어드레스되지 않는 부분의 파워를 오프함(turning power off)으로써, 영향을 받지 않는다. 전력 공급 스트리핑이 어드레싱 방안의 일부로서 이용되어 상호 연결의 효율을 유지시킬 수 있다.
도 11은 회로 소자의 상대적 배열의 일예를 나타내는 메모리 모듈층(600)의 블록 구조 레이아웃을 도시한다. 메모리 어레이(602)가 중심에 배치되어 있고, 어드레스/감지 라인(604)과, 풀업/풀다운 저항기(606)와, 전력 공급 스트리핑연결(power supply striping coupling)(608)이 그 주변에 배치된다. 이들 회로 주변을 둘러싸고 외부로의 상호 연결을 형성하는 접촉 패드(610)가 배치되어 있다. 앞서의 설명으로, 행/열 전극은 어레이로부터 어드레스/감지 회로와, 저항기와, 스트리핑 연결을 통하여 상호 연결 접촉 패드로 연결되므로, 층(600)의 물리적 구조가 특히 간단하다는 것을 알 수 있다. 어드레스 및 감지 라인이 유사하게 정렬되고, 전체 다이오드 회로 소자는 도전체 교차점에 자동으로 형성된다(일부 다이오드는 전술된 프로그래밍에서 차후에 절단됨).
메모리 모듈층의 일부분이 도 12에 상세히 도시되어 있다. 열 전극(612)과 행 전극(613)으로 이루어진 메모리 어레이(602)가 도시되어 있다. 행 감지 라인(614)과 열 어드레스 라인(616)이 열 전극을 교차하여, 어드레스/감지 회로(604)를 구성한다. 풀업/풀다운 저항기가 참조 번호(606)에서 열 전극에 형성된다. 열 전극은 스트립으로 정렬되는데, 전력 공급 터미널(power supply terminal)(608a,608b)을 분리하도록 전극 그룹이 결합된다. 행 전극(도시되지 않음)이 유사하게 정렬된다. 전력 공급 스트리핑 연결은 누설 전류(leakage current)를 줄이는 메카니즘뿐만 아니라 어드레싱 방안의 일부로서 이용될 수 있으며, 한번에 메모리 어레이의 일부분에만 전력을 인가함으로써, 메모리 어레이의 단지 일부분만을 선택한다.
어드레스 및 전력 공급 라인이 메모리 모듈의 전체 층으로 버스(bussed)되어 있다고 가정하면, 데이터 기록은, 각 층마다 한 비트를 어드레싱하고 (전력 공급 스트리핑에 의하여 판정된) 활성 하부층(active sub-layer)에서 전력 공급을 판독레벨로부터 기록 레벨로 스트로브(strobing)함으로써 수행될 수 있다. 그러나, 서로 다른 데이터 상태를 서로 다른 층에 기록하는 것이 가능해야만 하고, 이는 감지 라인을 이용하여 메모리 소자 다이오드/퓨즈가 보호되는 층에서 전압을 풀다운함으로써 달성될 수 있다. 이는 감지 다이오드가 메모리 어레이 소자를 절단하는 전류를 버틸 수 있어야 한다는 것을 의미한다. 따라서, 감지 다이오드는 확대된 단면적을 가지도록 제조되어 이를 통과하는 전류 밀도가 줄어든다.
중복 감지 라인을 이용하면 기록 이전에 메모리의 기능을 체크하는 것이 가능하다. 행 및 열 전극 종단에 대한 전력 공급 연결의 다양한 상태와 함께 여러 감지 라인으로부터의 일관되지 않은 측정치(inconsistent measurement)로부터 정보가 수집되어 잘못된 메모리 소자 및/또는 잘못된 어드레싱을 밝힐 수 있다. 이러한 정보가 이용되어 메모리 모듈의 잘못된 영역에 대한 기록을 피하도록 하고 이로써 처리 수율(processing yield)에 이르기까지 상품 공차를 개선할 수 있다.
집적 회로 구조(Integrated Circuit Structure)
바람직한 실시예의 메모리 회로는 플라스틱 기판(50) 상에서 금속-반도체-금속(metal-semiconductor-metal ; MSM) 처리 과정에 따라 구성될 수 있는 메모리 어레이 및 어드레싱 회로를 포함한다. MSM 처리는 두 개의 패턴형 도전성 금속 회로층과 그 사이에 하나 이상의 반도체 물질층(아마도 합성 금속 및/또는 절연체)을 구성한다. 금속층이 반도체 층을 가로질러 반도체 층의 대향 측면(opposed side)에 접촉하는 경우, 그 금속층 사이에 다이오드 접합점이 형성된다. MSM 다이오드집적 회로의 생성은, 예컨대, "X-Y Addressable Electric Microswitch Arrays and Sensor Matrices Employing Them"이라는 명칭의 국제 공개 특허 출원 WO99/39394의 명세서에 설명되어 있다. 이 문서는 본 명세서에서 명시적으로 참조로써 인용하고 있다. 전술된 종류의 메모리 회로 제조 및 메모리 모듈 구성에 관한 보다 상세한 설명은 앞서 언급된 계류 중인 미국 특허 출원의 명세서에 개시되어 있다.
일반적 고찰(General Consideration)
본 명세서에서 설명되는 메모리 시스템은, 디지털 카메라(스틸 사진용 및/또는 비디오)나, 디지털 뮤직 플레이어/리코더(digital music player/recorder)(예컨대, MP3 플레이어)나, 개인용 휴대 단말기(personal digital assistant ; PDA)나, 이동 전화 등과 같이, 데이터 저장을 요구하는 휴대용 장비에 특히 적합한 여러 특징을 갖는다. 이러한 메모리 시스템은 그러한 장비에 유용할 정도의 충분한 용량을 갖춘 데이터 저장 장치를 제공할 수 있으며 또한 비교적 저렴한 비용으로 생산될 수 있다. 데이터는 메모리에 기록되고 난 다음 영구적으로 저장될 수 있다. 그러므로, 그 휴대용 장비에서 이용되는 영구적 데이터 저장을 위하여 많은 용량의 저장 장치(예컨대, 100MB 내지 1GB)가 낮은 비용(예컨대, 약 $5보다 더 적은 비용)에서 제공될 수 있다.
저렴한 물질과 처리 기술을 이용하여 낮은 비용에서 생성된 메모리 모듈에 의하여 데이터 저장이 이루어진다. 메모리 모듈은 다수층(각 층은 교차점 메모리 어레이와 어드레싱 회로를 갖춤)으로 형성될 수 있다. 각 층은, 폴리머 또는 절연코팅형 금속막 등과 같이, 저렴하고 유연성 있는 기판 상에 형성될 수 있는데, 이는 종래의 단일 결정 실리콘 기판의 경우보다 훨씬 저렴하고, 상대적으로 빠르고 저렴한 제조 처리 과정이 이용될 수 있다. 교차점 메모리 어레이와 관련된 어드레싱 회로를 포함하는 각 층에 형성된 회로는 단일 층으로 간단하게 설계되어 단순한 제조 처리가 가능하도록 한다. 특히, 메모리 어레이 및 어드레싱 회로는, 메모리 어레이와 어드레싱 회로 양자 모두가 동일한 단일 처리 과정을 이용하여 제조될 수 있는 순열형 다이오드 논리 체계에 따라서 설계될 수 있다.
각각의 메모리 모듈층은 각각 전극 도전체 세트가 정렬된 두 개의 층과 그 사이의 반도체 층으로 구성된다. 전극은 직교 행렬로 정렬되고 교차하는 전극쌍 각각의 교차점에서 메모리 소자가 반도체 물질로 형성된다. 반도체 층은 플라스틱 기판과 호환 가능하도록 낮은 온도 처리가 가능할 수도 있고, 비정질 실리콘 물질이거나 하나 이상의 유기 반도체 물질로 구성될 수도 있다. 전극층이 서로 교차하고, 반도체 층으로 분리되는 경우, 정류 접합점(rectifying junction)이 두 전극 도전체 사이에 형성된다. 각각의 정류 접합점은 퓨즈 소자와 직렬 연결된 다이오드로 간주될 수 있으며, 그러한 접합점은 메모리 어레이와 순열형 다이오드 논리 어드레싱 회로의 기초를 구성한다.
메모리 모듈층에 포함된 어드레싱 회로는, 어레이 내 메모리 소자로부터 판독하거나 그 메모리 소자에 기록하는데 필요한, 외부적으로 액세스 가능한 어드레싱 라인의 수를 줄인다. 이는, 예컨대, 메모리 모듈 내의 층에서 외부 회로에 대한 판독 및 기록 등의 관리 가능한 수의 상호 연결을 가능하게 한다. 예컨대, 설명된 다이오드 논리 어드레싱 방안을 이용하면 100,000,000비트의 메모리 어레이가 56개의 외부 어드레싱 라인으로 어드레스될 수 있다. 전력 공급 스트리핑이 또한 이용되는데, 전력은 한번에 메모리 어레이 일부분에만 공급되고, 이는 어레이에서 누설 전류를 줄이고 또한 메모리 어레이 어드레싱 방안 일부를 구성할 수 있다.
인터페이스 및 제어 회로는 메모리 모듈로부터 분리될 수 있고, 예컨대, 통상적 집적 회로 등의 형태로 구성될 수 있다. 인터페이스 및 제어 회로는 메모리 모듈에 인가될 어드레싱 신호를 발생시키기 위한 어드레싱 회로와, 저장된 데이터를 판독하기 위한 감지 회로를 포함한다. 감지 방안은 전하보다는 전류 레벨에 기초하고 있으며, 이는 메모리 모듈로부터 원격으로 보다 용이하게 데이터를 판독할 수 있도록 한다. 또한 데이터 저장은 메모리 소자 퓨즈가 절단되는 경우 일어나는 큰 저항 변화를 기초로 하고 있으며, 이는 상대적으로 큰 감지 신호를 제공한다.
메모리 모듈내 데이터 저장 공간이 인터페이스 및 제어 회로와 분리되어 있으므로, 저장 용량이 채워지면 그 메모리 모듈이 교체되고 다른 메모리 모듈이 동일한 인터페이스 및 제어 회로와 함께 이용될 수 있다. 이는 더 많은 데이터 저장 공간이 필요한 경우 대부분 재사용 가능한 메모리 시스템 소자가 교체될 필요가 없음을 의미한다. 또한, 인터페이스 및 제어 회로는, 메모리 모듈 제조 처리 과정에 의하여 제한되기 때문에 상대적으로 복잡할 수 있다. 메모리 시스템이 원격 감지에도 불구하고 에러를 견딜 수 있고 불완전하게 제조된 메모리 모듈에 대처할 수 있게 하는 인터페이스 및 제어 회로에서 복잡한 에러 검출과 교정 능력을 제공하여 이로써 불완전한 제조 처리 수율로부터 이용 가능한 메모리 모듈의 수를 증가시킴으로써 이를 설명할 수 있다.
본 발명의 바람직한 실시예에 관한 다음의 상세한 설명은 예로써만 제시되는 것이고, 본 발명의 영역을 벗어나지 않는 범위에서 전술된 회로, 구조, 배치, 그리고 처리 과정 등에 대한 여러 변형이 가능하다. 예컨대, 바람직한 실시예의 메모리 어드레싱 시스템은 다수층의 메모리 회로를 갖춘 메모리 모듈의 문맥에서 주로 설명되지만, 많은 다른 애플리케이션이 가능하다는 것을 알아야 할 것이다.
메모리 모듈의 구조는 본 발명의 원리를 유지하면서 여러 가지로 변형될 수 있다. 전술된 실시예에서는 각 층에서 단일의 메모리 어레이가 제조되고, 그 층들이 정렬되고 서로의 위에 스택된다. 이와 달리 각각의 층이 하나 이상의 메모리 어레이를 포함하고, 팬 폴드 스택(fan-fold stack) 등과 같이 서로 다른 방식으로 층들이 스택될 수도 있다. 일부 애플리케이션에서는 단일 기판 상에 쌓아올려진 여러 회로층을 제조하는 것이 바람직할 수 있다.
첨부된 청구범위에서 정의되는 본 발명의 영역을 벗어나지 않는 범위 내에서, 본 명세서에 설명된 회로, 구조, 배열 및 처리 과정 등에 대하여 본 발명의 원리가 많은 다른 변형으로 적용될 수 있으며, 당업자라면 이를 명백히 알 것이다.
본 발명은 교차점 다이오드 메모리 어레이에서 메모리 소자의 병렬 어드레싱 및 감지에 관한 방법 및 장치를 제공한다.

Claims (29)

  1. 제 1 및 제 2 어드레스 라인 세트(first and second sets of address lines)(510,514)로부터의 제 1 및 제 2 전극 세트(502,504)를 갖춘 교차점 메모리 어레이(cross-point memory array)(25)를 어드레싱하는 어드레싱 회로(addressing circuit)(30)로서,
    상기 제 1 세트 어드레스 라인과 상기 제 1 세트 메모리 어레이 전극 사이에 제 1 다이오드 연결(first diode connection)(152)- 상기 제 1 다이오드 연결은 상기 제 1 세트내 각 메모리 어레이 전극을 상기 제 1 세트 어드레스 라인 중 단일 서브세트 각각으로 연결함 -과,
    상기 제 2 세트 어드레스 라인과 상기 제 2 세트 메모리 어레이 전극 사이에 제 2 다이오드 연결(second diode connection)(154)- 상기 제 2 다이오드 연결은 상기 제 2 세트내 각 메모리 어레이 전극을 상기 제 2 세트 어드레스 라인 중 단일 서브세트 각각으로 연결함 -과,
    상기 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결(282)을 구비한 적어도 하나의 감지 라인을 포함하는
    어드레싱 회로(30).
  2. 제 1 항에 있어서,
    상기 제 1 다이오드 연결의 상기 다이오드 소자는 상기 메모리 어레이 전극과 어드레스 라인에 관련하여 상기 제 2 다이오드 연결의 상기 다이오드 소자와 다르게 방향 설정된
    어드레싱 회로(30).
  3. 제 2 항에 있어서,
    상기 제 1 다이오드 연결은 상기 메모리 어레이 전극 각각에 연결된 애노드와 상기 어드레스 라인 각각에 연결된 캐소드를 갖춘 다이오드 소자를 포함하며, 상기 제 2 다이오드 연결은 상기 메모리 어레이 전극 각각에 연결된 캐소드와 상기 어드레스 라인 각각에 연결된 애노드를 포함하는
    어드레싱 회로(30).
  4. 제 1 항에 있어서,
    상기 교차점 메모리 어레이는 상기 제 1 및 제 2 세트의 전극 교차점에 형성된 다이오드 기반형 메모리 소자(diode based memory element)(506)의 어레이를 포함하되, 상기 전극의 종단은 각각의 저항 소자(resistive element)(508)를 통하여 전력 공급 연결(power supply connection)에 연결되는
    어드레싱 회로(30).
  5. 제 4 항에 있어서,
    상기 전력 공급 연결은 전력 공급 스트리핑 그룹(power supply striping group)(608a,608b)으로 정렬되어 전력을 상기 교차점 어레이의 일부에 선택적으로 공급할 수 있는
    어드레싱 회로(30).
  6. 제 1 항에 있어서,
    다수의 교차점 메모리 어레이 각각은 제 1 다이오드 연결과, 제 2 다이오드 연결과, 적어도 하나의 감지 라인을 각각 포함하되, 상기 어드레스 라인은 상기 다수의 제 1 및 제 2 다이오드 연결에 대하여 병렬로 연결되는
    어드레싱 회로(30).
  7. 제 1 항에 있어서,
    제 1 및 제 2 감지 라인(512,514)- 상기 제 1 감지 라인은 상기 제 1 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 갖추고 상기 제 2 감지 라인은 상기 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 갖춤 -을 포함하는
    어드레싱 회로(30).
  8. 교차점 다이오드 메모리 어레이와 제 1 항에 있어서의 어드레싱 회로를 포함하는 집적 회로(22).
  9. 다수의 교차점 다이오드 메모리 어레이와 제 6 항에 있어서의 어드레싱 회로를 포함하는 집적 회로(22).
  10. 제 8 항에 있어서,
    상기 교차점 다이오드 메모리 어레이와 어드레싱 회로는 상기 동일한 제조 처리에서 형성되는
    집적 회로(22).
  11. 메모리 회로(600)로서,
    제 1 및 제 2 트래버스 전극 세트(502,504)와, 상기 제 1 및 제 2 세트 전극의 교차점에 각각 형성된 메모리 소자- 상기 각각의 메모리 소자는 그 바이너리 상태(binary state) 중 적어도 하나에 있는 다이오드 소자(66)를 포함함 -를 포함하는 교차점 메모리 어레이(25)와,
    어드레싱 회로(30)로서
    상기 제 1 세트 어드레스 라인과 상기 제 1 세트 메모리 어레이 전극 사이에서 제 1 다이오드 연결(152)을 갖춘 제 1 어드레스 라인 세트(510)- 상기 제 1 다이오드 연결은 상기 제 1 세트의 각각의 메모리 어레이 전극을 상기 제 1 세트 어드레스 라인의 단일 서브세트 각각으로 연결함 -과,
    상기 제 2 세트 어드레스 라인과 상기 제 2 세트 메모리 어레이 전극 사이에서 제 2 다이오드 연결(154)을 갖춘 제 2 어드레스 라인 세트(514)- 상기 제 2 다이오드 연결은 상기 제 2 세트의 각각의 메모리 어레이 전극을 상기 제 2 세트 어드레스 라인의 단일 서브세트 각각으로 연결함 -과,
    상기 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결(282)을 갖춘 적어도 하나의 감지 라인(512)을 포함하는
    어드레싱 회로를 포함하는
    메모리 회로(600).
  12. 제 11 항에 있어서,
    상기 제 1 다이오드 연결의 상기 다이오드 소자가 상기 메모리 어레이 전극과 어드레스 라인에 관련하여 상기 제 2 다이오드 연결의 상기 다이오드 소자와 다르게 방향 설정되는
    메모리 회로(600).
  13. 제 11 항에 있어서,
    상기 메모리 어레이 전극의 종단(end)은 각각의 저항 소자(508)를 통하여 전력 공급 연결에 연결되되, 상기 전력 공급 연결은 전력 공급 스트리핑 그룹(608a,608b)으로 정렬되어 전력을 상기 교차점 어레이의 일부에 선택적으로 공급할 수 잇는
    메모리 회로(600).
  14. 다수의 교차점 메모리 어레이와 제 11 항에 있어서의 어드레싱 회로를 각각 포함하는 메모리 회로로서,
    상기 각각의 어드레싱 회로로부터의 상기 어드레스 라인이 병렬로 연결된
    메모리 회로(600).
  15. 제 11 항에 있어서,
    상기 어드레싱 회로는 제 1 및 제 2 감지 라인을 포함하되, 상기 제 1 감지라인은 상기 제 1 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 포함하고 상기 제 2 감지 라인은 상기 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결을 포함하는
    메모리 회로(600).
  16. 제 11 항에 있어서,
    상기 제 1 다이오드 연결은 상기 제 1 어드레스 라인과 상기 제 1 메모리 어레이 전극의 교차점에 형성되고, 상기 제 2 다이오드 연결은 상기 제 2 어드레스 라인과 상기 제 2 메모리 어레이 전극의 교차점에 형성되는
    메모리 회로(600).
  17. 제 11 항에 있어서의 메모리 회로를 다수 포함하는 메모리 시스템(20)으로서,
    상기 다수의 메모리 회로로부터의 상기 제 1 및 제 2 어드레스 라인 세트가 병렬로 어드레싱 신호를 수신하도록 연결되고, 상기 다수의 메모리 회로 각각으로부터의 상기 적어도 하나의 감지 라인이 서로 분리되어 있는
    메모리 시스템(20).
  18. 제 11 항의 메모리 회로를 적어도 하나 포함하는 집적 회로(22).
  19. 제 18 항에 있어서,
    상기 메모리 어레이 및 어드레싱 회로가 상기 동일한 제조 처리에서 형성되는
    집적 회로(22).
  20. 제 18 항에 있어서,
    절연 기판 표면(50) 상에 형성된
    집적 회로(22).
  21. 제 18 항의 집적 회로를 다수 포함하는 메모리 모듈(20).
  22. 제 21 항에 있어서,
    상기 다수의 메모리 회로로부터의 상기 제 1 및 제 2 어드레스 라인 세트는병렬로 어드레싱 신호를 수신하도록 연결되고, 상기 다수의 메모리 회로 각각으로부터의 상기 적어도 하나의 감지 라인이 서로 분리되어 있는
    메모리 모듈(20).
  23. 제 20 항의 집적 회로를 다수 포함하는 메모리 모듈(20).
  24. 제 23 항에 있어서,
    상기 다수의 집적 회로가 서로의 위에 스택(stacked)되는
    메모리 모듈(20).
  25. 제 1 및 제 2 어드레스 라인 세트(510,514)로부터의 제 1 및 제 2 전극 세트(502,504)를 포함하는 교차점 메모리 어레이(25)를 어드레싱하는 방법으로서,
    상기 제 1 세트 어드레스 라인과 상기 제 1 세트 메모리 어레이 전극 사이에 제 1 다이오드 연결(first diode connection)(152)- 상기 제 1 다이오드 연결은 상기 제 1 세트내 각 메모리 어레이 전극을 상기 제 1 세트 어드레스 라인 중 단일 서브세트 각각으로 연결함 -을 형성하는 단계와,
    상기 제 2 세트 어드레스 라인과 상기 제 2 세트 메모리 어레이 전극 사이에 제 2 다이오드 연결(second diode connection)(154)- 상기 제 2 다이오드 연결은 상기 제 2 세트내 각 메모리 어레이 전극을 상기 제 2 세트 어드레스 라인 중 단일 서브세트 각각으로 연결함 -을 형성하는 단계와,
    상기 제 1 세트 메모리 어레이 전극 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결(282)을 구비한 적어도 하나의 감지 라인을 제공하는 단계와,
    상기 제 1 및 제 2 세트 어드레스 라인으로 사전 결정된 전기 신호(predetermined electrical signal)를 인가하여 상기 적어도 하나의 감지 라인을 이용해서 상기 메모리 소자의 상태를 검출할 수 있도록 함으로써 상기 메모리 어레이 내 메모리 소자(262)를 어드레싱하는 단계를 포함하는
    어드레싱 방법.
  26. 제 25 항에 있어서,
    상기 제 1 및 제 2 다이오드 연결과 상기 적어도 하나의 감지 라인이 상기 교차점 메모리 어레이와 동일한 제조 처리 동안 형성되는
    어드레싱 방법.
  27. 제 25 항에 있어서,
    다수의 교차점 메모리 어레이(20)가 각각의 제 1 및 제 2 다이오드 연결과 감지 라인으로 형성되고, 상기 사전 결정된 전기 신호가 병렬로 상기 다수의 메모리 어레이의 상기 어드레스 라인에 인가되어 상기 각각의 감지 라인 상에서 별도의 메모리 소자 감지 출력(separate memory element sense outputs)을 달성하는
    어드레싱 방법.
  28. 제 25 항에 있어서,
    상기 적어도 하나의 감지 라인은, 상기 적어도 하나의 감지 라인에 인가되는 사전 결정된 전기 신호에 따라서 어드레싱되는 메모리 소자로의 기록을 인에이블하거나 방지하는 기록 인에이블 라인(write enable line)으로 기능하는
    어드레싱 방법.
  29. 제 28 항에 있어서,
    다수의 교차점 메모리 어레이는 각각의 제 1 및 제 2 다이오드 연결과 감지 라인으로 형성되고, 상기 사전 결정된 전기 신호가 상기 다수의 메모리 어레이의 상기 어드레스 라인에 병렬로 인가되어 상기 교차점 메모리 어레이 각각에서 대응하는 메모리 소자를 어드레싱하는
    어드레싱 방법.
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