JPWO2010147029A1 - 半導体デバイス - Google Patents
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Abstract
アクセスタイムの短縮や消費電力の低減と、ワード線1本当たりの記憶ビット数の向上を両立させる。メモリセルアレイ1は、流れる電流に応じて抵抗値が変化するフューズ素子Fと、フューズ素子Fに対し並列接続された複数のセルトランジスタ(TRB1,TRB2)とをもつメモリセルMCを少なくとも1ライン分配置した構成を有する。当該半導体デバイスは、複数のセルトランジスタ(TRB1,TRB2)のうち、オンするセルトランジスタの数が、外部から入力される書き込み制御信号(WRITE)と内部のロジック回路5(およびワード線駆動回路4)により制御可能である。
Description
本発明は、流れる電流に応じて抵抗値が変化する記憶素子と、そのアクセスのためのセルトランジスタとをもつメモリセルをメモリセルアレイ内に有する半導体デバイスに関する。
流れる電流に応じて抵抗値が変化する代表的な記憶素子としては、抵抗変化型メモリ素子とフューズ素子とが知られている。抵抗変化型メモリ素子は、導電性イオンの絶縁膜への入出力、磁性膜の磁化の向きに応じた導電率の変化、あるいは、結晶構造の相変化等を利用したメモリデバイスであり、可逆的に抵抗値を変化させることができる。
これに対しフューズ素子は、レーザ光で焼き切るタイプのほかに、例えばポリシリコンからなるフューズを電気的に溶断することで、その抵抗値を制御するものが知られている(例えば、非特許文献1参照)。フェーズ素子のその他の例としては、MOSトランジスタのゲート酸化膜を電気的に絶縁破壊するか否かでデータ記憶を行うものも知られている(例えば、特許文献1参照)。これらの電気的に制御可能なフューズ素子は、特に電気フューズ(eFUSE)と呼ばれる。
電気フューズでは、電気的に抵抗値を変化させる上記抵抗変化型メモリに比べ、占有面積や抵抗変化時に流す電流量が大きいが、構造が簡単で製造プロセスの追加工程がほとんど要らない。そのため、電気フューズは、いわゆる汎用メモリではなく、付加情報の記憶に用いられることが多い。例えば、電気フューズは、半導体デバイス(集積回路)の特性調整(トリミング)用途あるいは冗長回路の選択用途、さらには、特性値その他の情報をデバイス完成後に書き換え可能に記憶する用途などに用いられる。
一般に、電気フューズを利用したメモリセルは、1つの電気フューズと1つのアクセストランジスタとを直列接続して形成される。一般に、電気フューズとアクセストランジスタとの直列接続経路(セル電流経路)の一方端がビット線を介する電源供給経路に接続され、上記セル電流経路の他方端が接地される。電気フューズは、例えば導電層の溶断や絶縁膜の破壊等により、抵抗値を桁違いに変化でき、それにより1ビットデータの記憶が可能である。この場合、導電層の溶断や絶縁膜の破壊によりデータ記憶を行なう書き込み動作では、上記電源供給経路に書き込み電源電圧(以下、プログラム電圧ともいう)を印加する。これにより、電気フューズの抵抗値が低抵抗から高抵抗に変化するが、その逆の動作はできない。
記憶データ(抵抗値が初期の低抵抗であるか、高抵抗に遷移したかの情報)を読み出す動作では、上記電源供給経路に読み出し電源電圧(以下、リード電圧ともいう)を印加する。そして、アクセストランジスタをオンして、流れる電流の大きさを、例えば電圧値に変換してセンシングする。
J. Safran, et.al., "A Compact eFUSE Programmable Array Memory for SOI CMOS", IEEE, 2007 Symposium on VLSI Circuit of Technical Papers, pp.72-73.
流れる電流に応じて抵抗値が変化する記憶素子をメモリセルにもつ半導体デバイスにおいて、データを書き込むときの電流値が大きい場合には、それだけアクセストランジスタのサイズを大きくする必要がある。アクセストランジスタの必要サイズはプログラム電圧の大きさに依存するが、より低電圧でプログラムを行う場合は、アクセストランジスタのサイズをより大きくする必要がある。例えば、電気フューズ素子を例にとると、アクセストランジスタには、同世代のSRAMのアクセストランジスタと比較して100倍以上のサイズが必要となることもある。
アクセストランジスタのゲートは、例えば行方向にライン状に配置された複数のメモリセルで共通なアクセス線(これは、一般には、ワード線と呼ばれる。)に接続されている。したがって、個々のアクセストランジスタのサイズが大きい場合には、ワード線の容量(配線容量と負荷容量の総合的な容量)が非常に大きくなる。
ワード線容量が非常に大きくなることは、大電流を流す書き込み動作の要請から不可避であるが、このことが読み出し動作でマイナスの影響を与えている。具体的には、読み出し動作時は書き込み動作ほどワード線の電位を大きくする必要性がないので、読み出し時にワード線に印加するリード電圧は、書き込み時にワード線に印加するプログラム電圧より低い場合がある。実際には、書き込み動作で変化させた抵抗値を維持しながら記憶データを読み出す要請から、リード電圧はプログラム電圧より低くなる。しかし、大きな容量のワード線を低電圧で駆動するとアクセスタイムが長くなる。また、ワード線容量が非常に大きいことから、ワード線を充放電するときに過分な電力を消費してしまい、このことが半導体デバイスの消費電力を削減できない阻害要因となっている。
このようなリード時のアクセスタイムが長く、所望の動作時間を満足できない場合にあっては、ワード線1本当たりに接続できるメモリセル数(記憶ビット数)が制限されてしまう。このメモリセル数の制限は、当該メモリを搭載するシステムの要請からメモリ消費電力が大き過ぎる場合でも同様に生じることがある。以上より、アクセスタイムの短縮や消費電力の低減と、ワード線1本当たりの記憶ビット数の向上はトレードオフの関係にある。
なお、このトレードオフは、書き込み時に必要な電流が大きい電気フューズメモリでより厳しいが、流れる電流に応じて抵抗値が変化する他のメモリ(例えば、抵抗変化型メモリ)にも程度の差はあるが共通する改善点である。
本発明はかかる問題点に鑑みてなされたもので、その目的は、上記トレードオフを解消または緩和することの可能な半導体デバイスを提供するものである。
本発明に関わる半導体デバイスは、複数のメモリセルが少なくとも1行分配置されたメモリセルアレイを備えている。メモリセルは、流れる電流に応じて抵抗値が変化する記憶素子と、記憶素子に直列接続されるとともに、互いに並列接続された複数のセルトランジスタとを有している。
この構成によれば、メモリセルごとに互いに並列接続された複数のセルトランジスタを有することから、記憶素子に流れる電流を動作時に最適に制御することができる。例えば、データ記憶の場合に必要な電流値が、データ読み出し時に必要な電流値より大きい場合は、データ記憶時にオンするセルトランジスタ数を、データ読み出し時のそれより大きくできる。そのため、トータルの動作時間は必要最小限にまで低減される。また、複数のセルトランジスタのうち必要数のみオンさせる動作では、すべてのセルトランジスタをオンさせる動作より消費電力が低減される。一方、この動作時間の短縮と低消費電力のために、同時駆動するメモリセル数を大きくすることもできる。
本発明によれば、アクセスタイムの短縮や消費電力の低減と、ワード線1本当たりの記憶ビット数の向上とに関するトレードオフを解消または緩和した半導体メモリデバイスを提供することが可能となる。
本発明の実施形態を、図面を参照して以下の順に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態:アクセストランジスタが、互いに並列配置された2つのセルトランジスタによって構成されている例(比較例と対比説明を含む)。
2.第2の実施の形態:アクセストランジスタが、互いに並列配置された3つ以上のセルトランジスタによって構成され、アクセストランジスタの実効ゲート幅が、入力される制御信号で変更可能な構成となっている例。
3.その他の変形例:上記第1および第2の実施の形態の説明中で適宜述べた変形例以外の変形例。
1.第1の実施の形態:アクセストランジスタが、互いに並列配置された2つのセルトランジスタによって構成されている例(比較例と対比説明を含む)。
2.第2の実施の形態:アクセストランジスタが、互いに並列配置された3つ以上のセルトランジスタによって構成され、アクセストランジスタの実効ゲート幅が、入力される制御信号で変更可能な構成となっている例。
3.その他の変形例:上記第1および第2の実施の形態の説明中で適宜述べた変形例以外の変形例。
<1.第1の実施の形態>
[チップ構成]
図1は、第1の実施の形態に関わる半導体デバイスのチップ構成図を示すものである。本実施の形態の半導体デバイスは、メモリセルアレイ1と、メモリセルアレイ1のプログラム(書き込み)と読み出しを制御する各種制御回路を含む。
[チップ構成]
図1は、第1の実施の形態に関わる半導体デバイスのチップ構成図を示すものである。本実施の形態の半導体デバイスは、メモリセルアレイ1と、メモリセルアレイ1のプログラム(書き込み)と読み出しを制御する各種制御回路を含む。
メモリセルアレイ1は、複数のメモリセルMCがマトリクス状に配置されたものである。各メモリセルMCは、後に詳述するように、ビット線BLと、第3電圧供給線(GND線13)との間に設けられており、例えば、フューズ素子Fと、フューズ素子Fに直列接続されたアクセストランジスタTRBとを有している。図1には、4個のメモリセルMCが2列(2ビット)×2行(2ロウ)で配列されている場合が例示されているが、複数のメモリセルMCの配列は図1の配置に限定されるものではなく、例えば、1行であってもよい。なお、以下では、特段の言及がなされていない場合には、複数個のメモリセルMCの配列が複数列×複数行となっているものとする。
複数のメモリセルMCが列方向に配列された構成を以下、ビット構成と呼ぶ。図1には、各列のビット構成が互いに同じ構成となっている場合が例示されているが、各列のビット構成が互いに同じ構成となっていなくてもよい。なお、以下では、各列のビット構成が互いに同じ構成となっているものとして、1つのビット構成のみ説明する。
本実施の形態では、アクセストランジスタTRBが2つのセルトランジスタ、即ち、第1セルトランジスタTRB1と第2セルトランジスタTRB2で構成されている。第1および第2セルトランジスタTRB1,TRB2は、それぞれNMOSトランジスタからなり、互いに並列に接続されている。第1セルトランジスタTRB1は、リード時およびプログラム時に常に使用される(オンする)セルトランジスタである。さらに、アクセストランジスタTRBに含まれる2つのセルトランジスタのうち、セルトランジスタX以外の1つのセルトランジスタ(第2セルトランジスタTRB2)が、リード時にだけ使用されるセルトランジスタである。第1および第2セルトランジスタTRB1,TRB2は、それぞれ、例えば、アクセストランジスタTRBが単一のアクセストランジスタによって構成されている場合のアクセストランジスタTRBのサイズよりも小さなサイズとなっている。また、第1および第2セルトランジスタTRB1,TRB2の合計サイズが、例えば、アクセストランジスタTRBが単一のアクセストランジスタによって構成されている場合のアクセストランジスタTRBのサイズと同等のサイズとなっている。
本実施の形態の半導体デバイスは、行方向に延在する複数のワード線WL1,WL2,…を有している。各ワード線WL1,WL2,…は、各メモリセルMCにおいて複数(本実施の形態では2つ)のセルトランジスタのうち少なくとも1つが他のセルトランジスタとは独立してオンオフすることが可能な態様で、各セルトランジスタのゲートに接続された複数のアクセス線を含んでいる。具体的には、各ワード線WL1,WL2,…は、ワード線駆動信号WL[A],WL[B],…(後述)が入力される第1アクセス線AL1と、ワード線駆動信号WL[A],WL[B] ,…に応じて発生する補助ワード線駆動信号WL[A]aux,WL[B]aux,…(後述)が入力される第2アクセス線AL2とにより構成されている。各セル行において、各メモリセルMCに含まれる第1セルトランジスタTRB1のゲートが、第1アクセス線AL1に接続されている。同様に、各セル行において、各メモリセルMCに含まれる第2セルトランジスタTRB2のゲートが、第2アクセス線AL2に接続されている。
ワード線駆動信号WL[A],WL[B] ,…は、フューズ素子Fを含む、ビット線BLから第3電圧供給線(GND線13)までの電流経路の電気的な継断を制御するものである。例えば、フューズ素子Fがビット線BLに接続されている場合には、ワード線駆動信号WL[A],WL[B],…は、フューズ素子Fと第3電圧供給線(GND線13)との電気的な継断を制御するものである。また、例えば、フューズ素子Fが第3電圧供給線(GND線13)に接続されている場合には、ワード線駆動信号WL[A],WL[B],…は、ビット線BLとフューズ素子Fとの電気的な継断を制御するものである。
本実施の形態の半導体デバイスは、ワード線駆動信号WL[A],WL[B] ,…を発生するワード線駆動回路(WL_DRV)4と、ワード線駆動信号WL[A],WL[B] ,…から補助ワード線駆動信号WL[A]aux,WL[B]aux,…を発生するロジック回路5とを備えている。ワード線駆動回路4は、図1の例では、各セル行に共通な回路として設けられている。ワード線駆動回路4の出力には、各ワード線WL1,WL2,…が接続されている。ワード線駆動回路4は、例えば、ワード線WL1に含まれる第1アクセス線AL1にワード線駆動信号WL[A]を入力し、ワード線WL2に含まれる第1アクセス線AL1にワード線駆動信号WL[B]を入力するようになっている。
ロジック回路5は、図1の例では、列ごとに1つずつ設けられており、バッファ回路BUF1、インバータINV1およびノア回路NOR1を含む。なお、複数のメモリセルMCの配列が1行である場合には、ロジック回路5は、メモリセルごとに設けられている。
バッファ回路BUF1は、第1アクセス線AL1に挿入されている。バッファ回路BUF1は、ワード線駆動回路4から入力されたワード線駆動信号WL[A],WL[B],…を、第1アクセス線AL1に接続された各第1セルトランジスタTRB1に出力するようになっている。
ノア回路NOR1は2入力1出力構成となっている。ノア回路NOR1の出力は第2アクセス線AL2に接続されている。ノア回路NOR1の一方の入力は、インバータINV1を介して第1アクセス線AL1に接続されており、ノア回路NOR1の他方の入力は、書き込み制御線に接続されている。上記の書き込み制御線は、書き込み制御信号(WRITE)が入力される線である。本実施の形態では、書き込み制御信号(WRITE)は、ワード線駆動信号WL[A],WL[B],…に応じて発生する補助ワード線駆動信号WL[A]aux,WL[B]aux,…(図1の例では、ワード線駆動信号WL[A],WL[B] ,…の信号波形を反転させた信号)の、第2アクセス線AL2への出力を制御するものである。
ノア回路NOR1は、第1アクセス線AL1からインバータINV1を介して入力された信号(ワード線駆動信号WL[A],WL[B],…の信号波形を反転させた信号)と、書き込み制御線から入力された信号(制御信号(WRITE))との論理和を否定する演算を行い、2つの入力端子のいずれにも入力が無いときにだけH(ハイ)を出力し、2つの入力端子の少なくとも一方に入力があるときにL(ロー)を出力するようになっている。
以上のことから、ワード線駆動回路4およびロジック回路5は、ワード線駆動信号WL[A],WL[B],…を第1アクセス線AL1に入力するとともに、補助ワード線駆動信号WL[A]aux,WL[B]aux,…を第2アクセス線AL2に入力することにより、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。ワード線駆動回路4およびロジック回路5は、後に詳述するように、リード動作(読み出し動作時)にオンするセルトランジスタの数がプログラム動作時(書き込み動作時)にオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。
なお、バッファ回路BUF1は、第1アクセス線AL1の負荷が大きい場合はワード線駆動回路4を補助する回路として設けられることが望ましいが、ワード線駆動回路4の駆動力が十分なときは省略することも可能である。
また、図1には、ワード線駆動回路4が当該半導体デバイス内に設けられている場合が例示されているが、当該半導体デバイスとは別体で設けられていてもよい。この場合、ワード線駆動信号WL[A],WL[B] ,…は、別体で設けられたワード線駆動回路4から(つまり、外部から)当該半導体デバイス内の第1アクセス線AL1に入力されることになる。また、この場合、第1アクセス線AL1を駆動するためのバッファ回路BUF1は必須であり、また、インバータINV1とノア回路NOR1も第2アクセス線AL2を駆動するドライブ能力が必要である。
図1には、書き込み制御信号(WRITE)がデバイスの外部から与えられている場合が例示されているが、デバイスの内部に設けられた回路から与えられるようにしても構わない。
つぎに、ビット線電圧制御のための構成を説明する。
本実施の形態の半導体デバイスは、列方向に延在する複数のビット線BLを有しており、複数のビット線BLが、列ごとに1つずつ割り当てられている。また、本実施の形態の半導体デバイスは、列ごとに、第1電圧供給線11と、第2電圧供給線(VDD線12)と、第3電圧供給線(GND線13)と、書込ビット選択トランジスタTRAと、パターンレジスタ(patternregister)2と、読み出し回路(SEAMP+reg.)3とを有している。さらに、本実施の形態の半導体デバイスは、各ビット構成に共通なフューズ電圧供給回路(VFUSE_P.S)6を有している。
本実施の形態の半導体デバイスは、列方向に延在する複数のビット線BLを有しており、複数のビット線BLが、列ごとに1つずつ割り当てられている。また、本実施の形態の半導体デバイスは、列ごとに、第1電圧供給線11と、第2電圧供給線(VDD線12)と、第3電圧供給線(GND線13)と、書込ビット選択トランジスタTRAと、パターンレジスタ(patternregister)2と、読み出し回路(SEAMP+reg.)3とを有している。さらに、本実施の形態の半導体デバイスは、各ビット構成に共通なフューズ電圧供給回路(VFUSE_P.S)6を有している。
各ビット線BLの一端に、書込ビット選択トランジスタTRAの一端(ソースまたはドレイン)が接続されており、各ビット線BLの他端に、読み出し回路3と、読出ビット選択トランジスタTRCの一端(ソースまたはドレイン)とが接続されている。各ビット線BLの中途には、メモリセルMCごとに1つずつ設けられた複数のフューズ素子Fの一端が接続されている。各フューズ素子Fの他端には、互いに並列接続された第1および第2セルトランジスタTRB1,TRB2の一端(ソースまたはドレイン)が接続されている。互いに並列接続された第1および第2セルトランジスタTRB1,TRB2の他端(ソースおよびドレインのうちフューズ素子Fに未接続の方)には、第3電圧供給線(GND線13)が接続されている。書込ビット選択トランジスタTRAの他端(ソースおよびドレインのうちビット線BLに未接続の方)には、フューズ電圧供給回路6の出力端が接続されている。書込ビット選択トランジスタTRAのゲートには、パターンレジスタ2の出力端が接続されている。読出ビット選択トランジスタTRCの他端(ソースおよびドレインのうちビット線BLに未接続の方)には、VDD線12が接続されている。読出ビット選択トランジスタTRCのゲートには、読み出し制御線が接続されている。
フューズ電圧供給回路6は、第1電圧供給線11へ出力する電圧値として、書き込み時に例えば数[V]の書き込み電圧VWを発生する回路である。なお、フューズ電圧供給回路6に代えて、書き込み電圧VWを外部のテスタ、あるいは、当該半導体デバイス(IC)が実装される基板から与えてもよい。
第1電圧供給線11から、書込ビット選択トランジスタTRA、ビット線BL、メモリセルMCを介してGND線13に至る経路が、第1電流(書き込み電流Iw)を流す第1電流経路(書き込み電流経路)である。
書込ビット選択トランジスタTRAは、PMOSトランジスタからなる。なお、以下の理由から、書込ビット選択トランジスタTRAがNMOSトランジスタからなっていてもよい。PMOSトランジスタは、いわゆる“閾値電圧(Vth)落ち”と呼ばれる電圧降下がないため、フューズ電圧供給回路6からの書き込み電圧VWを正確にビット線BLに与える利点がある。
その一方で、P型チャネルのトランジスタを使用することで、その占有面積が大きくなる。また、プログラミング(書き込み)にP型チャネルのトランジスタ(TRA)とN型チャネルのトランジスタ(TRB)を使用していることで、製造時にP型チャネルのトランジスタの管理も必要となる。さらに、P型チャネルのトランジスタ(TRA)とN型チャネルのトランジスタ(TRB)の特性バランスを考慮した設計が必要となる。このため、フューズ素子Fを抵抗変化させる印加電圧の最適設計が、図1のプログラム時の電流経路に挿入されるトランジスタがN型のアクセストランジスタTRBのみの場合より格段に難しくなる。
書込ビット選択トランジスタTRAに、図1のようにPMOSトランジスタを使うか、あるいは、NMOSトランジスタを使うかは、上記の利点と不利益を総合的に勘案して決めるとよい。
上記書込ビット選択トランジスタTRAは、例えば、メモリセルアレイ1のビット制御回路に含まれる。ビット制御回路には、書込ビット選択トランジスタTRAの他に、入力データを保持してビットの制御ビットを出力するパターン保持回路2と、センスアンプおよび読み出しデータのレジスタを含む読み出し回路3とが含まれる。
パターンレジスタ2は、入力されるビットアドレス信号BADRに基づいて、プログラム時のビット選択制御を書込ビット選択トランジスタTRAに対して行う回路である。具体的には、ある列に対応して設けられたパターンレジスタ2は、この列に対応して設けられた書込ビット選択トランジスタTRAのゲートに、入力されたビットアドレス信号BADRに基づいて生成した第1ビットFB[a]を入力するようになっている。また、別の列に対応して設けられたパターンレジスタ2は、この列に対応して設けられた書込ビット選択トランジスタTRAのゲートに、入力されたビットアドレス信号BADRに基づいて生成した第2ビットFB[b]を入力するようになっている。
なお、図1には、マトリクス状に配置された複数のメモリセルMCにおける列の数が2である場合が例示されているが、列の数は、通常、それより多く、例えば64となっている。この場合、ビットアドレス信号BADRは6ビットの制御信号として各パターンレジスタ2に与えられる。なお、列の数は、64より大きい128,256,…とすることもでき、また、64より小さい4,8,16,32とすることもできる。列の数に応じてビットアドレス信号BADRのビット数が決められる。
なお、このようなパターンレジスタ2の機能は、いわゆるカラムデコーダにより代替できる。カラムデコーダは、入力されるカラムアドレスから選択するビット線スイッチ(この場合、書込ビット選択トランジスタTRA)を決める回路である。
読み出し回路3は、ビット線BLに接続され、ビット線BLの電位をセンスアンプで検出して読み出す機能をもつ。ビット線BLに、例えば電源電圧VDDを供給制御するためのPMOSトランジスタからなる読出ビット選択トランジスタTRCが接続されている。読出ビット選択トランジスタTRCも、メモリセルアレイ1のビット制御回路に含まれる。読出ビット選択トランジスタTRCのソースがVDD線12に接続され、そのドレインがビット線BLに接続されている。
読出ビット選択トランジスタTRCは、書込ビット選択トランジスタTRAと同様な利点と不利益があり、図1では“Vth落ち”がないPMOSトランジスタ構成となっている。ただし、全てのトランジスタをNMOSトランジスタ構成とする利益を優先させる場合、読出ビット選択トランジスタTRCをNMOSトランジスタ構成としてもよい。
図1では読出ビット選択トランジスタTRCがPMOSトランジスタ構成であることに対応して、入力される読み出し制御信号(READ)を反転し、読出ビット選択トランジスタTRCのゲートに与えるインバータINV2が設けられている。したがって、読出ビット選択トランジスタTRCがNMOSトランジスタ構成の場合、インバータINV2は不要である。また、読み出し制御信号(READ)がローアクティブの信号の場合もインバータINV2は不要である。
図1では読み出し制御信号(READ)はデバイスの外部から与えられるが、この制御信号を内部で発生するようにしても構わない。図1の構成では、書き込み制御信号(WRITE)がローアクティブの信号であり、読み出し制御信号(READ)がハイアクティブの信号である。よって、書き込み(プログラム)時には“(WRITE),(READ)=L”となり、読み出し時には“(WRITE),(READ)=H”となる。
なお、ロジック回路5やビット制御回路(パターンレジスタ2および読み出し回路3)の接続関係は、上述した接続関係と同様の接続関係となっている。
図2は、プログラム動作時に流れる電流を模式的に表すものである。図2には、プログラム動作時の電流経路(第1電流経路)が太い実線により示されており、リード動作時の電流経路(第2電流経路)が太い破線により示されている。以下、図1および図2を参照して、プログラム動作とリード動作について説明する。
[プログラム動作]
第1ビット[a]のプログラム動作の一例を、上記構成を前提として説明する。
第1ビット[a]のプログラム動作の一例を、上記構成を前提として説明する。
プログラムの初期状態では、図1および図2においてすべてのトランジスタ(TRA〜TRC)がオフ状態をとる。その状態で、フューズ電圧供給回路6が、正の書き込み電圧VW、例えば3[V]の電圧を出力し、パターンレジスタ2、ワード線駆動回路4およびロジック回路5等が、トランジスタ(TRA〜TRC)を制御する信号を書き込み時の論理に設定する。
より詳細には、パターンレジスタ2が、ビット選択信号として書込ビットFB[a]=0を出力し、これによりPNチャネル型の書込ビット選択トランジスタTRAをオン状態にする。また、ワード線駆動回路4(図1)はワード線駆動信号WL[B]=1を出力し、さらに、外部から、書き込み制御信号(WRITE)=L、読み出し制御信号(READ)=Lが入力される。これにより、“bita”と表記されたフューズ素子FをもつメモリセルMCにおいて、第1および第2セルトランジスタTRB1,TRB2がともにオンし、読出ビット選択トランジスタTRCがオフする。
以上のバイアス設定により、フューズ電圧供給回路6から与えられた書き込み電圧VWを正の電源電圧とする比較的大きな第1電流(書き込み電流Iw)が、図2のように流れる。書き込み電流Iwは、第1電圧供給線11、オン状態の書込ビット選択トランジスタTRA、ビット線BLを通って、“bita”と表記されたフューズ素子Fに流れる。この電流は、第1セルトランジスタTRB1と第2セルトランジスタTRB2に分流されてGND線13に流れ込む。
このようにして形成された電流パス(第1電流経路)に比較的大きな電流が流れると、その途中の最も高抵抗なフューズ素子Fが発熱し、フューズ素子Fが例えばポリシリコンフューズからなる場合には、溶断により、フューズ素子Fの抵抗値が桁違いに大きくなる。フューズ素子Fが例えばMOSフューズからなる場合には、絶縁破壊により、フューズ素子Fの抵抗値が桁違いに小さくなる。
これに対し、書込ビットFB[b]=1となる隣のビット構成では、書込ビットFB[b]に応じて制御される書込ビット選択トランジスタTRAがオンしないので、電流パスが形成されず、フューズ素子Fの高抵抗化も起こらない。
[リード動作]
第1ビット[a]のリード動作を、上記構成を前提として説明する。
第1ビット[a]のリード動作を、上記構成を前提として説明する。
第1ビット[a]をメモリセルMCから読み出す動作の初期状態では、図1,図2においてすべてのトランジスタ(TRA〜TRC)がオフ状態をとる。このとき望ましくは、フューズ電圧供給回路6の出力(書き込み電圧VW)はローレベルの、例えば0[V]の電圧に制御される。そして、パターンレジスタ2、ワード線駆動回路4およびロジック回路5等が、トランジスタ(TRA〜TRC)を制御する信号をリード時の論理に設定する。
より詳細には、パターンレジスタ2が、ビット選択信号として書込ビットFB[a]=1を出力し、これによりPチャネル型の書込ビット選択トランジスタTRAをオフ状態に制御する。また、ワード線駆動回路4はワード線駆動信号WL[B]=1を出力し、さらに、外部から書き込み制御信号(WRITE)=H、読み出し制御信号(READ)=Hが入力される。書き込み制御信号(WRITE)がHとなっているので、“bit a”と表記されたフューズ素子FをもつメモリセルMCにおいて、第1セルトランジスタTRB1はオンするが、第2セルトランジスタTRB2はオンできない。また、読み出し制御信号(READ)がHとなっているので、読出ビット選択トランジスタTRCがオンする。
このバイアス設定により、VDD線12に供給されたVDD電圧を正の電源電圧とする第2電流(読み出し電流Ir)が流れる。このとき用いるVDD電圧が読み出し電圧VRとなるが、読み出し電圧VRは書き込み電圧VWより小さいため、読み出し電流Irは書き込み電流Iwより小さい値をもつ。読み出し電流Irは、VDD線12から、オン状態の読出ビット選択トランジスタTRC、ビット線BLを通って、“bita”と表記されたフューズ素子Fに流れる。この電流は、オン状態の第1セルトランジスタTRB1を通ってGND線13に流れ込む。
この電流によるビット線BLの電位は、読出ビット選択トランジスタTRCのオン抵抗と、第1セルトランジスタTRB1のオン抵抗にフューズ素子F等の抵抗を加えた合成抵抗とで、電源電圧VDDを分圧した値をもつ。
読み出し回路3内のセンスアンプは、読出ビット選択トランジスタTRCのドレイン端の分圧値VDを入力し、当該分圧値VDを、例えばある基準に対して高いか低いかを判断し、その結果を、例えば電源電圧振幅のリード信号として増幅する。増幅後のリード信号は、読み出し回路3内の出力レジスタに一時的に保持され、他のビット構成から読み出された全てのビットが揃ったタイミングで外部に出力される。なお、このリード信号を、例えば外部テスタで読み取ると、ユーザは、その情報を知ることができ、これを評価に利用することができる。
つぎに、比較例の構成を述べて、それとの比較において図1および図2に示す第1の実施の形態に関わる回路の動作上の利点を説明する。
[比較例]
図3は、比較例のデバイス構成を示す図である。
図3は、比較例のデバイス構成を示す図である。
比較例において、パターンレジスタ2、書込ビット選択トランジスタTRA、読み出し回路3、読出ビット選択トランジスタTRC、およびフューズ電圧供給回路6の接続関係および機能は、本実施の形態の半導体デバイスにおけるこれらの接続関係および機能と同様である。しかし、比較例では、本実施の形態のノア回路NOR1、インバータINV1、第2アクセス線AL2、書き込み制御信号(WRITE)が入力される書き込み制御線、および第2セルトランジスタTRB2が設けられていない。
比較例におけるメモリセルMCでは、フューズ素子Fに接続されるアクセストランジスタTRBが単一のNMOSトランジスタによって構成されている。 そのため、アクセストランジスタTRBのサイズは、書き込み時に比較的大きな電流を駆動する要請から、比較的大きく設定されている。
[比較例のプログラム動作]
つぎに、第1ビット[a]のプログラム動作を、上記比較例の構成(図3)を前提として説明する。
つぎに、第1ビット[a]のプログラム動作を、上記比較例の構成(図3)を前提として説明する。
プログラムの初期状態では、図3においてすべてのトランジスタ(TRA〜TRC)がオフ状態をとる。その状態で、フューズ電圧供給回路6が、正の書き込み電圧VW、例えば3[V]の電圧を出力し、パターンレジスタ2およびワード線駆動回路4等が、トランジスタ(TRA〜TRC)を制御する信号を書き込み時の論理に設定する。
より詳細には、パターンレジスタ2が、ビット選択信号として書込ビットFB[a]=0を出力し、これによりPチャネル型の書込ビット選択トランジスタTRAをオン状態にする。また、ワード線ドライバ(WL_DRV)はワード線駆動信号WL[B]=1を出力し、さらに、外部から読み出し制御信号(READ)=Lが入力される。これにより、“bit a”と表記されたフューズ素子FをもつメモリセルMCにおいて、単一のサイズが大きいアクセストランジスタTRBがオンし、読出ビット選択トランジスタTRCがオフする。
以上のバイアス設定により、フューズ電圧供給回路6から与えられた書き込み電圧VWを正の電源電圧とする比較的大きな第1電流(書き込み電流Iw)が、図3のように流れる。書き込み電流Iwは、第1電圧供給線11、オン状態の書込ビット選択トランジスタTRA、ビット線BLを通って、“bita”と表記されたフューズ素子Fに流れる。この電流は、単一のサイズが大きいアクセストランジスタTRBを通ってGND線13に流れ込む。
このようにして形成された電流パス(第1電流経路)に比較的大きな電流が流れると、その途中の最も高抵抗なフューズ素子Fが発熱し、例えばポリシリコンフューズなら溶断により、フューズ素子Fの抵抗値が桁違いに大きくなる。例えばMOSフューズなら絶縁破壊により、フューズ素子Fの抵抗値が桁違いに小さくなる。
これに対し、書込ビットFB[b]=1となる隣のビット構成では、書込ビットFB[b]に応じて制御される書込ビット選択トランジスタTRAがオンしないので、電流パスが形成されず、フューズ素子Fの高抵抗化も起こらない。
[比較例のリード動作]
つぎに、第1ビット[a]のリード動作を、上記比較例の構成(図3)を前提として説明する。
[比較例のリード動作]
つぎに、第1ビット[a]のリード動作を、上記比較例の構成(図3)を前提として説明する。
第1ビット[a]をメモリセルMCから読み出す動作の初期状態では、図3においてすべてのトランジスタ(TRA〜TRC)がオフ状態をとる。このとき望ましくは、フューズ電圧供給回路6の出力(書き込み電圧VW)はローレベルの、例えば0[V]の電圧に制御される。そして、パターンレジスタ2およびワード線駆動回路4等が、トランジスタ(TRA〜TRC)を制御する信号をリード時の論理に設定する。
より詳細には、パターンレジスタ2が、ビット選択信号として書込ビットFB[a]=1を出力し、これによりPチャネル型の書込ビット選択トランジスタTRAをオフ状態に制御する。また、ワード線駆動回路4はワード線駆動信号WL[B]=1を出力し、単一のサイズが大きいアクセストランジスタTRBをオン状態に制御する。さらに、外部から読み出し制御信号(READ)=Hが入力される。読み出し制御信号(READ)=がHとなっているので、読出ビット選択トランジスタTRCがオンする。
このバイアス設定により、VDD線12に供給されたVDD電圧を正の電源電圧とする第2電流(読み出し電流Ir)が流れる。このとき用いるVDD電圧が読み出し電圧VRとなるが、読み出し電圧VRは書き込み電圧VWより小さいため、読み出し電流Irは書き込み電流Iwより小さい値をもつ。読み出し電流Irは、VDD線12から、オン状態の読出ビット選択トランジスタTRC、ビット線BLを通って、“bita”と表記されたフューズ素子Fに流れる。この電流は、オン状態のアクセストランジスタTRBを通ってGND線13に流れ込む。
この電流によるビット線BLの電位は、読出ビット選択トランジスタTRCのオン抵抗と、アクセストランジスタTRBのオン抵抗にフューズ素子F等の抵抗を加えた合成抵抗とで、電源電圧VDDを分圧した値をもつ。
読み出し回路3内のセンスアンプは、読出ビット選択トランジスタTRCのドレイン端の分圧値VDを入力し、当該分圧値VDを、例えばある基準に対して高いか低いかを判断し、その結果を、例えば電源電圧振幅のリード信号として増幅する。増幅後のリード信号は、読み出し回路3内の出力レジスタに一時的に保持され、他のビット構成から読み出された全てのビットが揃ったタイミングで外部に出力される。なお、このリード信号を、例えば外部テスタで読み取ると、ユーザは、その情報を知ることができ、これを評価に利用することができる。
つぎに、図3の比較例との対比において、図1および図2に示す本実施の形態の回路の利点を説明する。
本実施の形態では、アクセストランジスタTRBが第1セルトランジスタTRB1および第2セルトランジスタTRB2に分割されており、第1アクセス線AL1に、第1セルトランジスタTRB1が接続され、第2アクセス線AL2に、第2セルトランジスタTRB2が接続されている。一方、比較例では、アクセストランジスタTRBは単一のサイズが大きいアクセストランジスタによって構成されており、単一のワード線に、アクセストランジスタTRBが接続されている。このように、それぞれのメモリセルの構成は相違している。しかし、本実施の形態では、プログラム動作時には、第1アクセス線AL1および第2アクセス線AL2の双方が同時に駆動され、フューズ素子Fを流れた電流は、第1セルトランジスタTRB1および第2セルトランジスタTRB2に分流されるので、プログラム動作に関しては、本実施の形態と比較例とで、大きな差はない。
なお、図1〜図3において、容量が大きなワード線を立ち上げてから、書込ビット選択トランジスタTRAをオンする制御を行なうようにした場合には、ワード線容量が大きなことのプログラミング速度への影響はない。
一方、リード動作においては、本実施の形態と比較例とで違いが現れる。
本実施の形態では、リード時には、第1アクセス線AL1だけが駆動され、その結果、アクセストランジスタTRBの一部、即ち第1セルトランジスタTRB1がオンし、アクセストランジスタTRBの残りの部分である第2セルトランジスタTRB2がオフする。そのため、リード時のワード線WLの容量(配線容量と負荷容量の総合的な容量)は、第1アクセス線AL1の容量だけになるので、第1セルトランジスタTRB1のゲート負荷を主に決める第1アクセス線AL1の容量を、比較例におけるワード線の容量よりも小さく設定することができる。従って、そのようにした場合には、リード時に、第1セルトランジスタTRB1のスイッチングを速くすることができる。
本実施の形態では、リード時には、第1アクセス線AL1だけが駆動され、その結果、アクセストランジスタTRBの一部、即ち第1セルトランジスタTRB1がオンし、アクセストランジスタTRBの残りの部分である第2セルトランジスタTRB2がオフする。そのため、リード時のワード線WLの容量(配線容量と負荷容量の総合的な容量)は、第1アクセス線AL1の容量だけになるので、第1セルトランジスタTRB1のゲート負荷を主に決める第1アクセス線AL1の容量を、比較例におけるワード線の容量よりも小さく設定することができる。従って、そのようにした場合には、リード時に、第1セルトランジスタTRB1のスイッチングを速くすることができる。
例えば、プログラム時に使用し(オンし)、リード時に使用しない(オフする)第2セルトランジスタTRB2のサイズを大きくし、リード時およびプログラム時に使用する(オンする)第1セルトランジスタTRB1のサイズを小さくした場合には、比較例と比べて、リード時のスイッチング速度を速くすることができる。
例えば第1セルトランジスタTRB1と第2セルトランジスタTRB2の分割比率(サイズ比率)を1:3とする。この場合、リード時に単独使用される第1セルトランジスタTRB1のゲート容量は、第2セルトランジスタTRB2の1/4程度となる。各アクセス線(AL1,AL2)には、数十〜数百、場合によっては数千ものトランジスタゲート容量が接続されている。このため、そのゲート容量が配線自体の容量より十分大きいとすると、おおよそ、各アクセス線(AL1,AL2)の負荷容量も、上記トランジスタのサイズ比率に正の相関をもつ値をとる。
リード時のアクセスタイムは、フューズ素子Fの抵抗値や、読出ビット選択トランジスタTRCのオン抵抗等にも関係するが、そのアクセスタイムを長くする要因は、アクセス線(またはワード線)の負荷容量が主である。本実施の形態では、アクセス線(またはワード線)の負荷容量を比較例の場合より各段に小さくできるため、その分、アクセスタイムを大幅に短くできるという利点がある。
これに対し、図3のアクセストランジスタTRBは単一であり、そのサイズが書き込み時に大きな電流を流す要請から決められているため、このサイズは読出ビット選択トランジスタTRCや他の周辺回路のトランジスタのよりもはるかに大きい。よって、比較例ではリード時のアクセスタイムが長いという改善点を有している。
また、消費電力は電位を何度も上げ下げするときの配線の容量を充放電するために、その多くが消費される。よって、アクセス線(またはワード線)の負荷容量を比較例の場合より各段に小さくできることは、低消費電力化にも大きく寄与する。
さらに比較例の構成では、リード時のアクセスタイムが長く所望の動作時間を満足できない場合があり、その場合、ワード線1本当たりに接続できるメモリセル数(記憶ビット数)が制限されてしまう。このメモリセル数の制限は、当該メモリを搭載するシステムの要請からメモリ消費電力が大き過ぎる場合でも同様に生じることがある。比較例のデバイス構成では、アクセスタイムの短縮や消費電力の低減と、ワード線1本当たりの記憶ビット数の向上とを同時に達成できない。
本実施の形態では、このトレードオフを解消または緩和して、より設計に自由度が生じ、小規模なメモリから大規模なメモリまで任意に、所望の高速性や低消費電力特性を満足しつつ実現することが可能となる。
<2.第2の実施の形態>
図4は、第2の実施の形態に関わる半導体デバイスのチップ構成図を表すものである。また、図5は、動作時に流れる電流経路を表すものである。以下、第1の実施の形態に関わる図1および図2との相違を述べる。ここで図4および図5において、図1および図2と同一符号を付した構成についての説明は省略するものとする。
図4は、第2の実施の形態に関わる半導体デバイスのチップ構成図を表すものである。また、図5は、動作時に流れる電流経路を表すものである。以下、第1の実施の形態に関わる図1および図2との相違を述べる。ここで図4および図5において、図1および図2と同一符号を付した構成についての説明は省略するものとする。
本実施の形態では、アクセストランジスタTRBは、3つのセルトランジスタ、即ち、第1セルトランジスタTRB1、第2セルトランジスタTRB2および第3セルトランジスタTRB3で構成されている。第1、第2および第3セルトランジスタTRB1,TRB2,TRB3は、それぞれNMOSトランジスタからなり、互いに並列に接続されている。
本実施の形態では、第1セルトランジスタTRB1が、リード時およびプログラム時に常に使用される(オンする)セルトランジスタ(以下、「セルトランジスタX」とする)である。さらに、第2および第3セルトランジスタTRB2,TRB3が、リード時およびプログラム時に使用するか否か(オンするかオフするか)が後述の切り替え信号に基づいて決定されるセルトランジスタ(以下、「セルトランジスタY」とする)である。第1、第2および第3セルトランジスタTRB1,TRB2,TRB3は、それぞれ、例えば、アクセストランジスタTRBが単一のアクセストランジスタによって構成されている場合のアクセストランジスタTRBのサイズよりも小さなサイズとなっている。また、第1、第2および第3セルトランジスタTRB1,TRB2,TRB3の合計サイズが、例えば、アクセストランジスタTRBが単一のアクセストランジスタによって構成されている場合のアクセストランジスタTRBのサイズと同等のサイズとなっている。なお、第1および第2セルトランジスタTRB1,TRB2の合計サイズが、例えば、アクセストランジスタTRBが単一のアクセストランジスタによって構成されている場合のアクセストランジスタTRBのサイズと同等のサイズとなっていてもよい。また、第1および第3セルトランジスタTRB1,TRB3の合計サイズが、例えば、アクセストランジスタTRBが単一のアクセストランジスタによって構成されている場合のアクセストランジスタTRBのサイズと同等のサイズとなっていてもよい。
さらに、本実施の形態では、各ワード線WLは、アクセストランジスタTRBに含まれるセルトランジスタの数と等しい数(3つ)のアクセス線AL1,AL2,AL3により構成されている。アクセス線AL1が第1セルトランジスタTRB1のゲートに接続されており、アクセス線AL2が第2セルトランジスタTRB2のゲートに接続されており、アクセス線AL3が第3セルトランジスタTRB3のゲートに接続されている。ここで、アクセス線AL1は、ワード線駆動信号WL[A],WL[B],…が入力される線である。アクセス線AL2,AL3は、それぞれ、ワード線駆動信号WL[A],WL[B] ,…に応じて発生する補助ワード線駆動信号WL[A]aux,WL[B]aux,…が入力される線である。
ロジック回路5は、列ごとに1つずつ設けられている。本実施の形態において、ロジック回路5は、例えば、1つのバッファ回路BUF1と、1つのインバータINV1と、アクセストランジスタTRBに含まれるセルトランジスタYの数と等しい数(2つ)のノア回路NOR1,NOR2とを含む。なお、複数のメモリセルMCの配列が1行である場合には、ロジック回路5は、メモリセルごとに設けられている。
ノア回路NOR1,NOR2は、2入力1出力構成となっている。ノア回路NOR1の出力は第2アクセス線AL2に接続されている。ノア回路NOR1の一方の入力は、インバータINV1を介して第1アクセス線AL1に接続されており、ノア回路NOR1の他方の入力は、切り替え信号線に接続されている。同様に、ノア回路NOR2の出力は第3アクセス線AL3に接続されている。ノア回路NOR2の一方の入力は、インバータINV1を介して第1アクセス線AL1に接続されており、ノア回路NOR2の他方の入力は、切り替え信号線に接続されている。上記の切り替え信号線には、切り替え信号が入力される線である。切り替え信号は、ワード線駆動信号WL[A],WL[B],…に応じて発生する補助ワード線駆動信号WL[A]aux,WL[B]aux,…の、アクセス線AL2,AL3への出力を制御する信号である。つまり、切り替え信号は、アクセス線AL2,AL3に接続された第2および第3セルトランジスタTRB2,TRB3のオンオフを制御する信号である。
ノア回路NOR1,NOR2は、第1アクセス線AL1からインバータINV1を介して入力された信号(ワード線駆動信号WL[A],WL[B],…の信号波形を反転させた信号)と、切り替え信号線から入力された信号(切り替え信号)との論理和を否定する演算を行い、2つの入力端子のいずれにも入力が無いときにだけH(ハイ)を出力し、2つの入力端子の少なくとも一方に入力があるときにL(ロー)を出力するようになっている。
以上のことから、ワード線駆動回路4およびロジック回路5は、ワード線駆動信号WL[A],WL[B],…を第1アクセス線AL1に入力するとともに、補助ワード線駆動信号WL[A]aux,WL[B]aux,…を第2アクセス線AL2および第3アクセス線AL3に入力することにより、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。ワード線駆動回路4およびロジック回路5は、後に詳述するように、リード動作(読み出し動作時)にオンするセルトランジスタの数がプログラム動作時(書き込み動作時)にオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御するようになっている。
なお、本実施の形態では、アクセストランジスタTRBに含まれるセルトランジスタYの数が2となっているので、リード時にのみオンするセルトランジスタの数は図4では最大で“2”となるが、その数が“1”となっていてもよい。
ノア回路NOR2の2つの入力のうち一方の入力には、切り替え信号として、書込テストモードの切り替え信号WTEST0が入力される。また、ノア回路NOR1の2つの入力のうち一方の入力には、図1の場合の書き込み制御信号(WRITE)に代えて、書込テストモードの切り替え信号WTEST1が、切り替え信号として入力される。なお、これらの2つの切り替え信号WTEST0,WTEST1は、デバイスの外部から入力された信号であってもよいし、外部の入力信号に基づいてデバイス内部の回路で発生した信号でも構わない。
その他の構成は、第1および第2の実施の形態で共通する。なお、図4においても、図示を省略しているが図1と同様にパターンレジスタ2を制御する信号が入力され、また、必要に応じてワード線駆動回路4をデバイス内部に設けることができる。
図4の回路構成では、プログラミング時のアクセストランジスタのサイズを4段階で変えることができ、プログラミング条件の調整が可能となる。また、調整後のプログラミング条件で、リード時の電流経路を第1セルトランジスタTRB1のみではなく、さらにオンするセルトランジスタ数を増やすこともできる。ただし、以下の説明では、第1セルトランジスタTRB1がリード時に必要な駆動力を与えるサイズに固定され、プログラミング時のアクセストランジスタのサイズ(総ゲート幅)を、4段階で切り替える動作を前提とする。
図6は、切り替え信号WTEST0,WTEST1の論理の組み合わせと、第1〜第3セルトランジスタTRB1〜TRB3のトータルのゲート幅(W長)との関係を表すものである。この例では、第1セルトランジスタTRB1のW長が5[μm]、第2セルトランジスタTRB2のW長が20[μm]、第3アクセストランジスタTRB3のW長が10[μm]となっている。
図示のように、切り替え信号WTEST0,WTEST1の論理の組み合わせを、外部のテスタ等で制御する。このとき、アクセストランジスタの書き込み電流Iwの電流駆動能力を決めるトータルのW長を5[μm]、15[μm]、25[μm]および35[μm]の4段階に制御することができる。
図7は、テスト時の制御例を示すものである。このような制御の前提として、例えばフューズ素子Fの適切なブロー電流(書き込み電流)が製品の出来具合により異なる場合の最適化、あるいは、顧客ブロー条件を満足するためのW長最適化を挙げることができる。以下、顧客ブロー条件を満足するためのW長最適化を例とする。
図7のステップST1では、(試作等の)製品評価時または製品の出荷テスト時に、テストビットをもつテストのためのメモリセルアレイにおいて、切り替え信号WTEST0,WTEST1の論理を図6のように種々変更する。そして、その変更のたびに、フューズ素子Fのブローを繰り返し行なう。なお、テストのためのメモリセルアレイは、製品の中に予め形成しておいてもよいし、同一のウェハまたはウェハロットから任意にサンプリングしたデバイス(チップ)をテストのために用いてもよい。
ステップST2では、様々な条件でブローしたフューズ素子Fをもつデバイスについて、そのときの書き込み電流値や読み出し結果に基づいて、顧客ブロー条件に最適な切り替え信号WTEST0,WTEST1の論理の組み合わせを求める。
ステップST3では、求めた切り替え信号WTEST0,WTEST1の論理の最適な組み合わせを、半導体デバイス内のレジスタ(図4および図5では不図示)に設定する。以後、この設定が行なわれた出荷後の製品では、その出荷先の顧客ブロー条件に最適なブロー条件でフューズのプログラミングが可能となる。
つぎに、一例として図6の切り替え信号WTEST0=0、WTEST1=1の組み合わせのプログラム動作を説明する。なお、プログラム動作およびリード動作の基本は、第1の実施の形態と同様である。つまり、バイアス設定を行なう書込ビット選択トランジスタTRAと読出ビット選択トランジスタTRCの制御、ワード線駆動信号WL[B]の駆動、読み出し回路3の動作は、以下の説明では省略する。
プログラム動作において、切り替え信号WTEST0=0のため、図5のノア回路NOR1の出力、即ち第2アクセス線AL2がハイレベルに駆動される。また、切り替え信号WTEST1=1のため、図5のノア回路NOR2の出力、即ち第3アクセス線AL3はローレベルの初期状態のままである。よって、第1セルトランジスタTRB1と第2セルトランジスタTRB2がオンし、第3アクセストランジスタTRB3はオフする。図5では、書き込み電流Iwが第1および第2セルトランジスタTRB1,TRB2の2つの経路を通って流れ、第3アクセストランジスタTRB3の経路には流れないことを太い実線と、細かなピッチの破線により示している。
一方、リード時には、図5の論理の組み合わせにおいて、切り替え信号WTEST0,WTEST1が共に“1”に設定されることで、図5の荒いピッチの破線に示すように読み出し電流Irが第1セルトランジスタTRB1にのみ流れる。
第2の実施の形態では、アクセストランジスタTRBが第1、第2および第3セルトランジスタTRB1,TRB2,TRB3に分割されており、第1アクセス線AL1に、第1セルトランジスタTRB1が接続され、第2アクセス線AL2に、第2セルトランジスタTRB2が接続され、第3アクセス線AL3に、第3セルトランジスタTRB3が接続されている。一方、比較例では、アクセストランジスタTRBは単一のサイズが大きいアクセストランジスタによって構成されており、単一のワード線に、アクセストランジスタTRBが接続されている。このように、それぞれのメモリセルの構成は相違している。しかし、第2の実施の形態では、プログラム動作時には、第1アクセス線AL1、第2アクセス線AL2および第3アクセス線AL3の全てが、第1アクセス線AL1および第2アクセス線AL2だけが、または、第1アクセス線AL1および第3アクセス線AL3だけが同時に駆動され、フューズ素子Fを流れた電流は、駆動されたアクセス線に接続された複数のセルトランジスタに分流されるので、プログラム動作に関しては、本実施の形態と比較例とで、大きな差はない。
一方、リード動作においては、本実施の形態と比較例とで違いが現れる。
本実施の形態では、リード時には、第1アクセス線AL1だけが駆動され、その結果、アクセストランジスタTRBの一部、即ち第1セルトランジスタTRB1がオンし、アクセストランジスタTRBの残りの部分である第2および第3セルトランジスタTRB2,TRB3がオフする。そのため、リード時のワード線WLの容量(配線容量と負荷容量の総合的な容量)は、第1アクセス線AL1の容量だけになるので、第1セルトランジスタTRB1のゲート負荷を主に決める第1アクセス線AL1の容量を、比較例におけるワード線の容量よりも小さく設定することができる。従って、そのようにした場合には、読み出し時のアクセス時間を高速化と低消費電力化が可能となる。また、ワード線1本あたりに接続できるビット数を増やすことができるため大容量化が可能となる。さらに、本実施の形態では、プログラミング時については、プログラミングに使用するトランジスタのサイズを変更することができるので、プログラミング時の電圧や時間などを調整することができる。
本実施の形態では、リード時には、第1アクセス線AL1だけが駆動され、その結果、アクセストランジスタTRBの一部、即ち第1セルトランジスタTRB1がオンし、アクセストランジスタTRBの残りの部分である第2および第3セルトランジスタTRB2,TRB3がオフする。そのため、リード時のワード線WLの容量(配線容量と負荷容量の総合的な容量)は、第1アクセス線AL1の容量だけになるので、第1セルトランジスタTRB1のゲート負荷を主に決める第1アクセス線AL1の容量を、比較例におけるワード線の容量よりも小さく設定することができる。従って、そのようにした場合には、読み出し時のアクセス時間を高速化と低消費電力化が可能となる。また、ワード線1本あたりに接続できるビット数を増やすことができるため大容量化が可能となる。さらに、本実施の形態では、プログラミング時については、プログラミングに使用するトランジスタのサイズを変更することができるので、プログラミング時の電圧や時間などを調整することができる。
<3.その他の変形例>
上記第1および第2の実施の形態のセル構成と、そのアクセストランジスタの制御手法は、流れる電流に応じて抵抗値が変化する記憶素子をもつものであれば広く適用できる。例えば、抵抗変化型のメモリデバイスについて適用が可能である。本発明を適用可能な抵抗変化型のメモリデバイスとしては、導電性イオンの絶縁膜への入出力、磁性膜の磁化の向きに応じた導電率の変化、あるいは、結晶構造の相変化等を用いたものを挙げることができる。
上記第1および第2の実施の形態のセル構成と、そのアクセストランジスタの制御手法は、流れる電流に応じて抵抗値が変化する記憶素子をもつものであれば広く適用できる。例えば、抵抗変化型のメモリデバイスについて適用が可能である。本発明を適用可能な抵抗変化型のメモリデバイスとしては、導電性イオンの絶縁膜への入出力、磁性膜の磁化の向きに応じた導電率の変化、あるいは、結晶構造の相変化等を用いたものを挙げることができる。
第2の実施の形態に関わる図6に例示するように、W長は「TRB1:TRB2:TRB3=1:2:4」に限定されず、その他の比率の組み合わせでも可能である。また、第1の実施の形態で例示したW長は「TRB1:TRB2=1:3」に限定されず、例えば、1:2、1:4、1:5、…と、どのようにしてもよい。
また、プログラム時とリード時の両方でオンする第1セルトランジスタTRB1のW長を、他のセルトランジスタのW長より小さくすることに限定されない。記憶素子がフューズ素子Fの場合、書き込み電流Iwが読み出し電流Irより各段に大きい電流値が必要なので、その電流差が大きい場合では、第1セルトランジスタTRB1のW長を、他のセルトランジスタのW長より小さくすることが望ましい。ただし、特に上述した他の抵抗変化型メモリデバイスで、この電流差が比較的小さい場合等にあっては、第1セルトランジスタTRB1のW長を、他のセルトランジスタのW長と同じか、より小さくすることもできる。
第1および第2の実施の形態では、外部からの制御信号である書き込み制御信号(WRITE)または切り替え信号WTEST0,WTEST1と、内部のロジック回路5(およびワード線駆動回路4)により、セルトランジスタの切り替えを行なっている。セルトランジスタの切り替えを、外部の制御信号のみで行なうこともできる。その場合、第1アクセス線AL1、第2アクセス線AL2(および第3アクセス線AL3)の各々の駆動信号が外部から制御信号として入力される。
また、第2の実施の形態でテスト後の切り替え信号WTEST0,WTEST1を最適化した後は、内部のレジスタで保持するようにした如く、セルトランジスタの切り替えを内部の回路のみで制御することもできる。この場合「内部の回路」としては、ロジック回路5と不図示のレジスタを含む構成が例示される。
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
例えば、第2の実施の形態では、リード時およびプログラム時に使用するか否か(オンするかオフするか)が切り替え信号に基づいて決定されるセルトランジスタの数が2である場合についての説明がなされていたが、その数は、3つ以上であってもよい。
また、上記実施の形態等では、リード時およびプログラム時に常に使用される(オンする)セルトランジスタの数が1つである場合についての説明がなされていたが、その数は、2つ以上であってもよい。
Claims (8)
- 複数のメモリセルが少なくとも1行分配置されたメモリセルアレイを備え、
前記メモリセルは、
流れる電流に応じて抵抗値が変化する記憶素子と、
前記記憶素子に直列接続されるとともに、互いに並列接続された複数のセルトランジスタと
を有する
半導体デバイス。 - 各メモリセルにおいて前記複数のセルトランジスタのうち少なくとも1つが他のセルトランジスタとは独立してオンオフすることが可能な態様で、各セルトランジスタのゲートに接続された複数のアクセス線を備えた
請求項1に記載の半導体デバイス。 - 前記複数のメモリセルの配列が1行である場合にはメモリセルごとに、前記複数のメモリセルの配列が複数行×複数列である場合には列ごとに、前記記憶素子に相対的に大きな第1電流を流す第1電流経路と、前記記憶素子に相対的に小さい第2電流を流す第2電流経路とを備えるとともに、
各メモリセルにおいて、前記第2電流経路に前記第2電流を流すときにオンするセルトランジスタの数が、前記第1電流経路に前記第1電流を流すときにオンするセルトランジスタの数より小さくなるように、各メモリセルに含まれる複数のセルトランジスタのオンオフを制御する制御回路を備える
請求項2に記載の半導体デバイス。 - 各メモリセルは、前記複数のセルトランジスタとして、1つの第1セルトランジスタと、1つの第2セルトランジスタとを含み、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第1電流を流すときに前記第1セルトランジスタをオンさせ、前記記憶素子に前記第2電流を流すときにも前記第1セルトランジスタをオンさせ、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第1電流を流すときに前記第2セルトランジスタをオンさせ、前記記憶素子に前記第2電流を流すときには前記第2セルトランジスタをオフさせる
請求項3に記載の半導体デバイス。 - 前記複数のアクセス線は、
1行内の各メモリセルに含まれる第1セルトランジスタのゲートに接続された1つの第1アクセス線と、
1行内の各メモリセルに含まれる第2セルトランジスタのゲートに接続された1つの第2アクセス線と
を含み、
前記制御回路は、第1制御信号を前記第1アクセス線に入力するとともに、前記第1制御信号と第2制御信号とにより生成される第3制御信号を前記第2アクセス線に入力することにより、前記第1セルトランジスタおよび前記第2セルトランジスタのオンオフを制御する
請求項4に記載の半導体デバイス。 - 各メモリセルは、前記複数のセルトランジスタとして、1つの第1セルトランジスタと、複数の第2セルトランジスタとを含み、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第1電流を流すときに前記第1セルトランジスタをオンさせ、前記記憶素子に前記第2電流を流すときにも前記第1セルトランジスタをオンさせ、
前記制御回路は、各メモリセルにおいて、前記記憶素子に前記第1電流を流すときに全ての第2セルトランジスタをオンさせ、前記記憶素子に前記第2電流を流すときに前記複数の第2セルトランジスタの一部である1または複数のセルトランジスタだけをオンさせる
請求項3に記載の半導体デバイス。 - 前記複数のアクセス線は、
1行内の各メモリセルに含まれる第1セルトランジスタのゲートに接続された1つの第1アクセス線と、
1行内の各メモリセルに含まれる複数の第2セルトランジスタのゲートに、メモリセルごとに1つずつ接続された複数の第2アクセス線と
を含み、
前記制御回路は、第1制御信号を前記第1アクセス線に入力するとともに、前記第1制御信号と第2制御信号とにより生成される第3制御信号を前記複数の第2アクセス線に入力することにより、前記第1セルトランジスタおよび前記複数の第2セルトランジスタのオンオフを制御する
請求項6に記載の半導体デバイス。 - 前記記憶素子は、流れる電流に応じて抵抗値が不可逆的に変化する電気フューズ素子である
請求項2に記載の半導体デバイス。
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