JP2010050456A - プログラマブル・リード・オンリ・メモリ - Google Patents

Abstract

【課題】行依存を低減し、かつ、メモリ・セルの歩留まりを改善するための装置および方法が望まれる。
【解決手段】メモリ・セルのアレイにおいて、メモリ・セルは、ヒューズおよび少なくとも１つのトランジスタを含む。トランジスタは、ヒューズのプログラミングおよび検出を制御するために使用される。プログラム電圧は、第１および第２導電層のスタックに印加される。スタックの第１部分は、プログラム電圧をセルのトランジスタの端子に結合する。スタックの第２部分は、プログラム電圧を他のセルのトランジスタの端子に結合する。
【選択図】図２Ａ

Description

ここに開示された主題は、一般に、メモリ装置の分野に関する。

プログラマブル・リード・オンリ・メモリ（ＰＲＯＭ）装置は、典型的には、マイクロプロセッサのような集積回路装置を形成およびテストするため、および、メモリ・キャッシュをテストおよび形成するために使用される。今日、ヒューズ・アレイが情報を格納するためにＰＲＯＭ装置内で利用される。

本発明の実施例は、図面において、制限目的ではなく例示目的で示され、図中の同様の参照番号は同様の要素を示す。
先行技術のＰＲＯＭアレイを示す。 セルのソース端子をプログラム電圧端子に接続するための先行技術の方法を単純化した例を示す。 異なるメモリ・セルのソース端子の電圧が異なる電圧を経験する行依存の例を示す。 本発明の実施例に従って、ＰＲＯＭアレイを示す。 本発明の実施例に従って、ＰＭＯＳトランジスタの実施例を示す。 本発明の実施例に従って、セルに導電的に結合された金属層を有する半導体構造例の単純化された断面図を示す。 本発明の実施例に従って、プログラム装置に関連するヒューズを配置する方法の平面図を示す。 本発明の実施例に従って、レベルシフタの一例を示す。 本発明の実施例に従って、レベルシフタを動作させるために生成された信号の一例を示す。 本発明の実施例に従って、ＰＲＯＭアレイの他の実施例を示す。 本発明の実施例に従って、センス増幅器の構成を示す。 本発明の実施例に従って、ＰＲＯＭアレイ内のセルのプログラミング中に生成された信号のタイミング図を示す。 本発明の実施例に従って、ＰＲＯＭアレイ内のセルの読取りモード中に生成された信号のタイミング図を示す。 本発明の実施例に従って、メモリ・セルのアレイを構築する方法のフローチャートを示す。 本発明の一実施例に従って、ヒューズ・セル・アレイを利用するＰＲＯＭを組み込んだシステムを示す。 本発明の実施例に従って、複数の列が同一センス増幅器を共有する、複数列のインターリービング配置を示す。

本明細書全体を通して、「一実施例」または「実施例」とは、実施例に関して記述された特定の形状、構造、または特徴が、本発明の少なくとも１つの実施例に含まれることを意味する。したがって、明細書全体を通して様々な箇所で「一実施例において」または「ある実施例」という語句が用いられるが、必ずしも全てが同じ実施例を参照するものではない。さらに、特定の外観、構造、または特徴は、１またはそれ以上の実施例において組み合わせることも可能である。

一実施例において、プログラマブルＲＯＭ（ＰＲＯＭ）アレイは、行および列に配置されたメモリ・セルのアレイを含む。各メモリ・セルは、ＰＭＯＳトランジスタおよびプログラマブル・ヒューズを含む。一実施例では、各メモリ・セルのプログラム端子は、スタックされた導電層を通って電源に結合され、各層は、１またはそれ以上のビアを使用して導電的に結合される。

図１Ａは、先行技術のＰＲＯＭアレイ１００を示す。ＰＲＯＭアレイ１００は、ヒューズ要素および直列接続されたＮＭＯＳトランジスタを使用するセルを含む。ヒューズ要素は、ポリシリコン、金属、または他の材料で形成される。金属層は、プログラム端子ＶＣＣＦＨＶをメモリ・セルのドレイン端子の結合し、また、ＶＳＳ（接地とも称される）を列内のメモリ・セルのソース端子に接続する。

図１Ｂは、セルのソース端子をプログラム電圧端子に接続するために金属層を使用する先行技術の方法を単純化した例を示す。ソース端子を接地（例えばＶＳＳ）に結合するために金属層を使用するので、ＰＲＯＭアレイ１００は、行依存(row dependency)を伴い、その結果、ＶＳＳから遠いメモリ・セルは、ＶＳＳに近いメモリ・セルに比べて良好に動作しない。

図１Ｃは、同列内の異なるメモリ・セルのソース端子における電圧が、異なる電圧を伴う行依存の例を示す。メモリ・セル内のトランジスタをオンにするために、ゲート電圧は、少なくともそのトランジスタに対するスレッショルド電圧だけソース電圧を超えなければならない。経路１５０に沿う寄生抵抗のために、行３３内のセルのソース電圧ＶＳ１は、行０内のセルのソース電圧ＶＳ２よりもはるかに高い。行０内のセルのより低いソース電圧ＶＳ２により、行０内のセルは適切に機能する。しかしながら、高いソース端子電圧ＶＳ１によって逆ボディ・バイアスが生じ、これがはるかに高い装置スレッショルド電圧を導き、したがって、行３３内のセルのＮＭＯＳトランジスタを通るプログラム電流は、行０内のそれよりもより小さくなる。セルを通る小さい電流は、セルのヒューズをプログラムしない。したがって、セルを読取る間に、センス増幅器は、プログラムされたヒューズの状態を検出することができず、それによって、ヒューズの歩留まりを落とす。

行依存を低減し、かつ、メモリ・セルの歩留まりを改善するために、様々な技術を用いることができる。１つの技術は、端子ＶＣＣＦＨＶにおいてより高いプログラム電圧を使用することを含み、その結果、より高位の番号が付された行（例えば、接地（ＶＳＳ）からより遠い行）内のセルは、よりよく動作するであろう。しかしながら、このより高いプログラム電圧によって、ヒューズ・プログラミングの間に、装置の信頼性に対する懸念および接合漏洩の増加を引き起こす可能性がある。さらに、より高いプログラム電圧によって、より低位の番号が付された行内のいくつかのヒューズ・セルが過熱し、歩留まりおよびヒューズの信頼性に影響を及ぼす。

他の技術は、プログラミング電圧を、より低位の行（例えば、接地により近い行）に基づいて低電圧に設定することである。しかしながら、低電圧は、より高位の行内のセルをプログラムするために十分ではない。

図２Ａは、本発明の実施例に従って、ＰＲＯＭアレイ２００を示す。アレイ２００は、行および列の選択信号によってアドレス可能なセルを含む。一実施例では、セル（例えば、２０６−Ａ，２０６−Ｂ，２１６−Ａ，２１６−Ｂ，２２６−Ａ，２２６−Ｂ）は、ヒューズ（例えば、２０８−Ａ，２０８−Ｂ，２１８−Ａ，２１８−Ｂ，２２８−Ａ，２２８−Ｂ）およびトランジスタ（例えば、２１０−Ａ，２１０−Ｂ，２２０−Ａ，２２０−Ｂ，２３０−Ａ，２３０−Ｂ）を含む。一実施例では、ヒューズは、ポリシリコンおよび様々な金属を含む、当業者間で既知の任意の材料で形成される。一実施例では、トランジスタは、ＰＭＯＳトランジスタ、垂直ドレインＮＭＯＳ（ＶＤＮＭＯＳとも呼ばれる。）、垂直ソースおよびドレインＮＭＯＳ（ＶＳＤＮＭＯＳとも呼ばれる。）のような任意のトランジスタである。

アレイ２００は、セルの１またはそれ以上の冗長行を含む。冗長行は、アレイ２００のプロセスおよびヒューズの歩留まり目標に適合させるために、１またはそれ以上の行を修復するために使用することができる。

図２Ｂは、本発明の実施例に従って、セル内で使用可能なＰＭＯＳトランジスタの実施例を示す。この実施例では、セル内の単一のＰＭＯＳは、共に結合されたソース端子、共に結合されたドレイン端子、および、別の端子に結合されたゲート端子を有する複数のＰＭＯＳ装置に分割される。他の実施例では、ゲート端子は、共に、同一端子に結ばれてもよい。

各トランジスタの基板およびソース端子（例えば、２１１−Ａ，２２１−Ａ）の両方は、端子ＶＣＣＦＨＶに導電的に結合される。一実施例では、図２Ｃに関して記述される技術が、端子ＶＣＣＦＨＶを各トランジスタのソース端子に結合するために用いられる。図２Ｃは、本発明の実施例に従って、プログラム電圧端子をセルのプログラム端子に導電的に結合する導電層１〜９を有する半導体構造２５０の一例の単純化した断面図を示す。半導体構造２５０は、ビアを使用して導電的に結合された複数の導電層９〜１を含む。図では示されないが、金属層は十字形に交差するように配置され、その結果、１列おきの行内の導電層が平行になる。従って、図では示されないが、図中の２つのスタックのうち、金属層２，４，６，８が連続的になるであろう。導電層９〜１およびビアのスタックは、プログラム電圧端子（例えばＶＣＣＦＨＶ）を、セル０のトランジスタのソース端子に導電的に結合する。導電層９〜１およびビアの別のスタックは、プログラム電圧端子（例えばＶＣＣＦＨＶ）を、セル１のトランジスタのソース端子に導電的に結合する。スタックの他の実施例は、１０またはそれ以上の金属層を有する。その場合は、層９が最も高位の番号が付された金属層になる。

従って、図２Ｃのスタックを使用することによって、プログラム電圧端子からメモリ・セルのプログラム端子に至る導電経路を、図１Ｂの導電経路よりも短くすることができる。図２Ｃの導電経路を使用することにより、寄生抵抗によって引き起こされるソース端子電圧の変化を低減することもできる。従って、行依存は、寄生抵抗の低減によって低減される。行依存が低減されることにより、端子ＶＣＣＦＨＶにおける単一のプログラミング電圧を、アレイ内の全てのセルをプログラムするために使用することができる。さらに、行依存が低減されることにより、アレイ２００（図２Ａ）内のセルのプログラム電圧を、アレイ１００（図１Ａ）内のセルのプログラム電圧に比べて低減することができる。

図２Ａを再び参照して、各ＰＭＯＳトランジスタのゲート端子（例えば、２１１−Ｂ，２２１−Ｂ）は、行選択信号を受信するために結合される。一実施例では、メモリ・セルのトランジスタのゲート端子は、行選択信号に結合される。

アレイ２００は、プログラミングおよび検出のための特定のセルを選択するために、行および列のデコード論理回路を含む。それぞれの列が、プログラムされたメモリ・セルのための検出回路を共有する場合は、単一の行が一度に読取られる。列ｍおよび列ｎ内のセルからのデータは、それぞれ、ｂｉｔ＿ｍおよびｂｉｔ＿ｎで表わされる。

行信号生成器２０２は、行選択信号（例えば、ｒｏｗ＿ｍ，ｒｏｗ＿ｎ，ｒｏｗ＿ｒｅｄ）をレベルシフタ（例えば、ＬＳ２０４−Ａ，ＬＳ２１４−Ａ，ＬＳ２２４−Ａ）に供給する。セルがプログラムのために選択されない場合は、レベルシフタが電圧をＶＣＣからＶＣＣＦＨＶに変換し、ＰＭＯＳトランジスタをオフにする。セルがプログラムまたは検出のために選択された場合は、その行選択信号が接地に設定され、メモリ・セル内のＰＭＯＳトランジスタをオンにする。セルがプログラムされた後、端子ＶＣＣＦＨＶはＶＣＣに結合され、レベルシフタは、電圧変換を適用することなく、通常のインバータまたはバッファの役割を果たす。

列信号生成器２４０は、列選択信号を選択された列に供給する。選択された列は、直列接続されたＮＭＯＳトランジスタ構成（例えば、２３１−Ａ，２３２−Ａ，２３１−Ｂ，２３２−Ｂ）で列選択信号を受信する。直列接続ＮＭＯＳトランジスタ構成は、列信号生成器２４０からの列選択信号によって制御される。直列接続構成内の上部のＮＭＯＳのゲート（例えば、２３１−Ａ，２３１−Ｂ）は、プログラミング中に通常のＶＣＣで保持される制御信号に結合される。直列接続ＮＭＯＳトランジスタ２３１−Ａ，２３２−Ａ，２３１−Ｂ，２３２−Ｂは、ＶＳＳから通常のＶＣＣまで動作する。ＶＳＳは接地に設定されてもよい。スタンバイ・モード中に、両方の直列接続ＮＭＯＳトランジスタのゲート端子は、ＶＳＳに設定され、漏洩を低減するためにヒューズ・アレイを遮断する。

図示されないが、行信号生成器２０２および列信号生成器２４０は、必要なデコードを提供するために、スキャン・フリップフロップまたはカウンタを使用して実行される。

図２Ｄは、本発明の実施例に従って、プログラム装置に関連するヒューズを配置する方法の平面図を示す。構造２５２は、プログラム装置（例えば、１またはそれ以上のＰＭＯＳトランジスタ）に隣接して配置されたヒューズを有するのに対し、構造２５４は、プログラム装置（例えば、１またはそれ以上のＰＭＯＳトランジスタ）の上に配置されたヒューズ有する。構造２５２では、ヒューズおよびプログラム装置は水平方向に互いに隣接して配置され、より大きい平面領域を占める。構造２５４では、ヒューズはプログラム装置の上または下にスタックされ、より小さい平面領域を占める。実質的にヒューズ・ビット・セルは、結果としてより低い領域を具備するであろう。

図２Ｅは、本発明の実施例に従って、レベルシフタ２６０の一例を示す。端子ｂは、行選択信号（例えば、ｒｏｗ＿ｍ、ｒｏｗ＿ｎ、またはｒｏｗ＿ｒｅｄ）を受信する。メモリ・セル内のＰＭＯＳ装置のゲートを制御するために、端子ＯＵＴは、行信号（例えば、ｒ＿ｍ、ｒ＿ｎ、またはｒ＿ｒｅｄ）を行に供給する。

図２Ｆは、本発明の実施例に従って、メモリ・セルのプログラミング中にレベルシフタを動作するために生成される信号の一例を示す。プログラム制御信号ｃｔｌが電圧レベルＶｃｃまで上昇した後、端子ＶＣＣＦＨＶの電圧は、ＶｃｃからＶＣＣＦＨＶまで上昇する。端子ＶＣＣＦＨＶの電圧がレベルＶＣＣＦＨＶまで増加することによって、端子ＯＵＴの電圧がレベルＶＣＣＦＨＶまで増加し、各メモリ・セルＰＭＯＳをオフにする。プログラムするための行の選択によって、端子ＩＮの信号はＶＳＳに降下し、それによって、端子ＯＵＴの信号がＶＳＳに降下する。セルをプログラムした後、端子ＩＮの電圧はＶｃｃに上昇し、それによって端子ＯＵＴ電圧がＶＣＣＦＨＶに上昇する。

図２Ｇは、本発明の実施例に従って、センス増幅器を示すＰＲＯＭアレイ２７５の一実施例を示す。

図２Ｈは、本発明の実施例に従って、センス増幅器の２つの構成を示す。信号ｓｅｎｓｅｂは、信号ｓｅｎｓｅの反転バージョンである。

図３は、本発明の実施例に従って、ＰＲＯＭアレイ内のセルのプログラム中に生成された信号のタイミング図を示す。図３の例は、行ｍおよび列ｍに位置するセルをプログラムするためのものである。信号ｒ＿ｍは、電圧ＶＣＣＦＨＶからＶＳＳまで遷移する。プログラム制御信号のｃｏｎｔｒｏｌ＿ｍはＶＣＣへ遷移し、ＮＭＯＳトランジスタ２３１−Ａをオンにする。さらに、列選択信号ｃｏｌｕｍｎ＿ｍはＶＣＣに遷移し、ＮＭＯＳトランジスタ２３２−Ａをオンにする。トランジスタ２１０−Ａのゲートは、信号ｒ＿ｍに結合される。セルのＰＭＯＳトランジスタ２１０−Ａの基板およびソースの両方は、最初はＶＣＣＦＨＶと同一電圧レベルである。トランジスタ２１０−Ａのゲートの電圧ＶＳＳは、トランジスタ２１０−Ａをオンにする。選択されたセルのヒューズ要素２０８−Ａを通過する電流は、それによってヒューズ要素２０８−Ａをプログラムし、ヒューズ内に大きな事後燃焼抵抗を生成する。選択されなかった行（例えば、行ｎおよび冗長行）については、トランジスタのゲートはＶＣＣＦＨＶであり、その結果、トランジスタはオフになる。

図３は、ｒ＿ｍがＶＳＳに変化する前に、ｃｏｌｕｍｎ＿ｍがＶＣＣにスイッチする場合を示すことに注意されたい。しかしながら、この順序は必ずしも要求されない。信号Ｃｏｌｕｍｎ＿ｍおよびｒ＿ｍは、異なる時期にスイッチしてもよい。従って、信号のｒ＿ｍは、ｃｏｌｕｍｎ＿ｍがＶＣＣへスイッチする前にＶＳＳにスイッチしてもよい。

図４は、本発明の実施例に従って、ＰＲＯＭアレイ内のセルの読取り（検出）モード中の信号のタイミング図を示す。図４の例は、行ｍに位置するセルに格納された内容を読取るためのものである。この例において、全ての行のセルは、同時に読取ることができる。全ての列選択信号（例えば、信号ｃｏｎｔｒｏｌ＿ｍおよびｃｏｌｕｍｎ＿ｍ）は、行内の全てのセルを読取るためにオフにされる。信号ｒ＿ｍは、電圧ＶＣＣからＶＳＳに変化する。信号ｒ＿ｍが電圧ＶＳＳである場合、行ｍのＰＭＯＳトランジスタはオンになり、その結果、行ｍ内のヒューズを通って電流が流れる。各行をオンにすることによって、行内の各セルのヒューズ抵抗は、センス増幅器の内部の参照ヒューズ抵抗と比較され、デジタル値を出力する。同一行内の各セルは、プログラムされたヒューズを、それぞれのセンス増幅器内部の参照ヒューズと比較するために異なるセンス増幅器を有しているので、同一行内の全てのセルは同時に読取ることができる。センス増幅器からのデジタル・データは、フリップフロップのようなデジタル格納装置に格納することができる。

図５は、本発明の実施例に従って、メモリ・セルのアレイを構築するための方法のフローチャートを示す。ブロック５０２は、複数のメモリ・セルを形成する段階を含む。一実施例では、メモリ・セルは、セル２０６−Ａと同じ方法で形成される。

ブロック５０４は、メモリ・セルのプログラム端子を、プログラム電圧端子に導電的に結合する段階を含む。一実施例では、プログラム端子は、ＰＭＯＳトランジスタのソース端子である。金属層は、プログラム電圧を、１またはそれ以上のメモリ・セルのソース端子に結合する。例えば、金属層は、図２Ｂに関して記述された方法で、プログラム電圧をソース端子に結合する。

図６は、本発明の一実施例に従って、ヒューズ・セル・アレイを利用するＰＲＯＭを組み込んだシステムの一例を示す。図のように、システム６００は、ＰＲＯＭ６０１を有する集積回路６０３、および、集積回路６０３に結合された１またはそれ以上の大容量格納装置６２０を含む。様々な実施例では、集積回路６０３は、マイクロプロセッサまたは特定用途向けＩＣ（ＡＳＩＣ）である。上述のように、ＰＲＯＭ６０１は、ここで記述されたヒューズ・セル・アレイを含んでもよい。システム６００は、サーバからデスクトップ、ラップトップ、タブレット、および／またはハンドヘルド・コンピュータまで、広範囲のフォームファクタ内で実施することができる。さらに、システム６００は、様々なコンピューティングおよび／または通信に関する課題を解決するために、様々なオペレーティング・システムおよび／またはアプリケーションを与えられる。

図７は、本発明の実施例に従って、複数の列が同一のセンス増幅器を共有する、複数の列インターリービング配置を示す。この構成は、４またはそれ以上の列のインターリービングに変更することができる。ＰＭＯＳトランジスタ（またはトランスミッション・ゲート）は、ビット・ライン信号を通過させる。検出中、信号ｃｃｔｌは０に設定され、セル０／１は、信号ｍｕｘｓｅｌ＝０／１基づいて選択され、ｂｉｔ０または１を選択する。センス増幅器を共有することによって、セル領域を縮小することができる。

ＲＥＡＤ ＭＵＸ内のＰＭＯＳトランジスタのいずれかは、トランスミッション・ゲートまたはＮＭＯＳトランジスタとして実行されることに注意されたい。

本発明の実施例は、機械実行可能な命令が格納された１またはそれ以上の機械読取り可能な媒体を含み、例えば、コンピュータ、コンピュータのネットワーク、または他の電子装置によって実行されたとき、１またはそれ以上の機械によって、本発明の実施例に従って動作が実行されるようなコンピュータ・プログラム製品として提供される。機械読取り可能な媒体は、フレキシブル・ディスク、光ディスク、ＣＤ−ＲＯＭ（コンパクト・ディスク・リード・オンリ・メモリ）、および、光磁気ディスク、ＲＯＭ（リード・オンリ・メモリ）、ＲＡＭ（ランダム・アクセス・メモリ）、ＥＰＲＯＭ（消去可能プログラム可能リード・オンリ・メモリ）、ＥＥＰＲＯＭ（電気的に消去可能プログラム可能リード・オンリ・メモリ）、磁気または光カード、フラッシュ・メモリ、あるいは機械実行可能な命令の格納に適した他のタイプの媒体／機械読取り可能な媒体を含むが、それらに制限されない。

図面および以上の記述は、本発明の例示である。多くの機能的に異なるアイテムとして示されたが、当業者であれば、かかる要素の１つまたはそれ以上は、単一の機能要素に組み合わせることが可能であることを理解するであろう。あるいは、特定の要素を、多数の機能要素に分けることも可能である。１つの実施例の要素を、他の実施例に加えることも可能である。例えば、ここに記述されたプロセスの順序は、変更することも可能であり、また、ここに記述された方法に制限されない。さらに、フローチャートに示された動作は、必ずしも示された順序で実行される必要はなく、また、必ずしもこれらの全ての行為を実行する必要もない。さらに、他の行為に依存しない行為は、他の行為と平行して実行されてもよい。しかしながら、本発明の範囲は、決してこれら特定の例によって制限されることはない。明細書中に明示的に示されているか否かを問わず、構造、寸法、および使用する材料が相違するような多数のバリエーションが可能である。本発明の範囲は、以下の特許請求の範囲と少なくとも同程度に広い。

１５０ 経路
２０２ 行信号生成器（デコーダ）
２４０ 列信号生成器

Claims (24)

1. 電圧供給端子と、
   少なくとも２つのスタックされた導電層と、
   第１セルと、
   から構成された機器であって、
   前記第１セルは、少なくとも第１端子を有するトランジスタを含み、
   前記第１端子は、前記少なくとも２つのスタックされた導電層の一部を使用して前記電圧供給端子に導電的に結合される、
   ことを特徴とする機器。
2. 前記第１セルは、前記トランジスタに導電的に結合されたヒューズをさらに含むことを特徴とする請求項１記載の機器。
3. 前記ヒューズは、１またはそれ以上の金属およびポリシリコンから選択された材料を含むことを特徴とする請求項２記載の機器。
4. 前記第１セルは、ヒューズをさらに含み、
   前記トランジスタは、第２端子および第３端子を含み、
   前記第２端子は、行選択信号を受信するために結合され、
   前記第３端子は、前記ヒューズに結合される、
   ことを特徴とする請求項１記載の機器。
5. 前記トランジスタは、少なくとも１つのＰＭＯＳトランジスタを含み、
   前記第１端子は、ソース端子を含み、
   前記第２端子は、ドレイン端子を含み、
   前記第３端子は、ゲート端子を含む、
   ことを特徴とする請求項４記載の機器。
6. 前記少なくとも２つのスタックされた導電層は、ビアを通って第２金属層に導電的に結合された第１金属層を少なくとも含むことを特徴とする請求項１記載の機器。
7. 前記ヒューズは、前記トランジスタが位置する平面上の平面内に位置することを特徴とする請求項４記載の機器。
8. 前記ヒューズは、前記トランジスタの平面とほぼ同じ平面内に位置することを特徴とする請求項４記載の機器。
9. 第２セルをさらに含むことを特徴とする請求項１記載の機器。
10. 前記第２セルは第１端子を含み、前記少なくとも２つのスタックされた導電層の第２部分は、前記電圧供給端子を、前記第２セルの前記第１端子に導電的に結合することを特徴とする請求項９記載の機器。
11. 第１および第２センス増幅器、ならびに、セルの第１および第２列をさらに含み、前記セルの第１列は前記第１センス増幅器を使用し、かつ、前記セルの第２列は前記第２センス増幅器を使用することを特徴とする請求項１記載の機器。
12. センス増幅器およびセルの複数列をさらに含み、前記セルの複数列は、同一のセンス増幅器を共有することを特徴とする請求項１記載の機器。
13. 行を選択するための行選択論理と、
    列を選択するための列選択論理と、
    前記選択された行内のセルに印加される電圧を調整するためのシフト論理と、
    をさらに含むことを特徴とする請求項１記載の機器。
14. プログラム電圧を受け入れるためのプログラム電圧端子を形成する段階と、
    第１端子を有する第１メモリ・セルを形成する段階と、
    導電層のスタックを形成する段階と、
    から構成され、
    前記第１および第２導電層の部分は、前記プログラム電圧端子を、前記第１メモリ・セルの前記第１端子に導電的に結合する、
    ことを特徴とする方法。
15. 前記第１メモリ・セルは、ヒューズおよびトランジスタを含み、
    前記トランジスタは、前記第１端子、第２端子、および第３端子を含み、
    前記第２端子は、行選択信号を受信するために結合され、
    前記第３端子は、前記ヒューズに結合される、
    ことを特徴とする請求項１４記載の方法。
16. 前記トランジスタは、少なくとも１つのＰＭＯＳトランジスタを含み、
    前記第１端子は、ソース端子を含み、
    前記第２端子は、ドレイン端子を含み、
    前記第３端子は、ゲート端子を含む、
    ことを特徴とする請求項１５記載の方法。
17. 前記ヒューズは、１またはそれ以上の金属およびポリシリコンから選択された材料を含むことを特徴とする請求項１６記載の方法。
18. 前記スタックの導電層間にビアを形成する段階をさらに含むことを特徴とする請求項１４記載の方法。
19. 第１端子を有する第２メモリ・セルを形成する段階と、
    前記スタックの第２部分を前記第２メモリ・セルの前記第１端子に結合する段階と、
    をさらに含むことを特徴とする請求項１４記載の方法。
20. 行を選択するための行選択論理を形成する段階と、
    列を選択するための列選択論理を形成する段階と、
    前記選択された行内のセルに印加される電圧を調整するためのシフト論理を形成する段階と、
    をさらに含むことを特徴とする請求項１４記載の方法。
21. メモリ装置であって、
    電圧供給端子、
    少なくとも２つのスタックされた導電層、および、
    第１セル、
    を含み、
    前記第１セルは、少なくとも第１端子を有するトランジスタを含み、
    前記第１端子は、前記少なくとも２つのスタックされた導電層の一部を使用して前記電圧供給端子に導電的に結合される、
    メモリ装置と、
    前記メモリ装置のプログラミングを要求するためのプロセッサと、
    前記プロセッサに通信可能に結合された１またはそれ以上の大容量格納装置と、
    から構成されることを特徴とするシステム。
22. 前記第１セルは、ヒューズさらに含み、
    前記トランジスタは、第２端子および第３端子を含み、
    前記第２端子は、行選択信号を受信するために結合され、
    前記第３端子は、前記ヒューズに結合される、
    ことを特徴とする請求項２１記載のシステム。
23. 前記トランジスタは、少なくとも１つのＰＭＯＳトランジスタを含み、
    前記第１端子はソース端子を含み、
    前記第２端子はドレイン端子を含み、
    前記第３端子はゲート端子を含む、
    ことを特徴とする請求項２２記載のシステム。
24. 前記少なくとも２つのスタックされた導電層は、ビアを通って第２金属層に導電的に結合された第１金属層を少なくとも含むことを特徴とする請求項２２記載のシステム。

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