TWI430274B - 記憶體裝置、用於記憶體的方法與記憶體系統 - Google Patents
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Description
於此所揭露之標的大體上係與記憶體元件領域有關。
可規劃唯讀記憶體(PROM)元件一般係用來組配與測試諸如微處理器的積體電路元件,以及用來測試與組配高速緩衝記憶體。熔絲陣目前被運用在PROM元件中以儲存資訊。
依據本發明之一實施例,係特地提出一種裝置,其包含:一個電壓供應端子;至少兩個堆疊的傳導層;以及一個第一胞元,其中該第一胞元包含具有至少一個第一端子的一個電晶體,並且該第一端子利用該等至少兩個堆疊傳導層之一部份,傳導性地耦接至該電壓供應端子。
依據本發明之一實施例,亦提出一種方法,其包含下列步驟:形成用以接收一個規劃電壓的一個規劃電壓端子;形成具有一個第一端子的一個第一記憶體胞元;以及形成數個傳導層的一個堆疊,其中之第一與第二傳導層之一部份傳導性地將該規劃電壓端子耦接至該第一記憶體胞元之該第一端子。
依據本發明之一實施例,更提出一個系統,其包含:一個記憶體元件,該記憶體元件包含:一個電壓供應端子,至少兩個堆疊的傳導層,以及一個第一胞元,其中該第一胞元包含具有至少一個第一端子的一個電晶體,並且該第一端子利用該等至少兩個堆疊傳導層之一部分,傳導性地耦接至該電壓供應端子;一個處理器,用以請求規劃該記憶體元件;以及聯通性地耦接至該處理器的一個或多個大量儲存體裝置。
本發明之實施例於圖式中係作為範例來說明,而非限制,其中,這些圖式中之相似參考號碼指涉相似元件。
第1A圖描繪先前技術中的一個PROM陣列。
第1B圖描繪用以將數個胞元之源極端子連接至一個規劃電壓端子之先前技術方式的一個簡化範例。
第1C圖描繪列相關的一個範例,其中不同記憶體胞元的源極端子之電壓會經歷不同的電壓。
第2A圖依據本發明的一個實施例,描繪一個PROM陣列。
第2B圖依據本發明的一個實施例,描繪一個PMOS電晶體之實施例。
第2C圖依據本發明的一個實施例,描繪一個範例半導體結構的簡化斷面透視圖,其具有傳導性耦接至胞元的金屬層。
第2D圖依據本發明的一個實施例,描繪相應於一個規劃元件而安排一個熔絲的一個由上而下的透視圖。
第2E圖依據本發明的一個實施例,描繪一個位準移位器之範例。
第2F圖依據本發明的一個實施例,描繪產生用來操作一個位準移位器之訊號的一個範例。
第2G圖依據本發明的一個實施例,描繪另一個PROM陣列實施例。
第2H圖依據本發明的一個實施例,描繪數個感測放大器之組態。
第3圖依據本發明的一個實施例,描繪於一個PROM陣列中的一個胞元之規劃過程中,所產生的訊號之時序圖。
第4圖依據本發明的一個實施例,描繪在一個PROM陣列中的一個胞元之讀取模式過程中,所產生的訊號之時序圖。
第5圖依據本發明的一個實施例,描繪建構一個記憶體胞元陣列之方式的一個流程圖。
第6圖描繪併入了一個PROM系統的範例,此PROM運用依據本發明之一實施例的一個熔絲胞元陣列。
第7圖依據本發明的一個實施例,描繪一個多行交錯排列,其中有多行共享相同的感測放大器。
貫穿本說明書之對於「一實施例」或「一個實施例」之指涉,意指關於此實施例所說明的一個特定的特色、結構或特徵係被包括在本發明之至少一個實施例中。因此,貫穿本說明中,多處出現之「在一實施例中」或「在一個實施例中」等詞語不需全都指涉相同的實施例。甚至,可能會在一個或多個實施例中合併特定的特色、結構或特徵。
在一個實施例中,一個可規劃ROM(PROM)陣列可包括被安排成行列的一個記憶體胞元陣列。各個記憶體胞元可包括一個PMOS電晶體與一個可規劃熔絲。在一個實施例中,各個記憶體胞元的一個規劃端子經由數個堆疊的傳導層耦接至一個供電電源,其中,各層利用一個或多個通孔傳導性地耦合。
第1A圖描繪一個先前技術之PROM陣列100。PROM陣列100包括利用數個熔絲元件與數個串聯NMOS電晶體的數個胞元。這些熔絲元件可係以多晶矽、金屬或其他材料製成。一個金屬層將規劃端子VCCFHV耦接至記憶體胞元之汲極端子,並將VSS(亦稱為接地點)耦接至在一列中之記憶體胞元之源極端子。
第1B圖繪示使用一個金屬層來將胞元的源極端子連接至一個規劃電壓端子的一種先前技術方式之簡化範例。因為使用金屬層來將源極端子耦接到接地點(如VSS),所以PROM陣列100可能會經歷列相關,使得離VSS較遠的記憶體胞元比起離VSS較近的記憶體胞元可拙劣地運作。
第1C圖描繪一個列相關之範例,其中,同一行中的不同記憶體胞元之源極端子的電壓經歷不同的電壓。為了要開啟一個記憶體胞元中之一個電晶體,閘極電壓必須超過源極電壓至少此電晶體的臨界電壓之量。由於沿著路徑150的寄生電阻,故供給在第33行中的一個胞元之源極電壓VS1高於在第0列中的一個胞元之源極電壓VS2。由於供給在第0列中的胞元之較低的源極電壓VS2,故第0列中的胞元可適當地作用。然而,高源極端子電壓VS1會致使反向本體偏壓導向更高的元件臨界電壓,並因此導致針對在第33行中之胞元的流經NMOS電晶體的規劃電流會比在第0行中的小。通過此胞元之低電流不能規劃此胞元的熔絲。因此,在讀取此胞元的過程中,感測放大器無法檢測此熔絲的規劃狀態,從而妥協於熔絲產出。
可使用多種技術來減少列相關以及增進記憶體胞元產出。一種技術牽涉到使用在端子VCCFHV的一個較高的規劃電壓,以使在較高編號的列(如在離接地點(VSS)較遠的列)中之胞元更可能運作。然而,此較高規劃電壓可導致元件可靠度的顧慮,並亦增加在熔絲規劃過程中的接合漏電。較高的規劃電壓亦可能會引起較低編號列中之一些熔絲胞元過度燒灼,並影響產出與熔絲可靠度。
另一種技術是將規劃電壓設定在基於較低列(如較靠近接地點的列)的一個較低電壓。然而,此較低電壓對規劃較高列中的胞元來說可能會不夠。
第2A圖依據本發明之一實施例,描繪一個陣列200。陣列200包括可利用行列選擇訊號來尋址的數個胞元。在一個實施例中,一個胞元(如206-A、206-B、216-A、216-B、226-A與226-B)包括一個熔絲(如208-A、208-B、218-A、218-B、228-A與228-B)以及一個電晶體(如210-A、210-B、220-A、220-B、230-A與230-B)。在一個實施例中,熔絲可能是由任何於此技術領域中所知之材料所製成的,包括多晶矽與多種金屬。在一個實施例中,電晶體可為任何電晶體,諸如PMOS電晶體、垂直汲極NMOS(亦稱為VDNMOS)或垂直源極與汲極NMOS(亦稱為VSDNMOS)。
陣列200可包括一個或多個胞元冗餘列。可利用冗餘列來修復一個或多個缺陷列,以滿足陣列200的程序與熔絲產出目標。
第2B圖依據本發明之一實施,描繪可用在胞元裡的PMOS電晶體的一個實施例。於此實施例中,一個胞元中的單一個PMOS可被分割成將多個PMOS元件,其源極端子均綁定在一起、汲極端子均綁定在一起、且閘極端子綁定在不同的端子上。在另一實施例中,閘極端子可綁定在一起,並且綁定在相同的端子上。
各個電晶體的基體與源極端子(如211-A與221-A)皆可傳導性地耦接至端子VCCFHV。在一個實施例中,就第2C圖所說明的技術可用來將端子VCCFHV耦接至各個電晶體的源極端子。第2C圖依據本發明的一個實施例,描繪一個範例半導體結構250的簡化斷面透視圖,其具有傳導性地將一個規劃電壓端子耦接至胞元之端子的金屬層1到9。半導體結構250包括多個傳導層9到1,其利用通孔來傳導性地耦接。雖然沒有繪出,但金屬層係以一種縱橫交錯的方式來安排的,以使每隔一列的傳導層為平行的。因此,雖然並未繪出,但所描繪的這兩個堆疊的金屬層2、4、6與8會是連續的。傳導層9到1的堆疊與通孔傳導性地將一個規劃電壓端子(如VCCFHV)耦接至第0胞元的電晶體之源極端子。另一個傳導層9到1的堆疊與通孔傳導性地將規劃電壓端子(如VCCFHV)耦接至第1胞元的電晶體之源極端子。另一個堆疊的實施例可具有10個或更多個金屬層。在這個情況中,層9成為最高編號金屬層。
因此,利用第2C圖之堆疊,可獲得和第1B圖之傳導路徑相較之下,較短的從規劃電壓端子到記憶體胞元之規劃端子的傳導路徑。利用第2C圖之傳導路徑,可減少由寄生電阻所引起的源極端子電壓變異。因此,可由於減少的寄生電阻而減少列相關。由於列相關減少,故可利用單一個規劃電壓端子VCCFHV來規劃一個陣列中的所有胞元。甚至,伴隨著列相關之減少,相較於陣列100中之胞元(第1A圖),可減少供給陣列200中之胞元(第2A圖)的規劃電壓。
請參考第2A圖,各個PMOS的閘極端子(如211-B與221-B)可係耦接來接收一個列選擇訊號。在一個實施例中,可將數個記憶體胞元之電晶體的閘極端子耦接至一個列選擇訊號。
陣列200可包括數個列與行解碼邏輯電路,以針對規劃或探測,來選擇一個特定的胞元。當各行共享針對此規劃記憶體胞元之感測迴路時,可一次讀取單一行。各以bit_m與bit_n來表示從第m行與第n行中之胞元來的資料。
列訊號產生器202提供一個列選擇訊號(如row_m、row_n與row_red)給一個位準移位器(如LS 204-A、LS 214-A與LS 224-A。)當一個胞元並未被選擇來做規劃時,一個位準移位器便將VCC的電壓轉變成VCCFHV,以關閉PMOS電晶體。當一個胞元被選擇來做規劃或感測時,其列選擇訊號便被設為接地,以開啟此記憶體胞元中之PMOS電晶體。在規劃一個胞元之後,端子VCCFHV便被綁定在VCC,而一個位準移位器便作用如一個正規的反向器或緩衝器,而不提供電壓轉換。
行訊號產生器240提供一個行選擇訊號給一個所選行。所選行在串聯的NMOS電晶體構造(如231-A與232-A或231-B與232-B)中接收此行選擇訊號。串聯的NMOS電晶體構造係由從行訊號產生器240而來的行選擇訊號控制。在此串聯構造中,最上面的NMOS(如231-A與231-B)之閘極與一個控制訊號綁定,此控制訊號在規劃過程中被保持在一個正規VCC。這些串聯NMOS電晶體231-A、232-A、231-B與232-B之閘極係從VSS操作到正規VCC。可將VSS設為接地。在準備模式中,兩個串聯NMOS電晶體之閘極端子均可被設在VSS來關閉熔絲陣列,以減少漏電。
雖然未示於圖中,但列訊號產生器202與行訊號產生器240可使用掃描正反器或計數器來實施,以提供所欲編碼。
第2D圖依據本發明的一個實施例,描繪相應於一個規劃元件,而安排一個熔絲的一個由上而下的透視圖。結構252具有置於一個規劃元件(如一個或多個PMOS電晶體)旁的一個熔絲,而結構254具有位於一個規劃元件(如一個或多個PMOS電晶體)上的一個熔絲。在結構252中,熔絲與規劃元件在水平方向上被置於彼此旁鄰,而佔據較多的水平區域。在結構254中,熔絲被垂直堆疊在規劃元件的上面或下面,而佔據較少的水平區域。可因而導致具有實質上較低區域的熔絲位元胞元。
第2E圖依據本發明的一個實施例,描繪一個位準移位器260之範例。端子b接收一個列選擇訊號(如row_m、row_n或row_red)。端子OUT提供一個列訊號(如r_m、r_n或r_red)給此列,以控制一個記憶體胞元中之PMOS元件的閘極。
第2F圖依據本發明的一個實施例,描繪在一個記憶體胞元之規劃過程中,產生來操作一個位準移位器之訊號的一個範例。在一個規劃控制訊號ctl升高到電壓位準Vcc後,在端子VCCFHV的電壓便從Vcc升高到VCCFHV。在端子VCCFHV之升高到VCCFHV的電壓增加動作使得在端子OUT的電壓增加到VCCFHV位準,以關閉各個記憶體胞元之PMOS。選擇一列來規劃之動作使得在端子IN的訊號下降到VSS,這使得在端子OUT的訊號下降到VSS。在規劃此胞元之後,端子IN處的電壓便升高到Vcc,這使得端子OUT處的電壓升高到VCCFHV。
第2G圖依據本發明的一個實施例,描繪示出感測放大器的一個PROM陣列275實施例。
第2H圖依據本發明的一個實施例,描繪感測放大器的兩個組態。訊號senseb為訊號sense的反相形式。
第3圖依據本發明的一個實施例,描繪於一個PROM陣列中的一個胞元之規劃過程中所產生的訊號之時序圖。第3圖之範例係用於規劃位於第m列與第n行的一個胞元。訊號r_m從電壓VCCFHV轉變成VSS。規劃控制訊號control_m轉變成VCC以開啟NMOS電晶體231-A。此外,行選擇訊號column_m轉變成VCC以開啟NMOS電晶體232-A。電晶體210-A的閘極耦接至訊號r_m。這些胞元之PMOS電晶體210-A的基體與源極一開始皆同樣位在VCCFHV之電壓位準。在電晶體210-A之閘極的電壓VSS開啟電晶體210-A。一個電流流過所選胞元中之熔絲元件208-A,因而將熔絲元件208-A規劃來在此熔絲中創造一個大的燒後電阻。對於未選擇的列(如第n列與冗餘列),電晶體之閘極是在VCCFHV,使得這些電晶體被關閉。
請注意,第3圖示出column_m在r_m變成VSS之前切換至VCC。然而,這樣的順序並非必須的。訊號Column_m與r_m可在不同的時間切換。因此,訊號r_m可在column_m切換至VCC之前切換至VSS。
第4圖依據本發明的一個實施例,描繪在一個PROM陣列中的一個胞元之讀取(感測)模式過程中的數個訊號之時序圖。第4圖的例子是用於讀取位在第m列之數個胞元的所儲內容。在這個範例中,可在同一個時間讀取出一整列的胞元。所有的行選擇訊號(如訊號control_m與column_m)可被關閉,以讀取一列中的所有胞元。訊號r_m從VCC變成VSS。當訊號r_m位在電壓VSS時,第m列中的PMOS電晶體便被開啟。藉由開啟各列,在一個列的各個胞元中之熔絲電阻便可與感測放大器內的參考熔絲電阻做比較,以輸出一個數位值。由於同一列中的各個胞元具有不同的感測放大器,以將規劃熔絲與各個感測放大器內的參考熔絲做比較,故可在同一時間讀取同一行中的所有胞元。可將從感測放大器來的數位資料存入諸如正反器的數位儲存體裝置。
第5圖依據本發明的一個實施例,描繪建構一個記憶體胞元陣列之方式的一個流程圖。方塊502可包括形成多個記憶體胞元之動作。在一個實施例中,可以如同胞元206-A的相同方式形成一個記憶體胞元。
方塊504可包括傳導性地將此記憶體胞元之規劃端子耦接至一個規劃電壓端子。在一個實施例中,規劃端子可為一個PMOS的源極端子。金屬層可以就第2B圖所說明的相同方式,將一個規劃電壓耦接至此源極端子。
第6圖描繪併入了一個PROM之系統的範例,此PROM運用依據本發明之一實施例的一個熔絲胞元陣列。如圖所示,系統600可包括具有PROM 601的一個積體電路603,以及耦接至積體電路603的一個或多個大量儲存裝置620。在多種實施例中,積體電路603可為一個微處理器或一個特定應用積體電路(ASIC)。如先前所討論過的,PROM 601可包括於此所說明的一個熔絲胞元陣列。系統600可以從伺服器到桌上型、膝上型、輸入板、及/或手持電腦的廣泛的形態因子來體現。甚至,可賦予系統600多種作業系統及/或應用程式,以解決多種計算及/或通訊問題。
第7圖依據本發明的一個實施例,描繪一個多行交錯排列,其中有多行共享相同的感測放大器。此組態可修改成四或更多行之交錯。PMOS電晶體(或傳輸閘)傳遞一個位元線訊號。在感測過程中,訊號cctl被設為0,且一個胞元0/1基於訊號muxsel=0/1以及選擇bit0或bit1而被選擇。共享的感測放大器可縮減胞元區域。
請注意,在READ MUX中之任一個PMOS電晶體皆可如一個傳輸閘或NMOS電晶體來實施。
本發明之實施例可被提供來,例如,作為一個電腦程式產品,其可包括具有儲存於其上的機器可執行指令之一個或多個機器可讀取媒體,當這些指令被諸如電腦、電腦網路、或其他電子裝置的一個或多個機器執行時,可導致依據本發明之實施例的一個或多個機器實現數個操作。一個機器可讀取媒體可包括,但不限制於,軟碟、光碟、CD-ROM(壓縮碟唯讀記憶體)、以及磁光碟、ROM(唯讀記憶體)、RAM(隨機存取記憶體)、EPROM(可拭除可規劃唯讀記憶體)、EEPROM(電氣可拭除可規劃唯讀記憶體)、磁卡或光學卡、快閃記憶體、或其他類型的適於儲存機器可執行指令的媒體/機器可讀取媒體。
圖式與以上說明舉出本發明之範例。雖然係以多個多個功能性物件來描繪,但熟於此技者會識出,可合理地將一個或多個此等元件結合成單一個功能元件。或者是,可將某些元件分割成多個功能性元件。來自於一個實施例的元件可被加到另一個實施例。例如,於此所討論的處理順序係可變動的,而並不限制於於此所討論的方式。甚至,任何流程圖之動作皆不需以所示之順序來實施;也並非所有的動作都需要執行。同時,並非依附於其他動作的一些動作可與其他動作平行執行。然而,本發明之範圍絕無受此等特定範例限制之意。諸如結構、維度的不同與材料之使用之多種變異,無論是否有在此說明書中明確指出,皆係有可能的。本發明之範圍至少有如後文之申請專利範圍所給予的一般寬廣。
1-9...金屬傳導層
100、200、275...可規劃唯讀記憶體(PROM)陣列
150...路徑
202...列訊號產生器
204-A、214-A、224-A、260...位準移位器(LS)
206-A、206-B、216-A、216-B、226-A、226-B...胞元
208-A、208-B、218-A、218-B、228-A、228-B...熔絲
210-A、210-B、220-A、220-B、230-A、230-B、231-A、232-A、231-B、232-B...電晶體
211-A、221-A...源極端子
211-B、221-B...閘極端子
240...行訊號產生器
250...半導體結構
252、254...結構
502、504...方塊
600...系統
601...可規劃唯讀記憶體(PROM)
603...積體電路
620...大量儲存裝置
VCCFHV...規劃電壓端子
VCC、VSS...電壓
VS1、VS2...源極電壓
bit_m、bit_n...資料
b、OUT、IN...端子
sense、senseb、cctl...訊號
row_m、row_n、row_red...列選擇訊號
r_m、r_n、r_red...列訊號
column_m...行選擇訊號
ctl、control_m...規劃控制訊號
第1A圖描繪先前技術中的一個PROM陣列。
第1B圖描繪用以將數個胞元之源極端子連接至一個規劃電壓端子之先前技術方式的一個簡化範例。
第1C圖描繪列相關的一個範例,其中不同記憶體胞元的源極端子之電壓會經歷不同的電壓。
第2A圖依據本發明的一個實施例,描繪一個PROM陣列。
第2B圖依據本發明的一個實施例,描繪一個PMOS電晶體之實施例。
第2C圖依據本發明的一個實施例,描繪一個範例半導體結構的簡化斷面透視圖,其具有傳導性耦接至胞元的金屬層。
第2D圖依據本發明的一個實施例,描繪相應於一個規劃元件而安排一個熔絲的一個由上而下的透視圖。
第2E圖依據本發明的一個實施例,描繪一個位準移位器之範例。
第2F圖依據本發明的一個實施例,描繪產生用來操作一個位準移位器之訊號的一個範例。
第2G圖依據本發明的一個實施例,描繪另一個PROM陣列實施例。
第2H圖依據本發明的一個實施例,描繪數個感測放大器之組態。
第3圖依據本發明的一個實施例,描繪於一個PROM陣列中的一個胞元之規劃過程中,所產生的訊號之時序圖。
第4圖依據本發明的一個實施例,描繪在一個PROM陣列中的一個胞元之讀取模式過程中,所產生的訊號之時序圖。
第5圖依據本發明的一個實施例,描繪建構一個記憶體胞元陣列之方式的一個流程圖。
第6圖描繪併入了一個PROM系統的範例,此PROM運用依據本發明之一實施例的一個熔絲胞元陣列。
第7圖依據本發明的一個實施例,描繪一個多行交錯排列,其中有多行共享相同的感測放大器。
200‧‧‧可規劃唯讀記憶體(PROM)陣列
202‧‧‧列訊號產生器
204-A、214-A、224-A‧‧‧位準移位器(LS)
206-A、206-B、216-A、216-B、226-A、226-B‧‧‧胞元
208-A、208-B、218-A、218-B、228-A、228-B‧‧‧熔絲
210-A、210-B、220-A、220-B、230-A、230-B、231-A、232-A、231-B、232-B‧‧‧電晶體
211-A、221-A‧‧‧源極端子
211-B、221-B‧‧‧閘極端子
240‧‧‧行訊號產生器
VCCFHV‧‧‧規
劃電壓端子
bit_m、bit_n‧‧‧資料
row_m、row_n、row_red‧‧‧列選擇訊號
r_m、r_n、r_red‧‧‧列訊號
column_m‧‧‧行選擇訊號
control_m‧‧‧規劃控制訊號
Claims (24)
- 一種記憶體裝置,其包含:配置成一行的互連的多個胞元,其中,該等多個胞元中之各者各包括一個熔絲和為一第一類型的一第一電晶體,該第一電晶體包括一第一端子、一第二端子、和一第三端子,並且該熔絲包括一第四端子和一第五端子;以及耦接至該等多個胞元的一個行選擇邏輯元件,其受組配來有助於對一或多個熔絲的選擇性規劃,該一或多個熔絲相應地與該等多個胞元中之一或多者相關聯,其中該第一端子耦接至一個電壓供應端子,該第二端子耦接至該第四端子,並且該第五端子耦接至該行選擇邏輯元件,其中該行選擇邏輯元件包括為一第二類型的一第二電晶體,並且其中與該等多個胞元中之該一或多者相關聯的一或多個第一電晶體在對該一或多個熔絲的規劃之期間內分別傳導性地耦接至該第二電晶體以形成具有已減少寄生電阻的一或多個傳導路徑。
- 如申請專利範圍第1項之裝置,其中該等多個胞元中之至少一者的該熔絲包含選自金屬與多晶矽中之一或多者的材料。
- 如申請專利範圍第1項之裝置,其中:該第三端子受組配來接收一個列選擇信號以選擇 性地開啟或關閉該第一電晶體。
- 如申請專利範圍第3項之裝置,其中:該第一電晶體包括一個p型電晶體,其中該第一端子包括一個源極端子,該第二端子包括一個汲極端子,且該第三端子包括一個閘極端子,並且其中該第二電晶體包括一個n型電晶體。
- 如申請專利範圍第3項之裝置,其進一步包含:至少兩個堆疊傳導層,包括至少一第一金屬層,該第一金屬層經由一個通孔傳導性地耦接至一第二金屬層,並且其中該等多個胞元中之一者的該第一電晶體之該第一端子經由該通孔耦接至該電壓供應端子。
- 如申請專利範圍第3項之裝置,其中,該等多個胞元中之各者的該熔絲係設置於處在所對應的該等多個胞元中之各者的該第一電晶體所在之平面之上的一個平面上。
- 如申請專利範圍第3項之裝置,其中該等多個胞元中之各者的該熔絲處於實質上與所對應的該等多個胞元中之各者的該第一電晶體相同的平面上。
- 如申請專利範圍第1項之裝置,其進一步包含多行之胞元、以及用來判定一或多個熔絲之規劃狀態的相對應地耦接至該等多行之胞元的多個感測放大器。
- 如申請專利範圍第1項之裝置,其進一步包含一個感測放大器與多行之胞元,並且其中該等多行之胞元共享該感測放大器。
- 如申請專利範圍第1項之裝置,其進一步包含:一個列選擇邏輯元件,用以在該行之胞元中選擇一列;以及耦接至該列選擇邏輯元件的一個位準移位邏輯元件,用以調整施加給所選擇之該列中之一個胞元的電壓位準。
- 如申請專利範圍第1項之裝置,其中該行選擇邏輯元件進一步包括一第三電晶體,並且該等第三和第二電晶體為n型電晶體。
- 如申請專利範圍第11項之裝置,其中該第二電晶體受組配來經由該第二電晶體的一個閘極端子接收一個行選擇信號以在對該一或多個熔絲的規劃之期間內開啟該第二電晶體。
- 如申請專利範圍第1項之裝置,其進一步包含一個行信號產生器,用以產生一個行選擇信號以在對一個熔絲的規劃之期間內開啟該第二電晶體。
- 如申請專利範圍第13項之裝置,其中該行選擇邏輯元件進一步包括一第三電晶體,並且該第三電晶體受組配來經由該第三電晶體的一個閘極端子接收一個控制信號以在對該一或多個熔絲的規劃之期間內開啟該第三電晶體。
- 一種用於記憶體的方法,其包含下列步驟:由配置成一行的多個胞元中之各者,自一個電壓供應端子接收一個規劃電壓, 其中該等多個胞元中之各者包括與為一第一類型的一第一電晶體耦接的一個熔絲,該第一電晶體包括一第一端子、一第二端子、和一第三端子,並且該熔絲包括一第四端子和一第五端子,其中該行之胞元耦接至一個行選擇邏輯元件,該行選擇邏輯元件包括為一第二類型的一第二電晶體,並且其中該第一端子耦接至該電壓供應端子,該第二端子耦接至該第四端子,並且該第五端子耦接至該行選擇邏輯元件;以及開啟或關閉該第二電晶體以有助於對在該行之胞元當中之一或多個胞元的一或多個熔絲之規劃,其中,在對一或多個熔絲的所述規劃之期間內,相對應的該一或多個胞元之一或多個第一電晶體分別耦接至該第二電晶體以形成具有已減少寄生電阻的一或多個傳導路徑。
- 如申請專利範圍第15項之方法,其中:該第一端子包括一個源極端子,該第二端子包括一個汲極端子,並且該第三端子包括一個閘極端子,其中接收規劃電壓之步驟包括:於該等多個胞元中之各者的該第一電晶體之該源極端子接收該規劃電壓,並且其中開啟或關閉該第一電晶體之步驟進一步包括:於該胞元之該第一電晶體的該閘極端子接收一個列選擇信號。
- 如申請專利範圍第16項之方法,其中:該第一電晶體包括一個p型電晶體,並且該第二電晶體包括一個n型電晶體。
- 如申請專利範圍第17項之方法,其中該等多個胞元中之至少一者的該熔絲包含選自金屬與多晶矽中之一或多者的材料。
- 如申請專利範圍第15項之方法,其中於該第一電晶體之該第一端子接收規劃電壓之步驟進一步包含下列步驟:經由在一個堆疊之至少兩個傳導層之間的一個通孔,於該第一電晶體之該第一端子接收該規劃電壓。
- 如申請專利範圍第15項之方法,其進一步包含下列步驟:自一個列選擇邏輯元件接收一個列選擇信號以選擇在該行之胞元中的一列;以及藉由一個位準移位邏輯元件,調整施加給所選擇之該列中的一個胞元的該列選擇信號之電壓位準。
- 一種記憶體系統,其包含:一個記憶體元件,該記憶體元件包含:配置成一行的互連的多個胞元,其中,該等多個胞元中之各者各包括一個熔絲和為一第一類型的一第一電晶體,該第一電晶體包括一第一端子、一第二端子、和一第三端子,並且該熔絲包括一第四端子和一第五端子,以及耦接至互連的該等多個胞元的一個行選擇 邏輯元件,其受組配來有助於對一或多個熔絲的選擇性規劃,該一或多個熔絲與該等多個胞元中之一或多者相關聯,其中該第一端子耦接至一個電壓供應端子,該第二端子耦接至該第四端子,並且該第五端子耦接至該行選擇邏輯元件,其中該行選擇邏輯元件包括為一第二類型的一第二電晶體,並且其中與該等多個胞元中之該一或多者相關聯的一或多個第一電晶體在對該一或多個熔絲的規劃之期間內分別傳導性地耦接至該第二電晶體以形成具有已減少寄生電阻的一或多個傳導路徑;耦接至該記憶體元件的一個處理器,其受組配來進一步有助於對該記憶體元件之規劃;以及聯通性地耦接至該處理器的一個或多個大量儲存體裝置。
- 如申請專利範圍第21項之系統,其中該第一端子包括一個源極端子,該第二端子包括一個汲極端子,且該第三端子包括一個閘極端子,並且該閘極端子受組配來接收一個列選擇信號以選擇性地開啟或關閉該第一電晶體。
- 如申請專利範圍第22項之系統,其中該第一電晶體包括一個p型電晶體,並且該第二電晶體包括一個n型電晶 體。
- 如申請專利範圍第22項之系統,其中,該記憶體元件進一步包含:至少兩個堆疊傳導層,其包括至少一第一金屬層,該第一金屬層經由一個通孔傳導性地耦接至一第二金屬層,並且其中該等多個胞元中之一者的該第一電晶體之該源極端子經由該通孔耦接至該電壓供應端子。
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