JP3692974B2 - 符号化方法、符号化装置、記録媒体及びプログラム - Google Patents
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Description
【発明の属する技術分野】
本発明は符号化方法、符号化装置、記録媒体及びプログラムに係り、特に記録媒体等にデータの記録再生を行う際の符号化方法、符号化装置、記録媒体及び符号化方法を実現させるプログラムに関する。
【0002】
【従来の技術】
従来、光ディスクあるいは磁気ディスクなどの記録媒体に、一連のディジタル情報信号を記録するための記録変調方式としては、(1,7)RLLがよく使われている。この(1,7)RLLは、連続する0の数が1以上で7以下に、ゼロラン制限(RLL)した可変長符号(ビット列)を得る変調方式である。しかし、従来から使われている(1,7)RLLでは、直流(DC)付近の信号成分抑圧が困難であり、ビットパターンによっては大きなDC成分を生じ、例えば、サーボ信号帯域に情報信号成分のスペクトルが混入し、サーボ性能に悪影響が及ぶ問題が生ずることが予想される。
【0003】
また、(1,7)RLL等による符号化器の出力はNRZI変換され、これを記録信号とすることが一般的であるが、記録信号中のDC成分を評価するパラメータとして通常DSV(Digital Sum Value)が用いられる。すなわち、NRZI変換後の2値信号をビット列としてとらえ、ビット1に対し+1、ビット0に対し−1を対応させ、これを累積することによって特定時点でのDSVを算出する。時間方向でDSVを観測した際に0近辺で変動していれば、記録信号のDC成分が低減されているといえる。従って、DC成分を積極的に抑圧するためには、DSVが0に近付くように符号化を行うことが必要になる。
【0004】
特開平10−340543号公報には、(1,7)RLL規則を乱さないように冗長ビットを挿入することで、記録信号のDC成分の抑圧を図るための符号化方法及び符号化装置が開示されている。また、特開平11−177431号公報には、入力データ列内にDSV制御ビットを挿入し、より少ない冗長度でDC成分の抑圧を図る符号化方法及び符号化装置が開示されている。
【0005】
上記の特開平10−340543号公報や特開平11−177431号公報記載の従来の符号化方法及び符号化装置では、DSV制御の目的で冗長ビット、あるいはDSV制御ビットを追加しており、記録再生を行うビット列中に、より頻繁にこれら冗長ビットやDSV制御ビットを挿入しDSVの制御を行うことにより、DC成分の抑圧能力が高まることが容易に予想される。
【0006】
【発明が解決しようとする課題】
しかしながら、追加される上記の冗長ビットやDSV制御ビットは、本来記録再生の目的情報ではないため、冗長度が増加して媒体における実質的な記録密度が低下してしまうという問題がある。従って、上記の冗長ビットやDSV制御ビットのビット数はできるだけ小さくすると共に、冗長度一定のもとでより高い抑圧能力を実現するためには、より良いDSV制御を行うことが必要になる。
【0007】
しかるに、上記の従来の符号化方法及び符号化装置におけるDSV制御では、符号化中のDSV制御が可能となった時点で、2種類程度の異なるビットパターンをもつ冗長ビット、あるいは符号語を用意し、それぞれを選択して符号化を一定量継続した場合のDSVの値をそれぞれ計算し、DSVがより0に近い結果をもたらす冗長ビット、もしくは符号語を選択するように制御を行う一般的な制御しか行われていないので、十分にDC成分を抑圧するDSV制御が行われているとはいえない。
【0008】
本発明は以上の点に鑑みなされたもので、新たなDSV制御方法で、同一の冗長度において従来と比較した場合、より高いDC抑圧能力を発揮し得る符号化方法、符号化装置、記録媒体及びプログラムを提供することを目的とする。
【0009】
【課題を解決するための手段】
上記の目的を達成するため、本発明の符号化方法は、pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語列のDSV制御を行う符号化方法において、入力データ語に対応して複数種類の符号語が出力される選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、次に複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が出力される期間の、複数種類の符号化の各々についてDSVの絶対値を積算し、選択実行時に、複数の符号化の各々について、DSVの絶対値の積算結果の大小比較結果に基づいて、複数種類の符号語のうち最も小さなDSVの絶対値の積算値に対応する一種類の符号語を選択して、その選択した符号語を出力することを特徴とする。
【0010】
この発明では、選択可能な変換時点のDSVの絶対値から起算し、選択可能な符号語毎に符号化を行い、符号化中のDSVの絶対値を積算し、積算結果の比較を基に符号語の選択を決定するようにしたものである。
【0011】
また、本発明の符号化方法は、上記の目的を達成するため、pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のDSV制御を行う符号化方法において、複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について冗長ビットのパターン毎に符号化を継続すると共に、次に複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、冗長ビットと符号語とから得られるDSVの絶対値を冗長ビットのパターン毎に積算し、選択実行時に、複数の冗長ビットを付加した符号化の各々について、DSVの絶対値の積算結果の大小比較結果に基づいて、複数種類のパターンのうち最も小さなDSVの絶対値の積算値に対応する一種類パターンの冗長ビットを選択して、その選択した冗長ビットが付加された符号語を出力することを特徴とする。
【0012】
また、上記の目的を達成するため、本発明の符号化装置は、pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語のDSV制御を行う符号化装置において、入力データ語に対し符号語の選択肢があるかどうかを検出する検出回路と、検出回路から供給される選択肢検出結果が選択肢有りを示しているときには、入力データ語に対応する複数種類の符号語を出力し、検出回路からの検出結果が選択肢無しのときは、入力データ語に対応する一種類の符号語を出力する演算部と、演算部から複数の経路を経て出力される複数種類又は一種類の符号語のそれぞれに対して、出力符号語を出力した時点以降の出力符号語と直前に演算部から入力された符号語とを蓄積すると共に、過去に選択された出力符号語と直前に演算部から入力された符号語とから得られるDSV値を記憶する複数の記憶手段と、複数の記憶手段から供給される直前の符号語までの各DSV値の絶対値の積算値同士を比較し、最も小さな積算値に対応する記憶手段の符号語を選択出力させると共に、複数の記憶手段のうち選択されていない記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段とを有する構成としたものである。この発明では、選択肢検出結果が選択肢有りを示すときに演算部から出力される複数種類の符号語が選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、出力手段は、変換時点から次に複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が演算部から出力される期間の、複数種類の符号化の各々についてDSVの絶対値を積算することを特徴とする。
【0013】
また、上記の目的を達成するため、本発明の符号化装置は、pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のDSV制御を行う符号化装置において、所定数の符号語毎に複数種類のパターンの冗長ビットを付加する演算部と、演算部から冗長ビットのパターン毎に複数の経路を経て出力される符号語及び冗長ビットのそれぞれに対して、出力符号語を出力した時点以降の出力符号語及び冗長ビットと直前に演算部から入力された符号語及び冗長ビットとを蓄積すると共に、過去に選択された出力符号語及び冗長ビットと直前に演算部から入力された符号語及び冗長ビットとから得られるDSV値を記憶する複数の記憶手段と、複数の記憶手段から供給される直前の符号語及び冗長ビットまでの各DSV値の絶対値の積算値同士を比較し、最も小さな積算値に対応する記憶手段の符号語及び冗長ビットを選択出力させると共に、複数の記憶手段のうち選択されていない記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段とを有する構成としたものである。この発明では、複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について冗長ビットのパターン毎に符号化を継続すると共に、次に複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、冗長ビットと符号語とから得られるDSVの絶対値を冗長ビットのパターン毎に積算することを特徴とする。
【0014】
また、本発明の記録媒体は、前記本発明の符号化方法により符号化された符号語がNRZI変換されて記録されているか、符号語及び冗長ビットからなる信号がNRZI変換されて記録されていることを特徴とする。
【0015】
また、本発明のコンピュータプログラムは、本発明の符号化装置の検出回路と、演算部と、複数の記憶手段と、出力手段としてコンピュータを機能させることを特徴とする。
【0016】
【発明の実施の形態】
次に、本発明の一実施の形態について、図面と共に説明する。図1は本発明になる符号化装置の一実施の形態のブロック図、図2は本発明になる符号化装置の要部の一実施の形態のブロック図を示す。まず、図1を用いて、本発明の一実施の形態の符号化装置1について説明をする。符号化がなされるべき画像、音声等を図示せぬ離散化手段によってバイナリ系列に変換することにより得られたディジタル情報信号は、フォーマット部11で記録媒体2の記録フォーマットに合わせて、誤り訂正符号の付加やセクタ構造化等のいわゆるフォーマット化がなされて4ビット毎のソースコード系列とされた後、4−6変調部12に加えられる。
【0017】
4−6変調部12は、後述するように、入力されるソースコードを符号化するために、一例として図4に示した複数の符号化テーブル13を用いてソースコードの4ビット毎に6ビットに変換する符号化処理を行うと共に、所定の同期語を付加して符号語として出力される。この出力符号語は、NRZI変換回路14によりNRZI変換されて記録信号とされた後、記録駆動回路15により光ディスク等の記録媒体2に記録され、あるいは伝送符号化手段31により伝送符号化がなされ伝送媒体3に送出される。
【0018】
図2は図1の4−6変調部12について、より詳細に動作を説明するための構成例を示したブロック図である。この4−6変調部12は、4ビット単位の入力データ語(ソースコード)D(k)を、6ビット単位の出力符号語に変調(符号化)する回路である。ここで、上記の6ビット単位の出力符号語を、(1,7)RLL制限を満足する6ビット単位の出力符号語とする場合、その種類は図3に示すように21種類である。
【0019】
この(1,7)RLL制限を満足する6ビット単位の出力符号語を得るための演算をするときに用いる符号化テーブルの一例としては、図4に示すような4つの符号化テーブル(符号化テーブル番号S(k)=”0”〜”3”)がある。図4中、S(k)=”0”〜S(k)=”3”は、4つの符号化テーブルにそれぞれ割り当てられた符号化テーブル選択番号を表す。また、図4中のS(k+1)は、次の符号化を行うために用いる符号化テーブルを選択する符号化テーブル選択番号を表す。
【0020】
上記の符号化テーブルは、入力データ語D(k)と、変換後の出力符号語C(k)と、この出力符号語C(k)に直接結合しても上記の(1,7)RLL制限を満たす次の符号語を得るために次の入力データ語を符号化するのに使用する符号化テーブルの符号化テーブル選択番号S(k+1)とが対応付けて記憶されているテーブルである。
【0021】
上記の4つの符号化テーブルにおいて、入力データ語D(k)は10進数で示され、変換後の出力符号語C(k)は10進数及び2進数で示され、また符号化テーブル選択番号S(k+1)は、4種類の符号化テーブルのうち、符号語の間を直接結合しても、上記の(1,7)RLL制限を満たすために次の入力データ語を符号化するのに使用する符号化テーブルの番号が10進数で示されている。
【0022】
この符号化テーブルを用いて、4ビット単位の入力データ語D(k)を(1,7)RLL制限による符号化する場合について、具体的に図6と共に、入力データ語D(k)、D(k+1)、・・・として「4,5,6,7,8(デシマル)」が入力する場合について説明すると、符号化の初期状態では、説明を省略する同期語の挿入などの操作によって、符号化テーブルの初期選択番号を決定し、例えば、符号化テーブルS(k)=“0”が選択される。この符号化テーブルS(k)=“0”に、入力データ語D(k)=4を入力すると、出力符号語C(k)=18(デシマル)が出力され、また、次の符号化テーブル選択番号S(k+1)=“1”が選択される。
【0023】
次に、選択された符号化テーブルS(k)=“1”に、入力データ語D(k)=5を入力すると、出力符号語C(k)=9(デシマル)が出力され、また、次の符号化テーブル選択番号S(k+1)=“1”が選択されることになる。以下同様に、符号化テーブルS(k)=“1”に入力データ語D(k)=6を入力すると、出力符号語C(k)=2が出力され、符号化テーブル選択番号S(k+1)=“3”が選択され、次に符号化テーブルS(k)=“3”に入力データ語D(k)=7を入力すると、出力符号語C(k)=20が出力され、符号化テーブル選択番号S(k+1)=“1”が選択され、そして、符号化テーブルS(k)=“1”に入力データ語D(k)=8を入力すると、出力符号語C(k)=4が出力され、符号化テーブル選択番号S(k+1)=“2”が選択されることになる。
【0024】
この結果、入力データ語D(k)として「4,5,6,7,8(デシマル)」は出力符号語C(k)として「010010,001001,000010,010100,000100(バイナリ)」に符号化されて順次出力される。従って、前記した5つの出力符号語C(k)を順次直接結合した一連の出力符号語列は、010010001001000010010100000100となり、(1,7)RLLの制限を満足する出力符号語列を得ることができる。
【0025】
この例では選択肢が存在するソースコードが出現をしていないが、このように、図1から図11に示した符号化装置によって、図4になる符号化テーブルを用いることで4ビット毎のソースコードD(k)と一つ前の符号語を出力した際に出力されたS(k+1)を1ワード(ソースコードでの4ビット長)遅延させたS(k)とによって、(1,7)RLL制限を満足する符号語列を順次直接結合することによって得ることができる。
【0026】
ただし、本実施の形態では、4−6変調部12は、上記のようにして(1,7)RLL制限を満足する6ビット単位の出力符号語を得るための演算をするときに用いる上記の4種類の符号化テーブルを用いて、後述するように、(1,9)RLL制限を満足する6ビット単位の出力符号語を出力するものである。
【0027】
なお、データ語D(k)と符号語C(k)との割り当ては符号化規則を乱さず、かつ、復号に支障をきたさないよう配置を変えることは可能であり、本発明の実施は図4の符号化テーブルの構成以外でも有効である。
【0028】
次に、図2に示す4−6変調部12の構成について説明する。4−6変調部12は、入力データ語(ソースコード)D(k)と、出力符号語C(k−1)と、状態情報S(k)とが各々入力される符号語選択肢有無検出回路121と、前記4種類の符号化テーブル13を用いて符号化を行う符号化テーブルアドレス演算部/同期語生成部/冗長ビット挿入部(以下、演算部と略す)123と、符号語メモリ124及び125と、これら符号語メモリ124及び125に対応して設けられたDSV演算メモリ126及び127と、選択判定部128と、メモリ制御/符号出力部129とから構成されている。
【0029】
符号語選択肢有無検出回路121は、入力データ語D(k)と演算部123からの状態情報S(k)と出力符号語C(k−1)のLSB側のセロラン長とに基づいて、後述する図5に示すDSV極性の異なる7つの条件のいずれかを満足するかどうか検出し、条件を満足するとき選択肢有り、満足しないとき選択肢無しを示す選択肢検出結果を演算部123へ出力する。
【0030】
演算部123は、上記の選択肢検出結果と入力データ語とを入力として受け、選択肢検出結果に基づいて4種類の符号化テーブル13のアドレスを算出し、算出した一つ又は二つのアドレスに対応する一つ又は二つの符号化テーブル13を用いて入力データ語D(k)から演算生成した符号語C(k)0及びC(k)1を、符号語メモリ124及び125へ供給する。また、演算部123は、1同期フレーム周期で固定パターンの同期語を発生して符号語メモリ124及び125へ出力し、また、後述するアルゴリズムに従ってNデータシンボル周期単位毎に冗長ビットを生成して符号語メモリ124及び125へ出力する。
【0031】
符号語メモリ124は、演算部123からの符号語C(k)0を蓄積し、符号語メモリ125は、演算部123からの符号語C(k)1を蓄積する。DSV演算メモリ126及びDSV演算メモリ127は、符号語C(k)0、C(k)1が符号語メモリ124、符号語メモリ125から入力される毎に、CDS(Codeword Digital Sum)の計算を行い、このCDS値と現在のDSV値とからDSV値を更新する。なお、CDS値は、符号語をNRZI変換した後に1を+1、0を−1として符号化単位、すなわち6ビット単位で加算した結果である。
【0032】
選択判定部128は、DSV演算メモリ126及び127からそれぞれ出力されるDSV値の絶対値を用いて大小比較を行い、その比較結果に応じてメモリ制御/符号出力部129を制御して、符号語メモリ124及び125の各々から出力される符号語の一方を選択出力させる回路で、例えば図7に示す如き構成とされている。
【0033】
図7において、選択判定部128はDSV演算メモリ126及び127からそれぞれ出力されるDSV値に対し、絶対値を算出する絶対値演算部1281及び1282と、加算器1283及び1284と、レジスタ1285及び1286と、比較部1287とから構成されている。加算器1283はレジスタ1285の出力と絶対値演算部1281からの第1のDSV絶対値とを加算して第1の加算値を得てレジスタ1285に供給してここで保持させる。同様に、加算器1284はレジスタ1286の出力と絶対値演算部1282からの第2のDSV絶対値とを加算して第2の加算値を得てレジスタ1286に供給してここで保持させる。
【0034】
DSV演算メモリ126及び127内のDSV値は、入力データ語から符号語への変換毎に更新される。更新されたDSV値は絶対値演算部1281及び1282により絶対値とされた後、加算器1283及び1284において、対応して設けられたレジスタ1285及び1286からの今までのDSVの絶対値と加算されて第1及び第2の加算値としてレジスタ1285及び1286に供給されて格納される。従って、レジスタ1285及び1286内には、今までの変換毎のDSV絶対値が積算されている。
【0035】
比較部1287は、選択判定部128から選択肢検出信号を受けると、上記のレジスタ1285及び1286からの第1及び第2の加算値を大小比較し、レジスタ1285の第1の加算値(DSV絶対値の積算値)がレジスタ1286の第2の加算値(DSV絶対値の積算値)より小であれば、図2に示した符号語メモリ124から出力される符号語を出力符号語としてメモリ制御/符号出力部129から選択出力させ、逆に、レジスタ1285の第1の加算値(DSV絶対値の積算値)がレジスタ1286の第2の加算値(DSV絶対値の積算値)以上であれば、図2に示した符号語メモリ125から出力される符号語を出力符号語としてメモリ制御/符号出力部129から選択出力させるように、メモリ制御/符号出力部129に対して判定信号を出力して制御する。
【0036】
これと同時に、比較部1287は、レジスタ1285及び1286の第1及び第2の加算値(DSV絶対値の積算値)を値0へクリアする。従って、レジスタ1285及び1286は、変換に際し、選択肢が発生する各区間におけるDSV絶対値の積算結果を各々保持していることになる。
【0037】
なお、本実施の形態では符号語メモリを124及び125の2つ用意し、符号語選択肢有無検出回路121で選択肢をもつD(k)が検出された場合、すぐに出力符号語を出力させる構成であるが、符号語メモリは2つに限られたものではなく、選択肢をもつD(k)が検出された場合、すぐに出力符号語を出力する必要はなく、さらに何個かのメモリをもち、選択可能なソースコードをいくつか見て一番DSVの小さな符号語列を選択出力する方法でも有効である。
【0038】
再び図2に戻って説明するに、符号語選択肢有無検出回路121によって選択肢があるソースコードD(k)が検出された場合、選択判定部128によって、DSV演算メモリ126とDSV演算メモリ127に蓄えられているDSVを用いて、今までのDSV絶対値とから符号語メモリ124及び125のどちらの符号語メモリから出力される符号語を外部へ出力するかの選択が判定されるが、メモリ制御/符号出力部129で選択判定部128からの判定信号入力により、一方の符号語メモリに蓄えられた符号語を選択し出力符号語として外部出力すると同時に、選択されなかった方の符号語メモリとDSV演算メモリの内容を、選択した方の符号語メモリとDSV演算メモリの内容に入れ替える。
【0039】
次に、図5を用いて符号語選択肢有無検出回路121の動作について詳細に説明をする。図5は(1,9)RLLの場合の選択肢有無演算回路121がなす動作について条件をまとめた図である。同図中、冗長ビットにかかわる部分は後で詳しく説明をする。ここでの条件は、(1,7)RLL制限で使用する4種類の符号化テーブルを使用した(1,9)RLL制限のDSV制御のための条件である。
【0040】
図5において、S(k)はkシンボル目の状態(4種類の符号化テーブルの符号化テーブル番号で0〜3のいずれかの値)、L(k−1)はk−1シンボルの符号語C(k−1)のLSB側のゼロラン長、すなわち、ビット0の連続個数、D(k)はkシンボル目に対応する4ビットの入力データ語を示す。また、条件は条件1〜条件7までの全部で7つの条件がある。
【0041】
条件1についてみると、状態S(k)が”3”の場合(S(k)=3の符号化テーブル使用時)、一つ前の符号語のLSB側のビット0の連続個数L(k−1)が、”4”または”5”の時、すなわち、「010000」か「100000」の時には入力データD(k)が6以下の場合、S(k)=1の符号化テーブルにある対応する符号語と交換が可能であることを示している。同様に、条件1では、L(k−1)が”6”で、かつ、D(k)が”0”か”1”か”3”か”5”の場合、S(k)=1の符号化テーブルにある対応する符号語と交換が可能であることを示している。
【0042】
条件2は、S(k)が”2”の場合、L(k−1)が”5”か”6”でD(k)が”7”以上、あるいはL(k−1)が”4”でD(k)が”10”以上の時、S(k)=1の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【0043】
条件3は、S(k)が”2”の場合、L(k−1)が”1”以上”4”以下のとき、D(k)=0または5の場合、S(k)=0の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【0044】
条件4は、冗長ビットの直前以外はS(k)=2の時、L(k−1)=1でD(k)が”13”または”15”の時、S(k)=0の符号化テーブルと交換が可能であり、また、冗長ビットの直前ではL(k−1)=1で、D(k)=15で、D(k+1)は”7”以上または”0”または”5”の場合はS(k)=0の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【0045】
条件5は、S(k)=2の場合、冗長ビットの直前以外はL(k−1)=2でD(k)=13または15の場合、S(k)=0の符号化テーブルにある対応する符号語と交換可能であることを示す。
【0046】
条件6は、S(k)=2の場合、冗長ビットの直前以外はL(k−1)=3で、D(k)=13でD(k+1)が”6”以下または”13”または”15”の場合、S(k)=0の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【0047】
条件7は、S(k)=2の場合、冗長ビットの直前以外はL(k−1)=3で、D(k)=15でD(k+1)が”7”以上または”0”または”5”の場合、S(k)=0の符号化テーブルの対応する符号語と交換が可能であることを示す。
【0048】
以上の条件1から条件7までの交換が可能な2つの符号化テーブルの対応する符号語同士は、図4からわかるように符号ビットに含まれる1の数の偶奇性が異なって配置がなされ、かつ、次の状態S(k+1)が等しく配置がなされている。また交換によっても(1,9)RLL制限は破壊されない。符号語選択肢有無検出回路121は、上記の条件1から条件7までのどれか一つの条件を満足するときは、選択肢有りを示す選択肢検出結果を演算部123へ出力し、どの条件も満足しないときには、選択肢無しを示す選択肢検出結果を演算部123へ出力する。
【0049】
”1”の数の偶奇性が異なることでDSV制御が可能なことは、図8(A)、(B)に示すように、出力符号語C(k)に含まれるビット1の偶奇性が異なることによって、NRZI変調した後の出力レベルが反転されることによって明らかである。以上により、(1,9)RLL制限を満足した上で、DSV制御を行うことが可能である。
【0050】
以上説明したように、本実施の形態によれば、入力データ語D(k)に対応する出力符号語C(k)と、次の符号語を符号化するために使用される符号化テーブルを指定する符号化テーブル指定情報S(k+1)を含んだ複数の符号化テーブル13を用いることによって、(1,9)RLL制限を持つ符号生成可能な符号化装置の実現が可能であるが、さらにDC成分を抑圧するために、(1,9)RLL制限を乱さないように、冗長ビットを挿入する。
【0051】
次に、本発明による冗長ビットの挿入について、図4、図9、図10を用いて説明を行う。図9は4−6変調部12から出力されるディジタル信号の信号フォーマットを示す。同図に示すように、4−6変調部12の出力信号の1同期フレームは、演算部123で生成されて挿入される固定パターンの同期語aに続いて、Nデータシンボルb1、b2、b3、...毎に冗長ビットc1、c2、c3、...を挿入した構成である。
【0052】
上記の冗長ビットは、図10に示すように、先行符号語のLSBが”1”の場合は、”01”または”00”を取ることができ、先行符号語のLSBが”0”の場合は”10”または”00”を取ることができる。冗長ビットは”01”に対して、”00”がDSV極性を逆極性にすることが可能であり、同様に”10”に対して”00”はDSV極性を逆極性にすることが可能である。例えば、”01”や”10”では出力信号の極性反転が1回発生するのに対し、”00”では極性反転は発生しないからである。
【0053】
ここで、図5の説明に述べたように、図4の符号化テーブル用いて(1,9)RLL制限による符号語の生成が可能であり、冗長ビットが”00”の場合でも(1,9)RLL制限をすることができる。すなわち、本実施の形態によれば、図9に示したように、2ビットの冗長ビットをNデータシンボル間隔という所定の間隔毎に挿入することによって、必ずDSV極性が逆の符号語系列を生成することが可能である。
【0054】
例えば、S(1)=2からD(1)=3、D(2)=15、D(3)=6を符号化すると共に、C(2)を先頭に冗長ビットを挿入する場合、図4に従って符号化を行うと、C(1)=010001であり、S(2)=0、C(2)=0000000、S(3)=2、C(3)=010010となり、C(2)を含む区間でゼロラン長”7”が発生する。C(1)はLSBが1であるため、挿入する冗長ビットは00若しくは01になり、図12に示すように、ゼロラン長”9”を超えることがない。このとき図示したNRZI変換後の出力波形から分かるように、冗長ビット挿入部分において波形の反転・非反転が選択可能となり、C(1)直後のDSVが0であった場合、C(3)直後のDSVは8(図12(A))又は−6(図12(B))であり、以降のDSV極性を変更可能となっていることが分かる。なお、冗長ビットは現在符号化しようとしている符号ビットの前でも後でも挿入することは可能である。
【0055】
次に、本発明の一実施の形態による、冗長ビットを挿入した場合にもDSV制御が可能な動作について、図11のフローチャートを併せ参照して説明する。まず、演算部123に初期テーブルが設定される(ステップ101)。この初期テーブルは、同期語等に後続する符号語の符号化テーブル番号S(k)を決定することで設定が可能である。
【0056】
続いて、4ビットの入力データ語(ソースコード)D(k)を4−6変調部12に入力し(ステップ102)、S(k)とD(k)とによって図4の符号化テーブルを使用して符号化を行う。この符号化の過程で一つ前に符号化した入力データ語C(k−1)を見て、そのLSB側のゼロラン長を演算するとともに、LSBのビットを検出する。その後、次は冗長ビットが付加される符号語かどうかを判断し(ステップ103)、そうでない場合は、符号語の選択肢があるかどうかを図5の条件に従って符号語選択肢有無検出回路121が判断する(ステップ104)。
【0057】
符号語選択肢有無検出回路121は、演算部123から供給される初期設定された状態情報(符号化テーブル番号)S(k)と、一つ前に符号化した入力データ語C(k−1)のLSB側のゼロラン長L(k−1)と、入力データ語D(k)とに基づいて、前記図5と共に説明した7つの条件のどれかを満足するかどうか検出し、7つの条件のどれも満足しない場合、すなわち、図4の符号化テーブルに選択可能符号語が存在しない場合は、選択肢無しの選択肢検出結果を演算部123に供給し、演算部123においてS(k)の符号化テーブルを用いて出力される同じ符号語をC(k)0、C(k)1として符号語メモリ124及び125にそれぞれ出力させて記憶させる(ステップ108)。
【0058】
DSV演算メモリ126及びDSV演算メモリ127は、符号語C(k)0、C(k)1が符号語メモリ124、符号語メモリ125から入力される毎に、CDSの計算を行い、このCDS値と過去に選択されて記憶されているすべての出力符号語から得られたDSV値とからDSV値を更新する(ステップ109)。
【0059】
一方、ステップ104で、符号語選択肢有無検出回路121が前記図5と共に説明した7つの条件のどれかを満足すると判定したとき、すなわち、図4の符号化テーブルに選択可能符号語が存在する場合は、選択肢有りの選択肢検出結果を演算部123及び選択判定部128にそれぞれ供給し、選択判定部128において選択判定を行わせ、選択された符号語メモリ124又は125からの符号系列を出力させる(ステップ105)。
【0060】
例えば、2つ目以降のデータ語入力において、演算部123からの状態情報S(k)が”2”で、直前の出力符号語C(k−1)のLSB側のゼロラン長L(k−1)が”4”で、入力データ語D(k)が”5”である場合、図5の条件3を満足するので、このとき符号語選択肢有無検出回路121から選択肢有りの選択肢検出結果(符号化テーブル番号を含む)が出力される。この選択肢検出結果に基づき、選択判定部128は図7と共に説明したように、DSV演算メモリ126及び127の各出力DSV値の絶対値をとり、その絶対値と今までに記憶したDSVの絶対値の累積値とを加算して、それらの2種類の累積値同士を大小比較して、値が小さい方に対応する符号語メモリ124又は125からの符号語を出力符号語として選択するようにメモリ制御/符号出力部129を制御する。これがステップ105の動作である。
【0061】
続いて、メモリ制御/符号出力部129は、出力符号語として選択しなかった方の符号語を出力している符号語メモリ(符号語メモリ124の出力符号語を選択した場合は符号語メモリ125、符号語メモリ125の出力符号語を選択した場合は符号語メモリ124)の内容を選択した出力符号語の内容と同じにすると共に、選択しなかった方の符号語メモリに対応しているDSV演算メモリ(符号語メモリ124の出力符号語を選択した場合はDSV演算メモリ127、符号語メモリ125の出力符号語を選択した場合はDSV演算メモリ126)の内容を選択した方の符号語メモリに対応しているDSV演算メモリと同じ内容とする(ステップ106)。
【0062】
続いて、演算部123は、符号語候補として選択が可能な符号語をS(k)で決定される一方の符号化テーブルと他方の符号化テーブルから選択をし、C(k)0、C(k)1として出力する(ステップ107)。上記の具体例の場合は図5の条件3を満足するので、演算部123はこのとき符号化テーブル番号S(k)が”0”と”2”の二つの符号化テーブルを使用し、S(k)=0の符号化テーブルを使用して得られた出力符号語C(k)はC(k)0として符号語メモリ124へ出力し、S(k)=2の符号化テーブルを使用して得られた出力符号語C(k)はC(k)1として符号語メモリ125へ出力する。
【0063】
その後、符号語メモリ124、符号語メモリ125に蓄積された符号語C(k)0、C(k)1のそれぞれについてCDSが計算され、DSV演算メモリ126、127は、計算されたCDSを今までのDSV値と加算してDSV値を更新する(ステップ108、109)。そして、全ての符号化が行われたかどうか判定され(ステップ110)、全ての符号化が行われていない場合は再びステップ102の処理に戻る。
【0064】
また、ステップ103で次の符号語は冗長ビットが付加される符号語であると判定された場合(図9に示したように、冗長ビットはNデータシンボル毎に付加される)、ステップ105と同様の選択判定を行い、選択された符号語メモリからの符号語系列をメモリ制御/符号出力部129から出力する(ステップ111)。その後、選択した符号語系列に選択しなかった符号語メモリの内容を入れ替えると同時に、DSV演算メモリを採用した値に採用しなかった値を入れ替える(ステップ112)。
【0065】
その後、図10と共に説明したように、符号語のLSBによって、冗長ビットパターンを選択して、符号語に冗長ビットの一方を付加した符号語をC(k)0、もう一方の冗長ビットを付加した符号語をC(k)1とし(ステップ113)、それらの符号語C(k)0、C(k)1のそれぞれを符号語メモリ124、125に供給して蓄積させた後、C(k)0、C(k)1それぞれについてCDSを計算して、DSV演算メモリ126及び127の内容をCDS値を加算して更新する(ステップ108、109)。以上の操作を符号化の終了(ステップ110)まで行うことによって冗長ビットを含んだDC成分が抑圧された符号語の生成が終了する。
【0066】
さて、図5で説明したように、冗長ビットの挿入によって符号語変換可能な場合が異なる条件が出てくる。例えば、条件4では冗長ビットの直前では交換条件を違えているが、これは2ビットの冗長ビットが”00”となった場合でも、(1,9)RLL制限を維持するための処理である。また、同様に、冗長ビットの直後ではL(k−1)=6の場合の符号語変換は行わない。この処理によって冗長ビットが挿入された場合も(1,9)RLL制限が維持できるのである。
【0067】
以上説明したように、本実施の形態によれば、入力データ語D(k)に対応する出力符号語C(k)と、次の符号語を符号化するために使用される符号化テーブルを指定する符号化テーブル特定情報S(k+1)を含んだ複数の符号化テーブル13を用いて、2進数の系列として出力される出力符号語に所定のデータ語毎に2ビットの冗長ビットを挿入することによって、(1,9)RLL制限を満足しつつ、必ずDSVの制御が可能となることが明らかである。
【0068】
なお、本発明は以上の実施の形態に限定されるものではなく、DSVの制御則を満たしながら、例えば8ビットのデータ語を12ビットの符号語ビットに割り当てるように、4の整数倍のビットからなるデータ語を6の整数倍の符号ビットに変換する符号化テーブルの構成は、上記の実施の形態から容易に類推ができ、本発明に含まれることは明らかである。
【0069】
また、本発明は、図2の符号語選択肢検出回路121、演算部123、符号語メモリ124及び125、DSV演算メモリ126及び127、選択判定部128並びにメモリ制御/符号出力部129をコンピュータにより機能させるコンピュータプログラムを含むものである。このコンピュータプログラムは、図1の符号化装置1に直接ローディングして機能させる場合は勿論のこと、通信ネットワークを介してサーバから配信されたものを符号化装置1にローディングする場合も包含する。
【0070】
【発明の効果】
以上説明したように、本発明によれば、pビットの入力データ語を複数の符号化テーブルを用いてqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用したビット列として出力するに際し、特定の入力データ語に対しては、複数種類の符号語を対応させ、これらから適切に選択することによって、出力ビット列のDSVを制御するにあたり、符号語の選択は、選択可能な変換時点のDSVの絶対値から起算し、選択可能な符号語ごとに符号化を行い、符号化中のDSVの絶対値を積算し、積算結果の比較を基に選択を決定する構成としたため、従来行われていたDSVの直接比較によるDC抑圧に対し、同じ冗長度ではより高い抑圧能力を発揮することができ、DC抑圧効果が同じ場合は、より冗長度を削減できる。
【図面の簡単な説明】
【図1】本発明の符号化装置の一実施の形態のブロック図である。
【図2】本発明の符号化装置の要部の一実施の形態のブロック図である。
【図3】(1,7)RLL制限を満足する6ビットの符号語種類である。
【図4】本発明の一実施の形態で使用する符号化テーブルを示す図である。
【図5】 本発明の符号化装置による(1,9)RLL制限を満たすために二つの符号化テーブルの交換可能条件を説明するための図である。
【図6】 4ビット単位の入力データ語D(k)を(1,7)RLL制限により符号化する際に使用する図4の符号化テーブルの選択情報と出力符号語を説明する図である。
【図7】 図2中の選択判定部の一例のブロック図である。
【図8】出力符号語C(k)に含まれるビット1の偶奇性が異なることによってNRZI変調した後の出力レベルが反転されることを示す図である。
【図9】本発明の符号化装置による出力信号のフォーマットの一例を示す図である。
【図10】 本発明の符号化装置に用いられる先行符号語の種類と冗長ビットパターンとの関係を示す図である。
【図11】図2に示す符号化装置の符号化動作を説明するためのフローチャートである。
【図12】冗長ビットが異なることによってNRZI変調した後のDSVの極性が反転されることを示す図である。
【符号の説明】
1 本発明の符号化装置
2 記録媒体
3 伝送媒体
11 フォーマット部
12 4−6変調部
13 符号化テーブル
14 NRZI変換回路
15 記録駆動回路
31 伝送符号化手段
121 符号語選択肢有無検出回路
123 符号化テーブルアドレス演算部/同期語生成部/冗長ビット挿入部(演算部)
124、125 符号語メモリ
126、127 DSV演算メモリ
128 選択判定部
129 メモリ制御/符号出力部
1281、1282 絶対値演算部
1283、1284 加算器
1285、1286 レジスタ
1287 比較部
Claims (7)
- pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語列のDSV制御を行う符号化方法において、
前記入力データ語に対応して前記複数種類の符号語が出力される選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、次に前記複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が出力される期間の、前記複数種類の符号化の各々について前記DSVの絶対値を積算し、前記選択実行時に、前記複数の符号化の各々について、前記DSVの絶対値の積算結果の大小比較結果に基づいて、前記複数種類の符号語のうち最も小さな前記DSVの絶対値の積算値に対応する一種類の符号語を選択して、その選択した符号語を出力することを特徴とする符号化方法。 - pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される前記符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のDSV制御を行う符号化方法において、
前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について前記冗長ビットのパターン毎に符号化を継続すると共に、次に前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、前記冗長ビットと符号語とから得られるDSVの絶対値を前記冗長ビットのパターン毎に積算し、前記選択実行時に、前記複数の冗長ビットを付加した符号化の各々について、前記DSVの絶対値の積算結果の大小比較結果に基づいて、前記複数種類のパターンのうち最も小さな前記DSVの絶対値の積算値に対応する一種類パターンの冗長ビットを選択して、その選択した冗長ビットが付加された符号語を出力することを特徴とする符号化方法。 - pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語のDSV制御を行う符号化装置において、
前記入力データ語に対し符号語の選択肢があるかどうかを検出する検出回路と、
前記検出回路から供給される選択肢検出結果が選択肢有りを示しているときには、前記入力データ語に対応する前記複数種類の符号語を出力し、前記検出回路からの検出結果が選択肢無しのときは、前記入力データ語に対応する一種類の符号語を出力する演算部と、
前記演算部から複数の経路を経て出力される複数種類又は一種類の符号語のそれぞれに対して、出力符号語を出力した時点以降の出力符号語と直前に前記演算部から入力された符号語とを蓄積すると共に、過去に選択された出力符号語と直前に前記演算部から入力された符号語とから得られるDSV値を記憶する複数の記憶手段と、
前記複数の記憶手段から供給される直前の符号語までの各DSV値の絶対値の積算値同士を比較し、最も小さな積算値に対応する記憶手段の符号語を選択出力させると共に、前記複数の記憶手段のうち選択されていない前記記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段と
を有し、前記選択肢検出結果が選択肢有りを示すときに前記演算部から出力される前記複数種類の符号語が選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、前記出力手段は、前記変換時点から次に前記複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が前記演算部から出力される期間の、前記複数種類の符号化の各々について前記DSVの絶対値を積算することを特徴とする符号化装置。 - pビットの入力データ語をqビット(ただし、q>p)の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される前記符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のDSV制御を行う符号化装置において、
前記所定数の符号語毎に前記複数種類のパターンの冗長ビットを付加する演算部と、
前記演算部から前記冗長ビットのパターン毎に複数の経路を経て出力される符号語及び冗長ビットのそれぞれに対して、出力符号語を出力した時点以降の出力符号語及び冗長ビットと直前に前記演算部から入力された符号語及び冗長ビットとを蓄積すると共に、過去に選択された出力符号語及び冗長ビットと直前に前記演算部から入力された符号語及び冗長ビットとから得られるDSV値を記憶する複数の記憶手段と、
前記複数の記憶手段から供給される直前の符号語及び冗長ビットまでの各DSV値の絶対値の積算値同士を比較し、最も小さな積算値に対応する前記記憶手段の符号語及び冗長ビットを選択出力させると共に、前記複数の記憶手段のうち選択されていない前記記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段と
を有し、前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について前記冗長ビットのパターン毎に符号化を継続すると共に、次に前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、前記冗長ビットと符号語とから得られるDSVの絶対値を前記冗長ビットのパターン毎に積算することを特徴とする符号化装置。 - 請求項1記載の符号化方法により符号化された符号語がNRZI変換されて記録されていることを特徴とする記録媒体。
- 請求項2記載の符号化方法により符号化された符号語及び冗長ビットからなる信号がNRZI変換されて記録されていることを特徴とする記録媒体。
- 請求項3又は4記載の符号化装置の前記検出回路と、前記演算部と、前記複数の記憶手段と、前記出力手段としてコンピュータを機能させることを特徴とするコンピュータプログラム。
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