JPH10512112A

JPH10512112A - パルス型フリップフロップ回路

Info

Publication number: JPH10512112A
Application number: JP8521121A
Authority: JP
Inventors: デンハム，マーティン・エス; ウォン，ケン・エル; スミス，ジェフリー・イー; フェルナンド，ロスハン・ジェイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1994-12-30
Filing date: 1995-12-28
Publication date: 1998-11-17
Also published as: WO1996021272A1; US5557225A; EP0800719A4; TW301082B; AU4742696A; EP0800719A1; CN1175327A

Abstract

(57)【要約】フリップフロップ回路である。フリップフロップ回路（４０）は、データ入力（４１２）からデータ信号を受け取り、トリガ入力（４１４）からトリガ信号を受け取り、トリガ信号のエッジに応答してパルス信号を発生し、パルスに応答してデータ信号を記憶する。あるいは、他の実施形態のフリップフロップ回路（７０）は、データ入力（７１２）を介してデータ信号を受け取り、トリガ入力（７１４）を介してトリガ信号を受け取り、データ信号をラッチ（７１１）に記憶し、ラッチに記憶されたデータ信号がデータ入力（７１２）を介して供給されるデータ信号と一致すると、ラッチ（７１１）へのトリガ信号を抑止する。

Description

【発明の詳細な説明】パルス型フリップフロップ回路発明の分野本発明は、電気回路の分野に関するものである。より詳しくは、本発明はフリップフロップ回路の設計に関する。発明の背景フリップフロップ回路は、半導体デバイスにおいて入力信号によって状態を切り換えるよう指示されるまである２値状態を保つために用いられる。基本的なフリップフロップ回路の変形態様として、クロック式フリップフロップ回路は、クロック信号に応答して、入力レベルに対し応答動作する。このようにして使用されるクロック式フリップフロップ回路は、クロッキング回路によって指示されたとき入力線の情報を読み取るだけのサンプリングデバイスとして機能する。このフリップフロップ回路は、情報を読み取った後、記憶し、その出力線上に出力する。クロック式フリップフロップ回路は、他の如何なる時点においても入力信号に応答することはなく、入力線上の信号状態の変化の間、不変状態に保たれる。通常のフリップフロップは、その有用性にも関わらず、多くの短所がある。この種の典型的なフリップフロップとしてマスタ‐スレーブフリップフロップがある。マスタ‐スレーブフリップフロップは、２種類のラッチ、すなわちマスタラッチ及びスレーブラッチで構成される。これらの２つのラッチによって、マスタ ‐スレーブフリップフロップは、エッジトリガデバイス、すなわち正エッジトリガフリップフロップまたは負エッジトリガフリップフロップとして設計することができる。マスタ‐スレーブフリップフロップに供給されるデータ信号はマスタラッチ及びスレーブラッチを通って送られる。マスタラッチ及びスレーブラッチはクロック信号に接続されている。マスタラッチは、クロック信号が第１の信号状態にあるときデータ信号を記憶し、スレーブラッチはクロック信号が第２の信号状態にあるときマスタラッチからの信号を記憶する。このようにして、マスタ ‐スレーブフリップフロップは、正クロックエッジまたは負クロックエッジの間にデータ信号をサンプリングし、ホールドする。従来のマスタ‐スレーブフリップフロップは、比較的低速ではあるが、現行の設計要件を満たしている。プロセッサデバイスにおいては、マスタ‐スレーブフリップフロップはレジスタで使用される。プロセッサにおけるレジスタの速度は、プロセッサ中の付随組合せ論理素子の速度と共に、プロセッサが動作することのできる速度を決定する要因であり、従って、プロセッサの性能特性を決定する。従来のプロセッサにあっては、組合せ論理素子がクロックサイクルタイムの大きな部分を占める。しかしながら、より新しいアーキテクチャにおいては、プロセッサに使用される組合せ論理回路の速度は改善されている。従って、組合せ論理回路がクロック周期に占める割合は低下し、フリップフロップがクロック周期に占める割合が大きくなっている。このように、フリップフロップ遅延はクロック周期のより大きなパーセンテージを占めるようになっているため、プロセッサの総合性能を慨然するためにはフリップフロップの速度を改善することがしだいに重要になってきた。さらに、従来のマスタ‐スレーブフリップフロップは、比較的電力消費が大きかった。かっては、ＶＬＳＩ（超大規模集積回路）は、記憶素子の数が少なく、比較的簡単なものであった。しかしながら、マイクロプロセッサ及びその他のＶＬＳＩ回路の複雑さがますにつれて、記憶素子数もそれに比例して増大し、、従ってそれに使用されるフリップフロップの数も増加する。フリップフロップ数が増加するにつれて、フリップフロップのクロッキングが占める電力消費の割合も大きくなる。従って、マイクロプロセッサのようなＶＬＳＩ回路で用いられるフリップフロップの電力消費を小さくすることがしだいに重要になってきている。フリップフロップの電力消費を低減することによって、ＶＬＳＩの電力消費を低減することができる。従って、速度をより速くすることを通じて性能を改善したフリップフロップ回路が要望されている。また、電力消費を低減したフリップフロップ回路も要望されている。発明の概要本発明は、新規なフリップフロップ回路にある。本発明のフリップフロップは、トリガ信号を受け取るためのトリガ信号入力と、データ信号を受け取るためのデータ信号入力と、トリガ信号のエッジに応答してパルス信号を発生させるためのトリガ信号入力に接続されたパルスジェネレータと、データ信号を受け取ると共に、パルス信号に応答してデータ信号を記憶するためのパルスジェネレータに接続されたラッチとを具備したものである。本発明の一実施態様においては、パルスジェネレータは、ラッチを具備すると共に、パルスジェネレータの出力からパルスのラッチに接続されたフィードバック路を具備する。本発明のもう一つの実施態様においては、フリップフロップ回路は、トリガ信号を受け取るためのトリガ信号入力と、データ信号を受け取るためのデータ信号入力と、データ信号を受け取ると共に、データ信号を記憶するためのデータ信号入力に接続されたラッチと、データ信号入力が受け取ったデータ信号がラッチによって記憶されているデータ信号と一致したときトリガ信号を抑止するためのトリガ信号入力に接続されたトリガ抑止回路とを具備する。本発明のさらにもう一つの実施態様においては、トリガ抑止回路は、データ信号入力が受け取ったデータ信号をラッチにより記憶されているデータ信号と比較するためのデータ信号入力及びラッチに接続された比較器を具備する。本発明のさらにもう一つの実施態様においては、トリガ抑止回路は、データ信号入力が受け取ったデータ信号がラッチにより記憶されているデータ信号と一致したときトリガ信号を抑止するためのゲートを具備する。本発明は、さらに、フリップフロップ回路でデータ信号を受け取り、記憶する方法にある。本発明の方法は、データ入力からデータ信号を受け取るステップと、トリガ入力からトリガ信号を受け取るステップと、そのトリガ信号のエッジに応答してパルス信号を発生させるステップと、パルスに応答してデータ信号を記憶するステップとを具備したものである。本発明のもう一つの実施態様においては、トリガ信号のエッジに応答してパルス信号を発生させるステップが、遅延トリガ信号を発生させるステップと、遅延トリガ信号をトリガ信号と比較して、パルス信号の立上りエッジを発生させるステップと、遅延トリガ信号をトリガ信号と比較して、パルス信号の立下りエッジを発生させるステップとを具備する。本発明のもう一つの実施態様においては、遅延トリガ信号を発生させるステップが、さらに、パルス信号を発生するパルスジェネレータ中のラッチにそのパルス信号をフィードバックするステップを具備する。本発明のさらにもう一つの実施態様においては、本発明の方法は、データ入力を介してデータ信号を受け取るステップと、トリガ入力を介してトリガ信号を受け取るステップと、データ信号をラッチに記憶するステップと、ラッチに記憶されたデータ信号をデータ入力を介して受け取ったデータ信号と比較するステップと、ラッチに記憶されたデータ信号がデータ入力を介して受け取ったデータ信号と一致したとき、ラッチへ供給されるトリガ信号を抑止するステップとを具備したものである。図面の簡単な説明以下、本発明を添付図面に基づき詳細に説明するが、これらの図面は例示説明のためのもので、本発明を限定するためのものではなく、またこれらの図面において、同じ参照符号は同様の構成要素を指示する。図１は、本発明の一実施形態のコンピュータシステムをブロック図形式で示したものである。図２は、本発明の第２の実施形態のフリップフロップ回路をブロック図形式で示したものである。図３は、本発明の第３の実施形態のフリップフロップ回路をブロック図形式で示したものである。図４は、本発明の第４の実施形態のフリップフロップ回路を論理図形式で示したものである。図５は、本発明の第５の実施形態のフリップフロップ回路を論理図形式で示したものである。図６は、図５のパルスジェネレータの動作をタイミング図形式で示したものである。図７は、本発明の第６の実施形態のフリップフロップ回路をブロック図形式で示したものである。図８は、本発明の第７のフリップフロップ回路をブロック図形式で示したものである。図９は、本発明の第８の実施形態のフリップフロップ回路の動作をフローチャート形式で示したものである。詳細な説明以下、本発明による新規なフリップフロップを実施形態により詳細に説明する。以下の詳細な説明においては、本発明の完全な理解を図るため、具体的な詳細事項を数多く記載する。しかしながら、当業者であれば、本発明がそれらの詳細事項の記載なしで実施することが可能であることは理解できよう。その他の場合においては、本発明が不明確にならないようにするために、周知の方法、手順、構成要素、及び回路については、詳細な説明を省略する。以下の詳細な説明は、一部、コンピュータメモリ内のデータビットに対する演算、処理のアルゴリズム及び記号表現によって記載する。これらのアルゴリズム的説明及び表現は、データ処理技術分野の当業者がその仕事の内容を他の当業者に最も効果的に伝達するために用いる手段である。本願において、また一般に、アルゴリズムとは、所期の結果に至る自己矛盾のないシーケンスをなす一連のステップである。これらのステップは、物理量の物理的操作を必要とするステップである。常にそうであるとは限らないが、通常、これらの物理量は記憶、転送、結合、比較、及びその他の形で操作することができる電気信号または磁気信号の形を取る。主として共通の利用という理由から、これらの信号を適時ビット、値、要素または元、記号、文字、項、数等々と呼称することが都合がよいということも照明されている。しかしながら、これら及びこれらと同様の用語は適切な物理量と対応付けられるべきものであり、それらの物理量に貼付される便利のよいラベルに過ぎないということを銘記すべきである。以下の説明から自明であると別途明記されている場合を除き、本発明の全体を通して、「処理する」または「計算する」または「算出する」または「決定する」または「表示する」等々のような用語を用いた説明は、コンピュータシステムのレジスタ及びメモリ中の物理（電子的）量として表されるデータを操作して、コンピュータシステムメモリまたはレジスタあるいはその他の情報記憶、転送または表示装置内の物理量として同様に表される他のデータに変換するコンピュータシステムまたは同様の電子計算装置の動作及びプロセスを意味するものである。図１は、本発明の一実施形態のコンピュータシステムをブロック図形式で示したものである。コンピュータシステム１０は、プロセッサ１００、バス１０１、大容量記憶装置１０２、メモリ１０３、キーボードコントローラ１０４及び表示装置１０５を有する。メモリ１０３、キーボードコントローラ１０４及び表示装置１０５はバス１０１に接続されており、バス１０１はプロセッサ１００に接続されている。このようにして、メモリ１０３、キーボードコントローラ１０４及び表示装置１０５はプロセッサ１００と通信することができる。さらに、プロセッサ１００は、メモリ１０３、キーボードコントローラ１０４及び表示装置１０５と通信する。バス１０１は、１本のバスでも複数バスを組み合わせたものでもよい。たとえば、バス１０１は、ＩＳＡ（ＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ；アイサ）バス、ＥＩＳＡ（ＥｘｔｅｎｄｅｄＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ；イーアイサ）バス、システムバス、Ｘ−バス、ＰＳ／２バス、ＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔｓＩｎｔｅｒｃｏｎｎｅｃｔ；ピーシーアイ）バス、ＰＣＭＣＩＡ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒＭｅｍｏｒｙＣａｒｄＩｎｔｅｒｎａｔｉｏｎａｌＡｓｓｏｃｉａｔｉｏｎ；ピーショーエムシーアイエー）バスで構成することができる。バス１０１は、コンピュータシステム１０の構成要素間に通信リンクとしての手段を与える。大容量記憶装置１０２としては、ハードディスクドライブ、フロッピィディスクドライブ、ＣＤ−ＲＯＭ装置、フラッシュメモリデバイスまたはその他の記憶装置を用いることができる。大容量記憶装置１０２は、メモリ１０３に情報を供給する。メモリ１０３は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、キャッシュメモリデバイスまたはその他のメモリデバイスで構成することができる。メモリ１０３は、大容量記憶装置１０２及びプロセッサ１００からの情報をプロセッサ１００による使用に備えて記憶する。キーボードコントローラ１０４は、キーボードとコンピュータシステム１０との接続を可能にし、キーボードからコンピュータシステム１０へ信号を送る。表示装置は、テレビ受像機、コンピュータモニタ、フラットパネルディスプレイあるいはその他の表示装置を用いることができる。表示装置１０５は、プロセッサ１００から情報を受け取り、その情報をコンピュータシステム１０のユーザに対して表示する。プロセッサ１００は、複合命令セット演算（ＣＩＳＣ）マイクロプロセッサ、縮小命令セット演算（ＲＩＳＣ）マイクロプロセッサあるいはその他のプロセッサデバイスを用いることができる。図１において、プロセッサ１００は、データ信号を受け取り、記憶するためのフリップフロップ回路１５を有する。フリップフロップ回路１５は、トリガ信号を受け取るためのトリガ信号入力、データ信号を受け取るためのデータ信号入力、トリガ信号のエッジに応答してパルス信号を発生するトリガ信号入力に接続されたパルスジェネレータ、及びデータ信号を受け取り、パルス信号に応答してデータ信号を記憶するラッチよりなる。あるいは、フリップフロップ回路１５は、トリガ信号を受け取るためのトリガ信号入力、データ信号を受け取るためのデータ信号入力、データ信号を受け取り、データ信号を記憶するためのデータ信号入力に接続されたラッチ、及びデータ信号入力が受け取ったデータ信号がラッチにより記憶されているデータ信号と一致したときトリガ信号を抑止するためのトリガ信号入力に接続されたトリガ抑止回路よりなる。トリガ信号は、たとえば、クロック信号であり、トリガ信号のエッジは立上りエッジでも立下りエッジでもよい。図２は、本発明の第２の実施形態のフリップフロップ回路をブロック図形式で示したものである。フリップフロップ回路２０は、パルスジェネレータ２１０、ラッチ２１１、データ入力２１２、データ出力２１３及びクロック入力２１４よりなる。パルスジェネレータ２１０は、クロック入力２１４を介してクロック信号を受け取る。クロック信号の立上りエッジが現れると、パルスジェネレータ２１０はクロック信号の立上りエッジに応答してパルス信号を発生し、ラッチ２１１に供給する。クロック信号の立下りエッジが現れても、パルスジェネレータはラッチ２１１に供給されるパルス信号を発生しない。ラッチ２１１はデータ入力２１２及びデータ出力２１３に接続されている。ラッチ２１１は、通常はデータ入力２１２に現れるデータ信号には応答しない。しかしながら、パルスジェネレータ２１０からパルス信号を受け取ると、ラッチ２１１は、そのパルス信号の持続時間中にデータ入力２１２に現れるデータ信号を伝播させる。パルス信号の後縁で、ラッチ２１１はデータ信号を保持する。また、ラッチ２１１は、データ信号をデータ出力２１３に送り、パルスジェネレータ２１０から次のパルス信号を受け取るまで、データ信号を送り続ける。ラッチ２１１は、クロック信号の立上りエッジによってパルスジェネレータ２１０から次のパルス信号を受け取ると、その新しいパルス信号の持続時間中データ入力２１２に現れる新しいデータ信号を伝播させ、その新しいデータ信号をデータ出力２１３へ送る。パルスジェネレータ２１０は、クロック信号の立上りエッジが現れたときだけラッチ２１１に供給されるパルス信号を発生するので、ラッチ２１１は、クロック信号の立上りエッジが現れたときのみ、データ信号を保持し、送り出す。従って、フリップフロップ回路２０はエッジトリガデバイスである。さらに、フリップフロップ回路２０は、従来のマスタ‐スレーブフリップフロップ回路と比較して、より高速である。より高速の性能を達成するのに使用することのできる一つの方法は、フリップフロップ回路が新しいデータ信号を受け取ってからその新しい信号を出力するまでにようする時間を短縮することである。一方、この所要時間は、ゲートの数、及びこれに付随してフリップフロップ回路の入力から出力へデータ信号が伝播するまでに経過するゲート遅延を少なくすることによって短縮することができる。フリップフロップ回路２０においては、データ入力２１２とデータ出力２１３の間には１つのラッチ、すなわちラッチ２１１しかない。クロック信号の立上りエッジが現れると、データ入力２１２に現れたデータ信号は、データ出力２１３に達するのに、その１つのラッチ、すなわちラッチ２１１を通って伝播するだけでよい。従来のマスタ‐スレーブフリップフロップ回路と比較して、従来のマスタ‐スレーブフリップフロップ回路では、データ信号は２つのラッチ、すなわちマスタラッチ及びスレーブラッチを通って伝播しなければならないので、本フリップフロップ回路２０は相当に高速である。このように、従来のマスタ‐スレーブフリップフロップにおけるデータ信号は、フリップフロップ回路２０の場合には見られない余分のラッチに付随する余分のゲート及びゲート遅延が伴う。本発明のもう一つの実施形態においては、パルスジェネレータ２１０は、クロック信号の立上りエッジではなくクロック信号の立下りエッジに応答して、ラッチ２１１へのパルス信号を発生する。ラッチ２１１は、パルス信号に応答して、そのパルス信号の持続時間の間、データ入力２１２に現れるデータ信号を記憶する。また、ラッチ２１１は、その記憶データ信号をデータ出力２１３へ送り、ラッチ２１１がパルスジェネレータ２１０から次のパルス信号を受け取るまで、その記憶データ信号を送り続ける。図３は、本発明の第３の実施形態のフリップフロップ回路をブロック図形式で示したものである。図示のフリップフロップ回路３０は、パルスジェネレータ３１０，ラッチ３１１，データ入力３１２、データ出力３１３、クロック入力３１４及びフィードバック３１５よりなる。パルスジェネレータ３１０はクロック入力３１４、フィードバック路３１５及びラッチ３１１に接続されている。ラッチ３１１は、データ入力３１２及びデータ出力３１３に接続されている。パルスジェネレータ３１０、ラッチ３１１、データ入力３１２、データ出力３１３、及びクロック入力３１４は、図２のルスジェネレータ２１０、ラッチ２１１、データ入力２１２、データ出力２１３及びクロック入力２１４の場合と同様に動作する。フィードバック路３１５は、一端部がパルスジェネレータ３１０の出力に接続され、他端部がパルスジェネレータ３１０の第１の入力に接続されている。フィードバック路３１４は、パルスジェネレータ３１０の出力に現れるパルス信号をパルスジェネレータ３１０の第１の入力にフィードバックする。パルスジェネレータ３１０は、その第２の入力を介してクロック信号の立上りエッジを受け取ると、パルス信号の立上りエッジを出力する。パルス信号の立上りエッジはパルスジェネレータ３１０の出力に現れるので、そのパルス信号の立上りエッジは、フィードバック路３１５を介してパルスジェネレータ３１０の第１の入力にフィードバックされる。パルスジェネレータ３１０は、その第１の入力を介してパルス信号の立上りエッジを受け取ると、パルス信号の立下りエッジを発生する。このようにして、パルスジェネレータ３１０は立上りエッジと立下りエッジを発生し、パルス信号を形成する。図４は、本発明の第４の時のフリップフロップ回路をブロック図形式で示したものである。図示のフリップフロップ回路４０は、パルスジェネレータ４１０、ラッチ４１１、データ入力４１２、データ出力４１３及びクロック入力４１４よりなる。パルスジェネレータ４１０はクロック入力４１４及びラッチ４１１に接続されている。ラッチ４１１はデータ入力４１２及びデータ出力４１３に接続されている。パルスジェネレータ４１０は、インバータ４２０，インバータ４２１、インバータ４２２及びＮＡＮＤゲート４２３で構成することができる。インバータ４２０はクロック入力４１４及びインバータ４２１に接続されている。インバータ４２１はインバータ４２２に接続され、インバータ４２２はＮＡＮＤゲート４２３に接続されている。パルスジェネレータ４１０はクロック入力４１４を介してクロック信号を受け取る。このクロック信号はＮＡＮＤゲート４２３に入力として供給される。ＮＡＮＤゲート４２３はイネーブル論理回路として機能する。これらの他にも、適切な回路を使用することができる。さらに、クロック信号は、インバータ４２０、インバータ４２１及びインバータ４２２を通って伝播する。インバータ４２０及びインバータ４２１はクロック信号を遅延させるように作用する。インバータ４２２はクロック信号を反転させると共に、遅延させる。また、この遅延し反転したクロック信号はＮＡＮＤゲート４２３に入力される。パルスジェネレータ４１０がクロック信号の立上りエッジを受け取るとき、その立上りエッジは直接ＮＡＮＤゲート４２３の一方の入力に供給される。ＮＡＮＤゲート４２３の他方の入力には、立上りエッジを遅延させ、反転させた信号が供給されるので、ＮＡＮＤゲート４２３は立下りエッジを出力する。ＮＡＮＤゲート４２３は、クロック信号の立下りエッジを遅延させ反転させた信号を受け取ると、立上りエッジを出力する。このようにして、立下りエッジの後に立上りエッジが生じることによってパルス信号が形成され、ラッチ４１１へ供給される。ラッチ４１１は、パスゲート４２４、インバータ４２５及びインバータ４２６を具備する。パスゲート４２４はパルスジェネレータ４１０のＮＡＮＤゲート４２３に接続され、またインバータ４２５及びインバータ４２６に接続されている。インバータ４２５はデータ出力４２６に接続されている。インバータ４２５及び４２６は互いに逆並列に接続され、ラッチ４１１の記憶機能を果たす。パスゲート４２４は、パルスジェネレータ４１０からパルス信号の立上りエッジを受け取ると、開いて、データ入力４１２に現れるデータ信号をインバータ４２５へ通過させる。インバータ４２５及びインバータ４２６は、パスゲート４２４を通って伝播するデータ信号を記憶し、そのデータ信号データ出力４１３へ送る。パスゲート４２４は、パルス信号の立下りエッジを受け取ると、閉じ、データ入力４１２に現れる信号はそれ以後インバータ４２５へは伝播されない。インバータ４２５及びインバータ４２６は、最後にパスゲート４２４を通過したデータ信号を記憶し続け、その最後のデータ信号をデータ出力４１３へ送り続ける。パルス信号の次の立上りエッジに応答してパスゲート４２４がサイド開くと、インバータ４２５及びインバータ４２６はデータ入力入力４１２に現れる新しいデータ信号を記憶する。このようにして、パルスジェネレータ４１０により発生するパルス信号は、データ入力４１２に現れるデータ信号をラッチ４１１に記憶させる。パルスジェネレータ４１０は、図２のパルスジェネレータ２１０の代わりに使用することもできる。ラッチ４１１には、その他の適切な回路を入れることも可能である。たとえば、パスゲート及びインバータに代えて、Ｄ‐フリップフロップまたは他の適切なラッチング回路あるいはサンプル・ホールド回路を用いることもできる。さらに、論理ゲートは、バイポーラゲート、ＣＭＬ／ＥＣＬゲート、ＣＭＯＳゲートあるいはその他の適切な論理回路技術の素子を用いることができる。ラッチ４１１としては、パスゲートラッチ、マルチプレクサラッチ、ＮＡＮＤ‐ＮＡＮＤラッチ、ＮＯＲ‐ＮＯＲラッチ、トライステートラッチまたはその他の適切なラッチを用いることができる。しかしながら、フリップフロップ４０は、トランジスタの製造プロセスに伴う処理加工変動を生じやすい。処理加工変動は、一部のトランジスタでは相互コンダクタンスの低下として現れ、他のトランジスタでは相互コンダクタンスの増加として現れる。インバータ４２０、インバータ４２１及びインバータ４２２を構成するトランジスタの相互コンダクタンスが大きくなると、インバータのスイッチングが高速になり、ＮＡＮＤゲート４２３へ供給される遅延クロック信号の出力が早められる。遅延クロック信号の出力が早くなると、遅延立上りエッジのＮＡＮＤゲート４２３への到達が早くなる。これに対して、クロック信号の立上りエッジのＮＡＮＤゲート４２３への到達は全く早められないので、遅延クロックエッジの到達が早くなると、ＮＡＮＤゲート４２３から出力されるパルス信号のパルス幅が狭くなる結果となる。処理加工変動が極端な場合は、ラッチ４１１がデータ入力４１２からのデータ信号を記憶するのに十分な時間に対応する十分なパルス幅が得られないこともある。処理加工変動がさらに極端な場合は、パスゲート４２４を開かせるのに十分なパルス高さが得られないこともある。図５は、本発明の第５の実施形態のフリップフロップ回路をブロック図形式で示したものである。図示のフリップフロップ回路５０は、パルスジェネレータ５１０、ラッチ５１１、データ入力５１２、データ出力５１３及びクロック入力５１４を具備する。パルスジェネレータ５１０は、クロック入力５１４を介して受け取ったクロック信号の立上りエッジに応答してパルス信号を発生する。このパルス信号はラッチ５１１へ送られる。パルスジェネレータ５１０は、フィードバック路５１５、インバータ５２０、ＮＡＮＤゲート５２３、インバータ５２７及びラッチ５２８で構成されている。より詳しくは、ラッチ５２８は、ＮＯＲゲート５２１及びＮＯＲゲート５２２よりなる。この実施形態のラッチ５２８はリセット‐セットラッチである。パルスジェネレータ５１０がクロック入力５１３を介してクロック信号の立上りエッジを受け取ると、その立上りエッジはインバータ５２０及びＮＡＮＤゲート５２３へ送られる。インバータ５２０へ送られる立上りエッジはＮＯＲゲート５２１を通って伝播しなければならないから、インバータ５２０へ送られた立上りエッジはＮＯＲゲート５２２の出力を変化させず、ＮＡＮＤゲート５２３はその一方の入力でのみ立上りエッジを受け取る。その結果、ＮＡＮＤゲート５２３は、まず、クロック入力５１４のクロック信号の立上りエッジに応答して立下りエッジを送り出す。この立下りエッジはインバータ５２７を通って送られ、立上りエッジの形のパルスジェネレータ５１０の出力になる。この立上りエッジはフィードバック路５１５を介してラッチ５２８のＲ入力にフィードバックされる。Ｒ入力の立上りエッジに応答して、ラッチ５２８はＮＡＮＤゲート５２３へ立下りエッジを出力する。ＮＡＮＤゲート５２３は、インバータ５２７へ立上りエッジを出力し、これがパルスジェネレータ５１０の出力の立下りエッジになる。パルスジェネレータ５１０の出力の立上りエッジの後にパルスジェネレータ５１０の立下りエッジが生じることによって、パルスジェネレータ５１０によってパルス信号が形成されることになる。パルスジェネレータ５１０によって発生したパルス信号はラッチ５１１へ送られる。このように、ＮＡＮＤゲート５２３はイネーブル論理回路として機能する。ＮＡＮＤゲート４２３の代わりに他の適切な回路を使用することも可能である。この実施形態においては、パルスジェネレータ５１０の出力とパルスジェネレータ５１０のリセット入力との間にフィードバック路５１５が接続されている。フィードバック路５１５は、パルスジェネレータ５１０の出力ではなく、ラッチ５１１に接続することもできるということは理解できよう。たとえば、フィードバック路５１５は、適宜インバータと共にパスゲート５２４またはトライステートバッファ５２６に接続することもできる。ラッチ５１１はパスゲート５２４、インバータ５２５及びトライステートバッファ５２６よりなる。ラッチ５１１は、トライステートバッファ５２６が逆並列インバータに付随する競合を少なくする点以外は、図４のラッチ４１１と同様に動作する。ラッチ５１１がパルスジェネレータ５１０からパルス信号を受け取ると、トライステートバッファ５２６は開回路として作用する。このように、トライステートバッファ５２６は、パスゲート５２４を通って伝播する新しいデータ信号と「争う」ことはない。パルスジェネレータ５１０がパルス信号をラッチ５１１へ送らなくなると、トライステートバッファ５２６はインバータとして働き、インバータ５２５と共に、ラッチ５１１の記憶機能を果たす。パルスジェネレータ５１０は、図３のパルスジェネレータ３１０の代わりに用いることも可能である。ラッチ５２８は、他の適切な回路を用いることもできる。たとえば、リセット ‐セットラッチの代わりに、Ｄ‐フリップフロップまたは他の適切なラッチングあるいはサンプル・ホールド記憶回路を用いてもよい。さらに、論理ゲートは、バイポーラゲート、ＣＭＬ／ＥＣＬゲート、ＣＭＯＳゲート、あるいはその他の適切な論理回路技術によるものであってもよい。ラッチ５２８は、パスゲートラッチ、マルチプレクサラッチ、ＮＡＮＤ‐ＮＡＮＤラッチ、ＮＯＲ‐ＮＯＲラッチ、トライステートラッチまたはその他の適切なラッチを用いることができる。本発明のもう一つの実施形態においては、パルスジェネレータ５１０は、クロック信号の立上りエッジではなく、クロック信号の立下りエッジに応答してパルス信号をラッチ５１１へ供給する。ラッチ５１１は、そのパルス信号に応答して、パルス信号の持続時間の間、データ入力５１２に現れるデータ信号を記憶すると共に、記憶データ信号をデータ出力５１３へ送り出し、パルスジェネレータ５１０から次のパルス信号を受け取るまで、その記憶データ信号を送り続ける。図４のフリップフロップ回路４０と異なり、フリップフロップ回路５０は、チャンネル長変動の影響を受けにくい。フリップフロップ回路５０では、パルス信号の立上りエッジはクロック信号の立上りエッジがＮＡＮＤゲート５２３及びインバータ５２７を通って伝播するとき発生する。パルス信号の立下りエッジはパルス信号の立上りエッジがＮＯＲゲート５２２、ＮＡＮＤゲート５２３及びインバータ５２７を通って送られるとき発生する。その結果、パルス信号の立上りエッジ及びパルス信号の立下りエッジは、どちらもＮＡＮＤゲート５２３及びインバータ５２７での信号伝播によって決まるので、ＮＡＮＤゲート５２３及びインバータ５２７を構成するトランジスタのチャンネル長変動はパルス信号のパルス幅に影響を及ぼさない。ＮＡＮＤゲート５２３またはインバータ５２７のチャンネル長変動に起因するパルス信号の立下りエッジが早すぎても、それはパルス信号の立上りエッジも早く生じることによって補償される。従って、フリップフロップ回路５０においては、１つのデバイス、すなわちＮＯＲゲート５２２のチャンネル変動だけがパルス信号のパルス幅に影響を及ぼす。これに対して、上に述べたように、フリップフロップ４０では、３つのデバイス、すなわちインバータ４２０、インバータ４２１及びインバータ４２２のいずれかにチャンネル長変動があっても、パルス信号のパルス幅に影響する。このようにフリップフロップ５０はチャンネル変動の影響を受けにくい。さらに、フリップフロップ５０は、パルスジェネレータ５１０がフィードバック路５１５を介して立上りエッジを受け取った後立下りエッジを送り出すということからも、チャンネル長変動の影響を受けにくい。立下りエッジが立上りエッジとは無関係に発生する図４のフリップフロップ４０においては、チャンネル長変動によって生じる「遅い」あるいは「緩慢な」立上りエッジによって、パルス幅の小さいあるいはパルス高さの小さいパルス信号が生じることがあり、特にこれにやはりチャンネル長変動によって生じる「早い」あるいは「急峻な」遅延立上りエッジが伴う場合には、その傾向が顕著になる。チャンネル長変動が極端な場合においては、ラッチ４１１がデータ入力４１２からのデータ信号を記憶するのに十分な時間が確保されるだけの十分なパルス幅が得られない場合もある。チャンネル長変動がさらに極端な場合は、パスゲート４２４を開かせるのに十分なパルス高さが得られないこともある。これに対して、フリップフロップ５０は、立上りエッジがフィードバック路５１５を通過するまで「待って」から、立下りエッジを生じさせるようになっている。従って、「遅い」または「緩慢な」立上りエッジには、それに伴って「遅い」立下りエッジが生じる。このようにして、正しいパルス幅とパルス高さが維持され、チャンネル長変動の影響が軽減される。図６は、図５のパルスジェネレータの動作をタイミング図形式で示したものである。波形ＣＬＫは、クロック入力５１４に現れるクロック信号を表している。また、波形ＣＬＫはインバータ５２０の入力信号及びＮＡＮＤゲート５２３の入力信号の１つも表している。波形Ｒは、ラッチ５２８のＲ入力に現れる入力信号及びインバータ５２７の出力信号を表している。また、波形Ｒは、フィードバック信号も表している。波形Ｓはラッチ５２８のＳ入力に現れる入力信号及びインバータ５２０の出力信号を表している。波形Ｑは、ラッチ５２８のＱ出力に現れＮＯＲゲート５２１の出力信号及びＮＯＲゲート５２２の入力信号の１つを表している。波形ＮＡＮＤは、ＮＡＮＤゲート５２３の出力信号及びインバータ５２７の入力信号を表している。クロック信号が第１の状態、すなわち論理ゼロのとき、インバータ５２７はラッチ５２８のＲ入力へ第１の信号状態を出力する（波形Ｒ）。インバータ５２０は、第２の信号状態、たとえば“１”をラッチ５２８のＳ入力に出力する（波形Ｓ）。また、ラッチ５２８は、第２の信号状態をＮＡＮＤゲート５２３の入力の１つへ出力する（波形Ｑ）。ＮＯＲゲート５２１は、第１の信号状態をＮＯＲゲの信号状態をインバータ５２７へ出力する（波形ＮＡＮＤ）。クロック信号が第２の信号状態に遷移するとき、インバータ５２０は第１のの信号状態を出力し（波形Ｓ）、ＮＡＮＤゲート５２３も、ゲート遅延による短い期間後に第１の信号状態を出力する（波形ＮＡＮＤ）。ＮＡＮＤゲート５２３の出力に応答して、インバータ５２７が第２の信号状態を出力する（波形Ｒ）。インバータ５２７からのその信号状態は、ラッチ５１１へ送られ、またフィードバック路５１５を介してラッチ５２８のＲ入力にフィードバックされる。ＮＯＲゲート５２２は、インバータ５２７の出力に応答して第１の信号状態を出力し、これがラッチ５２８の出力になる（波形Ｑ）。ＮＯＲゲート５２２の出力はＮＡＮＤゲート５２３及びＮＯＲゲート５２１へ送られる。ＮＯＲゲート５２１は、ＮＯＲゲート５２２も第２の信号状態を出力する（波形ＮＡＮＤ）。上に述べたように、ＮＡＮＤゲート５２３の出力はインバータ５２７へ送られる。インバータ５２７は、ＮＡＮＤゲート５２３の出力に応答して、第１の信号状態を出力する（波形Ｒ）。波形Ｒによって示されるように、インバータ５２７は、クロック信号の第１の信号状態から第２の信号状態への遷移に応答して、第１の信号状態から第２の信号状態へ、また逆に第２の信号状態から第１の信号状態に遷移する。このようにして、インバータ５２７、従ってパルスジェネレータ５１０はパルス信号を発生し、その信号がラッチ５１１へ送られる。パルスジェネレータ５１０によってパルス信号が発生した後、波形Ｒ、Ｓ、Ｑ、遷移するまで、それぞれの現在の信号状態に保たれる。クロック信号が第２の信号状態から第１の信号状態へ遷移すると、インバータ５２０はクロック入力５１４からの第１の信号状態に応答して第２の信号状態を出力する。ＮＯＲゲート５２１は、インバータ５２０からの出力に応答して第１の信号状態を出力する。ＮＯＲゲート５２２は、ＮＯＲゲート５２１の出力に応答して第２の信号状態を出力する。ＮＡＮＤゲート５２３は、クロック信号の第２の状態から第１の状態への遷移によって影響されることなく、第２のの信号状態を出力し続ける。その結果インバータ５２７もクロック信号の第２の状態から第１の状態への遷移によって影響されず、第１の信号状態を出力し続ける。インバータ５２７はクロック信号の第２の信号状態から第１の信号状態への遷移によって変化しないので、パルス信号は発生しない。従って、パルスジェネレータ５１０は、クロック信号が第２の信号状態から第１の信号状態へ遷移するとき（クロック信号の立下りエッジの間）、パルス信号を発生しない。各構成要素が上に述べたように動作するのに伴って、インバータ５２７はＮＡＮＤゲート５２３からのパルス信号を遅延させ、反転させた信号を出力する（波形Ｒ）。インバータ５２０は、クロック信号の遅延反転信号を出力する（波形Ｓ）。ＮＯＲゲート５２２もクロック信号の遅延反転信号を出力する。ただし、ＮＯＲゲート５２２の出力信号は、インバータ５０２の出力信号より遅延が大きい（波形Ｑ）。ＮＯＲゲート５２１は、インバータ５２０及びＮＯＲゲート５２２がどちらも論理０である信号を出力すると、論理１となる信号を出力する。ＮＡＮＤゲート５２３は、クロック信号の立上りエッジに応答して負のパルス信号（立下りエッジの後に立上りエッジが生じる）を出力する。この負パルス信号の立下りエッジはクロック信号の立上りエッジによって生じる。負パルス信号の立上りエッジは、ＮＯＲゲート５２２がクロック信号の遅延反転信号を出力することによって生じる。図７は、本発明の第６の実施形態のフリップフロップ回路をブロック図形式で示したものである。図示のフリップフロップ回路７０は、パルスジェネレータ７１０、ラッチ７１１、データ入力７１２、データ出力７１３、クロック入力７１４、排他ＮＯＲゲート７１６及びＮＯＲゲート７１７よりなる。排他ＮＯＲゲート７１６の第１の入力はラッチ７１１に接続され、排他ＮＯＲゲート７１６の第２の入力はデータ入力７１２に接続されている。排他ＮＯＲゲート７１６は比較器として機能し、ラッチ７１１に記憶された信号状態をデータ入力７１２に現れる信号状態と比較する。ラッチ７１１に記憶されている信号状態がデータ入力７１２に現れる信号状態と一致しないときは、排他ＮＯＲゲート７１６は第１の信号状態、たとえば論理０を出力する。これに対して、ラッチ７１１に記憶された信号状態がデータ入力７１２に現れる信号状態に一致すると、排他ＮＯＲゲート７１６は第２の信号状態、たとえば論理１を出力する。排他ＮＯＲゲート７１６の出力は、ＮＯＲゲート７１７の第１の入力として供給される。ＮＯＲゲート７１７はその第２の入力がクロック入力７１４に接続されている。ＮＯＲゲート７１７はクロック抑止回路として働き、ＮＯＲゲート７１７が排他ＮＯＲゲート７１６から第２の信号状態を受け取ると、クロック入力７１４を抑止する。ＮＯＲゲート７１７は、排他ＮＯＲゲート７１６から第１の信号状態を受け取ると、受け取ったクロック信号の反転信号を出力する。この反転クロック信号は、のゲート７１７によってパルスジェネレータ７１０へ送られる。このようにして、排他ＮＯＲゲート７１６は、ラッチ７１１に記憶された信号状態をデータ入力７１２に現れる信号状態と比較し、ＮＯＲゲート７１７と共に、ラッチ７１１に記憶されている信号状態がデータ入力７１２に現れた信号状態と一致したとき、クロック入力７１４からのクロック信号を抑止する。図８は、本発明の第７の実施形態のフリップフロップ回路をブロック図形式で示したものである。図示のフリップフロップ回路８０は、マスタラッチ８１０、スレーブラッチ８１１、データ入力８１２、データ出力８１３、クロック入力８１４、排他ＮＯＲゲート８１６及びＮＯＲゲート８１７で構成されている。フリップフロップ回路８０においては、マスタラッチ、スレーブラッチ８１１はどちらもクロック入力に接続されていて、クロック信号を受け取る。排他ＮＯＲゲート８１６及びＮＯＲゲート８１７は、図７の排他ＮＯＲゲート７１６及びＮＯＲゲート７１７と同様に動作する。スレーブラッチ８１１に記憶された信号状態がデータ入力８１２に現れた信号状態と一致すると、クロック信号はＮＯＲゲート８１７と共に動作する排他ＮＯＲゲート８１６によって抑止される。図９は、本発明の第８のフリップフロップ回路の動作をフローチャート形式で図解したものである。この実施形態のフリップフロップ回路は、ブロック９５０に示すように、データ入力からデータ信号を受け取る。フリップフロップ回路は、ブロック９５２に示すようにトリガ信号のエッジに応答してパルス信号を発生する。このパルス信号は、遅延トリガ信号を発生させ、遅延トリガ信号をトリガ信号と比較してパルス信号の立上りエッジを生じさせ、かつ遅延トリガ信号をトリガ信号と比較してパルス信号の立下りエッジを生じさせることによって得ることができる。あるいは、トリガ信号をラッチのセット入力に供給し、ラッチの出力をトリガ信号と比較することによっても得ることができる。ブロック９５３に示すように、このフリップフロップ回路は、パルス信号に応答してデータ信号を記憶する。データ信号は、パルスに応答してデータ信号をラッチするか、あるいはパルス信号に応答してパスゲートを開き、データ信号を記憶回路へ送ることによって記憶することができる。以上の説明においては、本発明をその特定の実施形態に基づいて詳細に説明した。しかしながら、特許請求の範囲に記載するところに基づく本発明の広義の精神及び範囲を逸脱することなく、本発明の様々な修正態様及び変形態様を実施することが可能なことは自明であろう。従って、本願の明細書及び図面は、限定的な意味ではなく、例示説明を目的とした意味で解釈すべきものである。当業者ならば、上記説明を読んだ後、本発明の変形態様及び修正態様を数多く想到することができると考えられるから、上に例示説明のために記載した各特定の実施形態は、限定的に解釈されることを意図したものではない。従って、それらの特定の実施形態の細部について言及した文言は、本発明にとって必須と見なされる特徴のみを謳った特許請求の範囲によって決まる本発明の範囲を限定することを意図したものではない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者スミス，ジェフリー・イーアメリカ合衆国・97007・オレゴン州・アロハ・サウスウエストカウフマンドライブ・6990 (72)発明者フェルナンド，ロスハン・ジェイアメリカ合衆国・97229・オレゴン州・ポートランド・ノースウエスト 178ティエイチプレイス・4158

Claims

【特許請求の範囲】１．トリガ信号を受け取るためのトリガ信号入力と；データ信号を受け取るためのデータ信号入力と；上記トリガ信号のエッジに応答してパルス信号を発生するトリガ信号入力に接続されたパルスジェネレータと；上記パルスジェネレータに接続され、上記データ信号を受け取ると共に、パルス信号に応答してデータ信号を記憶する第１のラッチと；を具備したフリップフロップ回路。２．上記トリガ信号がクロック信号である請求項１記載のフリップフロップ回路。３．上記トリガ信号の上記エッジが立上りエッジである請求項１記載のフリップフロップ回路。４．上記トリガ信号の上記エッジが立下りエッジである請求項１記載のフリップフロップ回路。５．上記パルスジェネレータが、第２のラッチを具備する請求項１記載のフリップフロップ回路。６．上記パルスジェネレータが、さらに、パルスジェネレータの出力から上記第２のラッチに接続されたフィードバック路を具備する請求項５記載のフリップフロップ回路。７．上記ラッチがリセット‐セットラッチである請求項５記載のフリップフロップ回路。８．上記フリップフロップ回路が、さらに、上記ラッチから上記パルスジェネレータに接続されたフィードバック路を具備する請求項５記載のフリップフロップ回路。９．フリップフロップ回路でデータ信号を受け取り、記憶する方法においてデータ信号をデータ入力から受け取るステップと；トリガ入力からトリガ信号を受け取るステップと；そのトリガ信号のエッジに応答してパルス信号を発生するステップと；パルス信号に応答してデータ信号を記憶するステップと；を具備した方法。１０．上記エッジが立上りエッジである請求項９記載の方法。１１．上記エッジが立下りエッジである請求項９記載の方法。１２上記信号がクロック信号である請求項９記載の方法。１３上記パルスに応答して上記データ信号を記憶するステップが、パルス信号に応答してデータ信号をラッチするステップよりなる請求項９記載の方法。１４．上記パルス信号に上記データ信号を記憶するステップがパルス信号に応答してパスゲートを開くステップと；データ信号を記憶回路へ送るステップと；を具備する請求項９記載の方法。１５．上記トリガ信号のエッジに応答してパルス信号を発生するステップが：遅延トリガ信号を発生するステップと；遅延トリガ信号をトリガ信号と比較して、パルス信号の立上りエッジを得るステップと；遅延トリガ信号をトリガ信号と比較してパルス信号の立下りエッジを得るステップと；を具備する請求項９記載の方法。１６．遅延トリガ信号を発生するステップが上記トリガ信号をラッチするステップを具備する請求項１５記載の方法。１７．遅延トリガ信号を発生するステップが、さらに、上記パルス信号をそのパルス信号を発生するパルスジェネレータのラッチにフィードバックするステップを具備する請求項１６記載の方法。１８．上記遅延トリガ信号を上記トリガ信号と比較して上記パルス信号の立上りエッジを得るステップが、遅延トリガ信号及びトリガ信号をイネーブル論理回路に供給するステップを具備する請求項１５記載の方法。１９．上記遅延トリガ信号を上記トリガ信号と比較して上記パルス信号の立下りエッジを得るステップが、遅延トリガ信号及びトリガ信号をイネーブル論理回路に供給するステップを具備する請求項１５記載の方法。２０．上記トリガ信号のエッジに応答してパルスを発生するステップがトリガ信号をラッチのセットに供給するステップと；ラッチの出力をトリガ信号と比較するステップ；を具備する請求項９記載の方法。２１．上記トリガ信号のエッジに応答してパルス信号を発生するステップが、さらに、トリガ信号を反転させるステップを具備する請求項２０記載の方法。２２．上記トリガ信号のエッジに応答してパルス信号を発生するステップが、さらに、パルス信号を上記ラッチのリセット入力にフィードバックするステップを具備する請求項２０記載の方法。２３．トリガ信号をうけとるためのトリガ信号入力と；データ信号を受け取るためのデータ信号入力と；データ信号を受け取ると共に、データ信号を記憶するためのデータ信号入力に接続されたラッチと；トリガ信号入力に接続されていて、データ信号入力が受け取るデータ信号がラッチによって記憶されているデータ信号と一致したときトリガ信号を抑止するトリガ抑止回路と；を具備したフリップフロップ回路。２４．上記トリガ抑止回路が、上記データ信号入力が受け取る上記データ信号を上記ラッチによって記憶されている上記データ信号と比較するためのデータ信号入力及びラッチに接続された比較器を具備する請求項２３記載のフリップフロップ回路。２５．上記トリガ抑止回路が、上記データ信号入力が受け取る上記データ信号が上記ラッチによって記憶されている上記データ信号と一致したとき、上記トリガ信号を抑止するためのゲートを具備する請求項２３記載のフリップフロップ回路。２６．フリップフロップ回路でデータ信号を受け取り、記憶する方法において：データにを介してデータ信号を受け取るステップと；トリガ入力を介してトリガ信号を受け取るステップと；データ信号をラッチに記憶するステップと；ラッチに記憶されたデータ信号をデータ入力を介して受け取られるデータ信号と比較するステップと；ラッチに記憶されているデータ信号がデータ入力を介して受け取られるデータ信号と一致したとき、ラッチへのトリガ信号を抑止するステップと；を具備した方法。