JPS5979630A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、論理回路に関し、特に半導体集積回路に内
蔵されるフリップフロップ回路に好適な論理回路を対象
とする。

従来より、ディジタル半導体集積回路装置においては、
外部からの入力信号をその内部クロックに同期させて入
力するものであった。

ところが、半導体Ｓ積回路技術の進展によりｌチップの
半導体集積回路装置の中に高度の情報処理機能を内蔵さ
せることが出来るようになっているので、非同期信号を
半導体集積回路装置内で同期化するこ走が望まれている
。

しかし、上記非同期入力信号の同期化を行うにあたり、
従来のフリップフロップ回路を用いたのでは、データと
クロックとがあるタイミングで人力されると発振し、そ
れが長期間にわたってその出力が定まらないとう欠点が
あった。

例えば、レベルセンスのフリップフロップ回路では、ク
ロックの切れる瞬間に入力データが変化すると不定レベ
ルが取り込まれることとなるため、第１図に示すように
、フリップフロップ回路が発振し始め、その出力レベル
が定まらなくなる。

この発明の目的は、データ信号とクロック信号とがいか
なるタイミングで入力されても発振を生しることなく、
必ず出力の確定している論理回路をＩＨＨＩ３すること
にある。

この発明の他の目的は、ディジタル半導体集積回路装置
における非同期人力信号を同期化するのに好適な論理回
路を提（Ｊｔすることにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

この発明は、フリップフロップ回路の発振現象が、デー
タ信号の変化時にのみ生しることに着目してなされたも
のであり、この発振を防止するため、データ信号の変化
する前後の所定期間クロ・ツク入力を強制的に無効にす
るものである。

以下、ごの発明を実施例とともに詳細に説明する。

第２図には、この発明の一実施例の回路図が示されてい
る。

同図において、記号１２で示されているのは、レベルセ
ンシティブなりロック入力端子と、データ入力端子とを
各１個づつ有する７９７７７１１７１回路である。デー
タ信号４が変化する瞬時にクロック７がオフすると、上
記第１図に示すよ・うにフリップフロップ回路１２が発
振してしまう。

したがって、正しいデータ信号をフリップフロップ回路
］２に取り込むためには、この発振が停止するのを待た
なくてはならない。

この実施例では、上記発振を防止するために、入力デー
タ信号１と、それを遅延回路９を通して遅延された信号
５とを受ける排他的ＮＯＲゲートＩＯと、この排他的Ｎ
ＯＲゲート１０の出力６を制御信号とし、入力クロック
信号２を一ト記フリ。

ブフロソプ回路１２に伝えるＡＮＤゲ−１・とが設けら
れる。

なお、フリップフロップ回路１２へのデータ信号４は、
遅延回路８により、遅延させられている。

上記各回路は、半導体集積回路（ＩＣ）内に形成され、
入力データ信号１は、非同期の外部入力信号である。

次に、第３図のタイミング図に従って、上記実施例回路
の動作を説明する。

−に記排他的ＮＯＩ’？ゲート１０の出力６は、上記入
力データ信号１が変化した瞬間から遅延回路９での遅延
時間９Ｂだけ、ロウレベルとなる。したがって、この間
ＡＮＤゲート］１が閉じられているので、入カクロノク
信号２がフリップフロップ回路１２には伝えられない。

すなわち、人力クロック信号２が入力されても、フリッ
プフロップ回路１２に対しては、無効とされる。

一方、入力データ信号１は、遅延回路８によって、遅延
時間８Ｂだけ遅れてフリップフロップ回路１２のデータ
信号４とされる。したがって、上記遅延時間８Ｂと９Ｂ
とを調整することにより、］二記フリップフロップ回路
１２でのデータ信号４が変化する前後では、フリップフ
ロップ回路１２のデータ取込みが行われないため、フリ
ップフロップ回［１８１２は、外部からの非同期入力デ
ータ信号１がＩＣ内のシステムクロック２に対していか
なるタイミング入力されても発振することはない。

したがって、発振が自然に停止するまで待つことなく高
速、確実に非同期の外部入力データを取り込むことがで
きる。すなわち、クロック信号に対して、いかなるタイ
ミングで変化する外部データ信号を入力させても、フリ
ソゾフロソブ回］１δが発振することなく、非同期外部
入力データ信号を最大クロック２回分の時間で正確に取
り込むことができる。

これにより、この発明が適用されたディジタル制御シス
テムにおいては、内部クロックに同期しない信号（割り
込みや、入出力装置からの信号）に対する応答が速くな
るという効果がある。

この発明は、前記実施例に限定されない。

上記フリップフロップ回路及び遅延回路の具体的構成は
、何であってもよい。また、排他的Ｎ。

Ｒゲートは、一致／不一致回路であればよい。さらに、
ゲート回路は、前記のような動作を行うものであれば何
であってもよい。例えば、伝送ゲートＭＯ３ＦＥＴ　（
絶縁ゲート型電界効果トランジスタ）を用いるものであ
ってもよい。

この発明は、上記非同期信号を同期化する入力回路の他
、上記発振をしない論理回路として広く利用ずろごとが
できる。

【図面の簡単な説明】

第１図は、従来のフリップフロップ回路を動作の一例を
示すタイミング図、 第２図は、この発明の一実施例を示す回路図、第３図は
、その動作を説明するためのタイミング図である。 １・・入力データ信号、２・・入力クロック信号、３・
・フリップフロップ回路の出力、４・・フリップフロッ
プ回路のデータ信号、５・・遅延信号、６・・排他的Ｎ
ＯＲ出力、７・・フリップフロップのクロック信号、８
．９・・遅延回路、１０・・排他的ＮＯＲゲーｉ、１１
・・ＡＮＤゲート、１２・・フリップフロップ回路 箱　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

【特許請求の範囲】
1. １．１つ以上の入力端子と、この入力端子からの入力信
   号を取り込むためのクロック入力端子とを有するフリッ
   プフロップ回路と、上記入力信号が変化した時点では上
   記クロック入力端子のクロ・７り信号を無効とする回路
   とを具備することを特徴とする論理回路。 ２、上記クロック信号を無効とする回路は、上記入力信
   号を変化タイミングを検出する回路と、この変化タイミ
   ング検出出力により、上記フリップフロップの入力端子
   への入力信号の伝達を禁止するゲート回路とで構成され
   るものであることを特徴とする特許請求の範囲第１項記
   載の論理回路。 ３、上記論理回路は、１チツプのディジタル半導体集積
   回路装置の非同期入力信号を同期化する入力回路を構成
   するものであることを特徴とする特許請求の範囲第１又
   は第２項記載の論理回路。