DE10062568A1

DE10062568A1 - Detektorschaltung

Info

Publication number: DE10062568A1
Application number: DE2000162568
Authority: DE
Inventors: Thoralf Graetz; Dieter Haerle; Patrick Heyne
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2000-12-15
Filing date: 2000-12-15
Publication date: 2002-06-27

Abstract

Die vorliegende Erfindung ist eine Detektorschaltung mit einer kompensierten (VC) und einer nicht kompensierten Verzögerungsschaltung (VNC) sowie mit einer Detektionseinrichtung (FF). Beiden Verzögerungsschaltungen (VC, VNC) ist gemeinsam ein Eingangssignal (CLK) zugeführt. Die Detektionseinrichtung (FF) detektiert ein unterschiedliches Verzögerungsverhalten, welches das Eingangssignal (CLK) auf seinen Wegen durch die Verzögerungsschaltungen (VC, VNC) erfährt. Das Ergebnis dieser Detektion wird als Ausgangssignal (OUT) bereitgestellt.

Description

Detektorschaltung

Die vorliegende Erfindung betrifft eine Detektorschaltung.

Elektrische Schaltungen unterliegen sowohl bei ihrer Her stellung wie auch bei ihrem Einsatz vielfältigen Schwankun gen, insbesondere verglichen mit den Annahmen, die bei Ent wicklung dieser Schaltungen getroffen wurden. Diese Schwan kungen können verursacht sein durch Schwankungen in der Ver sorgungsspannung und durch Schwankungen der Betriebstempera tur. Dies wirkt sich unter anderem auf die Schaltgeschwin digkeit einzelner Schaltungselemente aus. Insbesondere bei elektrischen Schaltungen in Halbleiter-Schaltungsanordnungen kann dies von besonderem Nachteil sein: Moderne Halbleiter- Schaltungsanordnungen weisen eine hohe Arbeitsgeschwindig keit auf, so dass sehr schnelle Signale mit hohen Schaltge schwindigkeiten und, wenigstens teilweise, sehr kurzen Im pulsdauern benötigt werden.

Vorgenannte Schwankungen beeinflussen jedoch die Schaltge schwindigkeit, die Impulsdauer der Signale und auch die Wei te der entsprechenden Impulse. Weiterhin nachteilig ist es bei Halbleiter-Schaltungsanordnungen, dass diese aufgrund ihrer Herstellung in Großserie herstellungsbedingte Schwan kungen ihrer Schalteigenschaften, Signaldauern etc. aufwei sen. Solche Schwankungen können bislang entwicklungsmäßig lediglich durch Vorsehen entsprechend großer Toleranz- und Vorhaltewerte berücksichtigt werden. Damit ist jedoch ein unerwünschter Verzicht auf (eigentlich erwünschte) maximale Arbeitsgeschwindigkeit verbunden.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungs anordnung anzugeben, die es ermöglicht, elektrische Schal tungen bezüglich ihrer Schaltungsgeschwindigkeit optimal auslegen zu können sowie eine entsprechende vorteilhafte An wendungsmöglichkeit anzugeben.

Diese Aufgabe wird gelöst durch eine Detektorschaltung mit einer ersten, kompensierten Verzögerungsschaltung, einer zweiten, nicht kompensierten Verzögerungsschaltung und mit einer Detektionseinrichtung, welche ein unterschiedliches Verzögerungsverhalten ermittelt, das ein Eingangssignal auf seinem Weg durch die beiden Verzögerungsschaltungen erfährt. Vorteilhafte Aus- und Weiterbildungen sind in Unteransprü chen angegeben. Dabei ist es vorteilhaft, die erfindungsge mäße Detektorschaltung innerhalb einer integrierten Halblei ter-Schaltungsanordnung zu verwenden.

Nachstehend wird die Erfindung anhand einer Zeichnung näher erläutert. Dabei zeigen

Die Fig. 1 die erfindungsgemäße Schaltung in Form eines Blockschaltbildes und

die Fig. 2 bis 5 mögliche Ausführungsformen für Verzöge rungsschaltungen.

Die in Fig. 1 dargestellte Detektorschaltung weist eine er ste, kompensierte Verzögerungsschaltung VC und eine zweite, nicht kompensierte Verzögerungsschaltung VNC auf. Beiden Verzögerungsschaltungen VC, VNC ist ein- und dasselbe Ein gangssignal CLK zugeführt, welches mittels der beiden Verzö gerungsschaltungen VC, VNC (naturgemäß unterschiedlich) ver zögert wird. Die so entstehenden Zwischensignale GATE, SIG, die jeweils das ursprüngliche Eingangssignal CLK sind, ent sprechend verzögert, sind einer Detektionseinrichtung FF zu geführt. Eine solche Detektionseinrichtung FF kann bei spielsweise, wie in Fig. 1 dargestellt, ein Master/Slave- Flipflop sein. Andere Ausgestaltungen sind dem Fachmann ge läufig.

Die Detektionseinrichtung FF ermittelt nun zu gegebenen Zeitpunkten mit Hilfe des einen Zwischensignals GATE, wel ches ein Ausgangssignal der ersten, kompensierten Verzöge rungsschaltung VC ist, den aktuellen Zustand des anderen Zwischensignals SIG, welches Ausgangssignal der zweiten, nicht kompensierten Verzögerungsschaltung VNC ist. Dies kann beispielsweise zu Zeitpunkten geschehen, an denen das eine Zwischensignal GATE seinen Zustand von einem niedrigen Pegel ("Low"-Pegel) auf einen hohen Pegel ("High"-Pegel) ändert (auch der umgekehrte Fall ist vorsehbar). Dabei wird der Zu stand des anderen Zwischensignals SIG zu diesem Zeitpunkt (niedriger oder hoher Pegel) durch die Detektionseinrichtung FF ermittelt und als ein diesem Zustand entsprechendes Aus gangssignal OUT abgegeben.

Naturgemäß können nun in der Praxis zwei Fälle auftreten: Im einen Fall ist die Zeit, um die das Eingangssignal CLK durch die erste, kompensierte Verzögerungsschaltung VC verzögert wird, kürzer als die Zeit, um die das Eingangssignal CLK durch die zweite, nicht kompensierte Verzögerungsschaltung VNC verzögert wird. Im anderen Fall ist dies genau umge kehrt. Entsprechend ist auch das Ausgangssignal OUT, welches ja dem Zustand des anderen Zwischensignals SIG zu bestimmten Zeitpunkten des einen Zwischensignals GATE entspricht, ver schieden, d. h., entweder hoher oder niedriger Pegel.

Wenn es nun beispielsweise bei einer integrierten Halblei ter Schaltungsanordnung darauf ankommt, möglichst schnelle oder kurze Signale und Impulse zu haben, die jedoch nicht zu schnell bzw. zu kurz sein dürfen, so treten die eingangs be schriebenen Probleme auf, da die verschiedenen, auf einer einzigen Halbleiterscheibe gemeinsam miteinander hergestell ten Halbleiter-Schaltungsanordnungen aufgrund auftretender Fertigungstoleranzen voneinander leicht verschiedenen verschiedene Signal- und Impulsdauern aufweisen. Gleiches gilt, um so mehr, bei Halbleiter-Schaltungsanordnungen, die auf verschiedenen Halbleiterscheiben eines Scheibenloses herge stellt werden und vor allem bei solchen Halbleiter- Schaltungsanordnungen, die im Rahmen verschiedener Herstel lungslose hergestellt werden.

Auch während des Betriebes ein- und derselben Halbleiter- Schaltungsanordnung kann es zu Schwankungen bei Signalen und Impulsen kommen, beispielsweise aufgrund von Änderungen in der Versorgungsspannung und/oder Betriebstemperatur.

In all diesen Fällen kann es geschehen, dass bestimmte Si gnale und Impulse der Halbleiter-Schaltungsanordnung unzu lässig schnell oder kurz werden. In diesem Fall ist es vor teilhaft, bei einer solchen Halbleiter-Schaltungsanordnung eine erfindungsgemäße Detektorschaltung zu verwenden, die mittels ihres Ausgangssignals OUT zu kurze Verzögerungszei ten des Eingangssignals CLK erkennt (und somit zu schnelle oder zu kurze Signale und Impulse).

Mittels des Ausgangssignals OUT der erfindungsgemäßen Detek torschaltung lassen sich nun weitere, andere Verzögerungs schaltungen, die Bestandteil einer Halbleiter-Schaltungsan ordnung sind, und die dem Verzögern (= Verlangsamen) von Si gnalen und Impulsen der Halbleiter-Schaltungsanordnung die nen, bei Bedarf aktivieren bzw. deaktivieren. Somit lässt sich sicherstellen, dass elektrische Signale und Impulse der integrierten Halbleiter-Schaltungsanordnung, die zeitkri tisch sind bezüglich ihrer Geschwindigkeit und/oder Dauer, einerseits sehr schnell und kurz andauernd ausgelegt werden können bei der Entwicklung solcher integrierter Halbleiter- Schaltungsanordnungen und dass andererseits Vorkehrungen vorhanden sind, betroffene Signale und Impulse bei Bedarf langsamer bzw. länger andauernd machen zu können. Der Entwickler solcher integrierter Halbleiter- Schaltungsanordnungen genießt somit den Vorteil, geringere Toleranzen berücksichtigen zu müssen.

Vorteilhafterweise ist wenigstens eine der beiden Verzöge rungsschaltungen VC, VNC mittels einer gegebenen, meist ge radzahligen, Anzahl von Invertern gegeben. Fig. 2 zeigt zwei in Serie zueinander geschaltete Inverter INV, die eine nicht kompensierte Verzögerungsschaltung VNC bilden. Die verwendete Anzahl an Invertern INV ist schaltungstechnisch nicht begrenzt.

Fig. 3 zeigt eine mögliche Ausführungsform für eine kompen sierte Verzögerungsschaltung VC. Sie weist zwei Inverter INV auf. Wenn auch die Anzahl der Inverter INV bei der kompen sierten Verzögerungsschaltung VC nach Fig. 3 gleich der An zahl der Inverter INV bei der nicht kompensierten Verzöge rungsschaltung VNC nach Fig. 2 ist, so ist dies doch zufäl lig und nicht schaltungstechnisch bedingt. Der eine der In verter INV weist an seinem Stromversorgungspfad eine Strom quelle I auf, welche vorzugsweise eine Konstantstromquelle ist. Eine solche Stromquelle I kann beispielsweise, wie in Fig. 3 gezeigt, im Stromversorgungspfad des Inverters INV als Transistor angeordnet sein, dessen GATE ein konstantes Potential VREF zugeführt ist.

Fig. 4 ist dahingehend eine Weiterbildung der kompensierten Verzögerungsschaltung VC von Fig. 3, dass einer der Inver ter INV in beiden Stromversorgungspfaden eine Stromquelle I aufweist, die ebenfalls wiederum vorzugsweise Konstantstrom quellen sind. Weiterhin ist vorstellbar, wenn auch in der Zeichnung nicht dargestellt, dass mehrere bis alle Inverter INV einer kompensierten Verzögerungsschaltung VC wenigstens eine Stromquelle in ihren jeweiligen Stromversorgungspfaden aufweisen.

Die Ausführungsform nach Fig. 5 zeigt eine erste, kompen sierte Verzögerungsschaltung VC, die aus zwei hintereinander geschalteten Invertern INV aufgebaut ist. Beide Inverter INV weisen an ihren jeweils beiden Stromversorgungspfaden Strom quellen I auf, vorzugsweise Konstantstromquellen. Zu diesem Zweck ist bei jedem der Inverter INV zwischen einem jeweili gen seiner Transistoren und einem entsprechenden Versor gungspotentialanschluß (ohne Bezugszeichen) noch jeweils ein weiterer Transistor angeordnet(ebenfalls jeweils ohne Be zugszeichen). Den Gates dieser weiteren Transistoren sind jeweils konstante Potentiale VREF1 beziehungsweise VREF2 zu geführt. Damit ist jeder der Inverter INV gegenüber beiden Versorgungspotentialen hin kompensiert durch Zwischenschal ten einer jeweiligen Stromquelle I, die jeweils vorzugsweise eine Konstantstromquelle ist.

Günstigerweise sind die Inverter INV der ersten und/oder der zweiten Verzögerungsschaltungen VC, VNC sogenannte CMOS- Inverter, d. h., sie sind aus MOS-Transistoren vom zueinan der komplementären Typ aufgebaut.

Claims

1. Detektorschaltung
mit einer ersten, kompensierten Verzögerungsschaltung (VC),
mit einer zweiten, nicht kompensierten Verzögerungsschal tung (VNC), und
mit einer Detektionseinrichtung (FF),
wobei beiden Verzögerungsschaltungen (VC, VNC) gemeinsam ein Eingangssignal (CLK) zugeführt ist und wobei die Detektions einrichtung (FF) ein unterschiedliches Verzögerungsverhalten ermittelt, welches das Eingangssignal (CLK) auf seinen Wegen durch die Verzögerungsschaltungen (VC, VNC) erfährt, und dieses unterschiedliche Verzögerungsverhalten in Form eines Ausgangssignals (OUT) abgibt.

2. Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet, dass aus dem Eingangssignal (CLK) mittels der beiden Verzö gerungsschaltungen (VC, VNC) jeweilige Zwischensignale (GATE, SIG) abgeleitet sind, die der Detektionseinrichtung (FF) zugeführt sind, und dass die Detektionseinrichtung (FF) aus den beiden Zwischensignalen (GATE, SIG) das Ausgangs signal (OUT) ableitet.

3. Detektorschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens eine der Verzögerungsschaltungen (VC, VNC) mittels einer gegebenen Anzahl von Invertern (INV) gebildet ist.

4. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste, kompensierte Verzögerungsschaltung (VC) in ihrem Stromversorgungspfad wenigstens eine Stromquelle (I) aufweist.

5. Detektorschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Stromquelle (I) eine Konstantstromquelle ist.

6. Detektorschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die erste, kompensierte Verzögerungsschaltung (VC) in allen ihren Stromversorgungspfaden jeweils wenigstens eine Stromquelle (I) aufweist.

7. Detektorschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Stromquellen (I) Konstantstromquellen sind.

8. Detektorschaltung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass die Inverter (INV) CMOS-Inverter sind.

9. Detektorschaltung nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, dass sie in einer Halbleiter-Schaltungsanordnung verwendet ist.