JP2005218091A - オシレータとカウンタとを利用する遅延同期回路及びクロック同期方法 - Google Patents

Abstract

【課題】オシレータとカウンタとを利用した遅延同期回路及びクロック同期方法を提供する。
【解決手段】時間−デジタル変換部は、入力クロック信号の一周期Ｔ情報をデジタル信号に変換させて粗周期情報信号と微細周期情報信号とを発生させ、そこから多様に遅延されたクロック信号を発生させる。具体的には、第１周期遅延部は、粗周期情報信号と微細周期情報信号とに応答して内部クロック信号からＴ／２時間ほど遅延された第１周期クロック信号とハーフ周期情報信号とを発生させ、第２周期遅延部は、粗周期情報信号とハーフ周期情報信号とに応答して入力クロック信号からＴ／４時間ほど遅延された第２周期クロック信号を発生させる。クロック再生部は、第１周期クロック信号及び第２周期クロック信号に応答して出力クロック信号を発生させる。出力クロック信号はデューティー５０％を有するように発生する。
【選択図】図２

Description

本発明は、半導体集積回路に係り、特にオシレータとカウンタとを利用する遅延同期回路に関する。

図１は従来の遅延同期回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下、“ＤＬＬ”と称する）を説明する図である。これを参照すれば、ＤＬＬ１００は、入力クロック信号ＣＬＫ＿ＩＮを受信してそれと位相同期される出力クロック信号ＣＬＫ＿ＯＵＴを発生させる。ＤＬＬ １００は、位相検出部１１０、遅延制御部１２０、遅延ライン部１３０、そして遅延複写部１４０を含む。出力クロック信号ＣＬＫ＿ＯＵＴは、システムの内部を動作させるクロック信号として用いられるが、出力クロック信号ＣＬＫ＿ＯＵＴが伝送される所定の経路が有する遅延を補償するために、遅延複写部１４０を有する。遅延複写部１４０の出力が実際的なクロック出力信号ＣＬＫ＿ＯＵＴとなる。

位相検出部１１０は、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴとの位相を比較してアップ／ダウン制御信号ＵＰ／ＤＯＷＮを発生させる。アップ／ダウン制御信号ＵＰ／ＤＯＷＮは遅延制御部１２０へ提供され、遅延制御部１２０の出力は、入力クロック信号ＣＬＫ＿ＩＮから出力クロック信号ＣＬＫ＿ＯＵＴまで採用される遅延ライン部１３０の単位遅延セル（Ｕｎｉｔ Ｄｅｌａｙ Ｃｅｌｌ：以下“ＵＤＣ”と称する）数を決定する。遅延ライン部１３０は、インバータチェーン構造からなり、２個のインバータが一つのＵＤＣ １３１、１３２、１３３、１３４を構成する。遅延制御部１２０は、アップ／ダウン制御信号ＵＰ／ＤＯＷＮに応答するシフトレジスター、または、カウンタで構成される。

このようなＤＬＬ １００は、簡単なデジタル構造として設計が容易であるが、インバータチェーン構造の遅延ライン部１３０が占める面積及び消費する電力が大きいという短所がある。そして、ＤＬＬ １００は、出力クロック信号ＣＬＫ＿ＯＵＴのデューティーサイクルを補正するために、デューティーサイクル訂正回路（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏｒ：以下“ＤＣＣ”と称する）を別途に備えねばならないが、ＤＣＣはデジタル回路またはアナログ回路で具現し難い問題がある。

従って、面積及び電力の消耗を減らしつつ、ＤＣＣ機能まで内蔵できるＤＬＬの必要性が大きく台頭される。

本発明が解決しようとする課題は、オシレータとカウンタとを利用するＤＬＬを提供するところにある。

本発明が解決しようとする他の課題は、前記ＤＬＬを利用したクロック同期方法を提供するところにある。

前記課題を解決するために、本発明の一面によるＤＬＬは、入力クロック信号を受信して入力クロック信号の一周期Ｔ情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させる時間−デジタル変換部（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ:以下“ＴＤＣ”と称する）と、粗周期情報信号と微細周期情報信号とに応答して内部クロック信号からＴ／２時間ほど遅延された第１周期クロック信号とハーフ周期情報信号とを発生させる第１周期遅延部と、粗周期情報信号とハーフ周期情報信号とに応答して入力クロック信号からＴ／４時間ほど遅延された第２周期クロック信号とカッド周期情報信号とを発生させる第２周期遅延部と、第１周期クロック信号及び第２周期クロック信号に応答して内部クロック信号を発生させ、第１周期クロック信号及び第２周期クロック信号に応答して出力クロック信号を発生させるクロック再生部と、を含む。

前記課題を解決するために、本発明の他の一面によるＤＬＬは、入力クロック信号を受信して入力クロック信号の一周期情報をデジタル値に変換して、粗周期情報信号と微細周期情報信号とで発生させるＴＤＣと、粗周期情報信号、微細周期情報信号、そして内部クロック信号を受信して内部クロック信号から第１遅延時間ほど遅延された第１クロック信号及び第１周期情報信号を発生させる第１遅延部と、粗周期情報信号、第１周期情報信号、そして入力クロック信号を入力して入力クロック信号から第２遅延時間ほど遅延された第２クロック信号を発生させる第２遅延部と、第１クロック信号及び第２クロック信号を入力して内部クロック信号及び入力クロック信号から第１遅延時間が遅延され、第２遅延時間のデュレーションを有する出力クロック信号を発生させるクロック再生部と、を含む。

前記他の課題を解決するために、本発明のクロック同期方法は、入力クロック信号を受信して入力クロック信号の一周期Ｔ情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させる第１段階と、粗周期情報信号と微細周期情報信号とに応答して内部クロック信号から第１周期時間ほど遅延された第１周期クロック信号とハーフ周期情報信号とを発生させる第２段階と、粗周期情報信号とハーフ周期情報信号とに応答して入力クロック信号から第２周期時間ほど遅延された第２周期クロック信号とカッド周期情報信号とを発生させる第３段階と、第１周期クロック信号と第２周期クロック信号とに応答して内部クロック信号を発生させる第４段階と、第１周期クロック信号及び第２周期クロック信号に応答して入力クロック信号から第１周期時間ほど遅延され、かつ第２周期時間のデュレーションを有する出力クロック信号を発生させる第５段階と、を含む。

本発明によれば、入力クロック信号の周期情報をオシレータとカウンタとを利用してデジタル情報に変換させ、デジタル情報を利用して入力クロック信号から多様な遅延時間後に出力クロック信号を発生させ、出力クロック信号はデューティー５０％を有するように発生する。そのようにして、従来のインバータチェーン構造の遅延ライン部が占めた大きい面積及び大きい消費電力を必要とせず、安定的に多様な遅延時間後に出力クロック信号を発生させる。そして、出力クロック信号のデューティーを合せるための別途のＤＣＣを必要としない。

本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付された図面を参照し、本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図２は、本発明の一実施例によるＤＬＬを説明する図である。これを参照すれば、ＴＤＣブロック２１０、ハーフ周期遅延部（以下‘ＤＴＣ＿Ｈブロック’と称する）２２０、カッド周期遅延部（以下‘ＤＴＣ＿Ｑブロック’と称する）２３０、そしてクロック再生部（以下‘ＣＬＫ＿ＲＥＣＯＶＥＲブロック’と称する）２４０を含む。

ＴＤＣブロック２１０は具体的に図３に示されている。図３を参照すれば、ＴＤＣブロック２１０は、入力クロック信号ＲＣＬＫを受信して入力クロック信号ＲＣＬＫの一周期間の時間情報をデジタル値に変換し、その出力で粗周期情報信号ＣＤ＜０：４＞と、微細周期情報信号ＦＤ＜０：０＞とを発生させる。ＴＤＣブロック２１０は、所定の単位遅延セルで構成されるオシレータ３１０と、オシレータ３１０の最終の単位遅延セルの出力ｆ０をカウントするカウンタ３２０と、を含む。

オシレータ３１０は例えば、９個の単位遅延セルが直列に連結されて各単位遅延セルの出力が、微細周期情報信号ＦＤ＜０：８＞に出力される。一つの単位遅延セルは例えば、インバータの遅延セル２個で構成される。従って、オシレータ３１０は、総１８個の遅延セルで構成される。オシレータ３１０は、入力クロック信号ＲＣＬＫの一周期成分が各単位遅延セルを過ぎる時、微細周期情報信号ＦＤ＜０：８＞が各々発生する。入力クロック信号ＲＣＬＫの一周期成分は、遅延同期回路の動作遮断信号（図示せず）によってキャッチされる。カウンタ３２０は、オシレータ３１０の最後の単位遅延セルの出力ＦＤ＜８＞に応答して発生したオシレータ３１０が一回り回ったということを意味する第１ターン信号ｆ０を順次にカウントする。カウンタ３２０によりカウントされた出力は、粗周期情報信号ＣＤ＜０：５＞として発生する。

ＴＤＣブロック２１０の動作は、図４のタイミングダイヤグラムで示す。これを参照すれば、入力クロック信号ＲＣＬＫの一周期間、オシレータの内部の最初の単位遅延セルを通過した出力と、最後の単位遅延セルを通過した出力とは、オシレータ３１０の周期ＯＳＣ＿Ｔほど遅延されて表れる。最後の単位遅延セルの出力によって第１ターン信号ｆ０が発生するが、本タイミング図では、３番の第１ターン信号ｆ０によりロジックオシレータ３１０が三回り回ったということを意味するように、粗周期情報信号ＣＤ＜４：０＞が０００１１で表れる。そして、入力クロック信号ＲＣＬＫの一周期間、第５単位遅延セルの出力、即ち、微細周期情報信号ＦＤ＜４＞のみがロジックハイで出力される。

従って、入力クロック信号ＲＣＬＫの周期は、粗周期情報信号ＣＤ＜４：０＞値である３に、オシレータ３１０周期ＯＳＣ＿Ｔを乗算した値に、微細周期情報信号ＦＤ＜４＞の発生のために通過した遅延セル数である８を加算した値、即ち３＊ＯＳＣ＿Ｔ＋８で計算され、それに単位遅延セルの遅延時間を乗算すれば、実際的な入力クロック信号ＲＣＬＫの周期となる。

ＤＴＣ＿Ｈブロック２２０は、粗周期情報信号ＣＤ＜０：４＞と微細周期情報信号ＦＤ＜０：８＞、そして内部クロック信号ＳＹＮ＿ＣＬＫを受信して内部クロック信号ＳＹＮ＿ＣＬＫからＴ／２周期ほど遅延されたハーフクロック信号ＳＹＮＢ＿Ｈを発生させ、ハーフ周期情報信号ＦＨ＜０：８＞を発生させる。内部クロック信号ＳＹＮ＿ＣＬＫは、以後に説明されるＣＬＫ＿ＲＥＣＯＶＥＲブロック２４０で提供される。

ＤＴＣ＿Ｈブロック２２０は、第１粗周期情報信号ＣＤ＜０＞と微細周期情報信号ＦＤ＜０：８＞、そして内部クロック信号ＳＹＮ＿ＣＬＫを入力してハーフ周期情報信号ＦＨ＜０：８＞を発生させるオシレータ５１０と、オシレータ５１０が一回り回ったということを意味する第２ターン信号ｈ０と第２ないし第５粗周期情報信号ＣＤ＜１：４＞とに応答してハーフクロック信号ＳＹＮＢ＿Ｈを発生させるカウンタ５２０と、を含む。

オシレータ５１０は、２個の遅延セルで構成される単位遅延セルが９個の直列に連結されて総１８個の遅延セルで構成され、最後の単位遅延セルの出力は最初の単位遅延セルの入力として提供される。オシレータ５１０は、最後の単位遅延セルの出力に応答して第２ターン信号ｈ０を発生させる。ＤＴＣ＿Ｈブロック２２０は、第１粗周期情報信号ＣＤ＜０＞値０または１によってハーフ周期情報信号ＦＨ＜０：８＞が異なって設定されるが、第１粗周期情報信号ＣＤ＜０＞が０である時、設定されるハーフ周期情報信号ＦＨ＜０：８＞と通過される遅延セル数とは表１の通りである。

そして、第１粗周期情報信号ＣＤ＜０＞が１である時、設定されるハーフ周期情報信号ＦＨ＜０：８＞と通過される遅延セル数とは表２の通りである。

先に説明した図３及び図４のＤＴＣブロック２１０の動作と連係し、第１粗周期情報信号ＣＤ＜０＞の１値と第５微細周期情報信号ＦＤ＜４＞の１値とにより通過される遅延セル数は、２６個と決定される。これにより、表２により第７ハーフ周期情報信号ＦＨ＜６＞がロジックハイで設定され、この時の通過される遅延セル数は１３個と決定される。

ここで、１３個の遅延セル数は、オシレータ５１０の入力点、即ち、動作開始時点からオシレータ５１０の内部の最初の出力まで所要される時間ｄｅｌａｙＨを意味する。これにより、第７ハーフ周期情報信号ＦＨ＜６＞がロジックハイで発生する。

このようなＤＴＣ＿Ｈブロック２２０の動作は、図６のタイミングダイヤグラムで示す。これを参照すれば、第７ハーフ周期情報信号ＦＨ＜６＞のロジックハイに応答してオシレータ５１０の内部の動作が始まって、１３番目の遅延セルが過ぎた後、即ち、遅延時間ｄｅｌａｙＨ後にオシレータ５１０の最初の単位遅延セルの出力が表れる。この後、オシレータ５１０の一周期ＯＳＣ＿Ｔ後に実際的なオシレータ５１０の最後の単位遅延セルの出力が表れる。第２ターン信号ｈ０は、２つのパルス信号を発生させるが、遅延時間ｄｅｌａｙＨ後、オシレータ５１０が完全に一回り回ったことを表す信号は２番目のパルス信号であるので、１番目のパルス信号は無視される。

カウンタ５２０は、第２ターン信号ｈ０の２番目のパルスから第２ないし第５粗周期情報信号ＣＤ＜１：４＞を１つずつ減少させるが、０になるまで減少させる。先に設定された第２ないし第５粗周期情報信号ＣＤ＜４：１＞が０００１値を有するので、これから−１減らして第２ないし第５粗周期情報信号ＣＤ＜４：１＞値が０になれば、それに応答してハーフクロック信号ＳＹＮＢ＿Ｈを発生させる。ハーフクロック信号ＳＹＮＢ＿Ｈは、内部クロック信号ＳＹＮ＿ＣＬＫから正確にＴ／２遅延された時点で、例えば、下降エッジが同期されるローパルスとして発生する。

ここで、Ｔは入力クロック信号ＲＣＬＫの周期であることを既に明らかにしたことがあり、その値は３＊ＯＳＣ＿Ｔ時間に８個の遅延セルの遅延時間を合せた値、即ち、総６２個の遅延セルの遅延時間で表れる。従って、Ｔを２＊ＯＳＣ＿Ｔ時間に１８＋８個の遅延セルの遅延時間を合せた値と再び定義すれば、Ｔ／２は１＊ＯＳＣ＿Ｔ時間に１３個の遅延セルの遅延時間、即ち、総３１個の遅延セルの遅延時間を合せた値と表れる。これは、説明されたＤＴＣ＿Ｈブロック２２０の動作とよく符合する。

図２のＤＴＣ＿Ｑブロック２３０は、具体的に図７に示されている。これを参照すれば、ＤＴＣ＿Ｑブロック２３０は、第２ないし第５粗周期情報信号ＣＤ＜１：４＞とハーフ周期情報信号ＦＨ＜０：８＞、そして入力クロック信号ＲＣＬＫを受信して、入力クロック信号ＲＣＬＫからＴ／４周期遅延されたカッドクロック信号ＳＹＮＢ＿Ｑを発生させ、カッド周期情報信号ＦＱ＜０：８＞を発生させる。

ＤＴＣ＿Ｑブロック２３０は、第２粗周期情報信号ＣＤ＜１＞とハーフ周期情報信号ＦＨ＜０：８＞、そして入力クロック信号ＲＣＬＫを入力してカッド周期情報信号ＦＱ＜０：８＞を発生させるオシレータ７１０と、オシレータ７１０が一回り回ったということを意味する第３ターン信号ｑ０と第３ないし第５粗周期情報信号ＣＤ＜２：４＞とに応答してカッドクロック信号ＳＹＮＢ＿Ｑを発生させるカウンタ７２０と、を含む。

オシレータ７１０は、２個の遅延セルで構成される単位遅延セルが、９個の直列に連結されて総１８個の遅延セルで構成され、最後の単位遅延セルの出力は最初の単位遅延セルの入力として提供される。オシレータ７１０は、最後の単位遅延セルの出力に応答して第３ターン信号ｆ０を発生させる。ＤＴＣ＿Ｑブロック２３０は、第２粗周期情報信号ＣＤ＜１＞値０または１によってカッド周期情報信号ＦＱ＜０：８＞が異なって設定されるが、第２粗周期情報信号ＣＤ＜１＞が０である時、設定されるカッド周期情報信号ＦＱ＜０：８＞と通過される遅延セル数とは表３の通りである。

そして、第２粗周期情報信号ＣＤ＜１＞が１である時、設定されるカッド周期情報信号ＦＱ＜０：８＞と通過される遅延セル数とは表４の通りである。

先に説明した図３ないし図６のＴＤＣブロック２１０及びＤＴＣ＿Ｈブロック２２０の動作と連係し、第２粗周期情報信号ＣＤ＜１＞の１値と第８ハーフ周期情報信号ＦＨ＜７＞の１値とにより、オシレータ７１０内に通過される遅延セル数は、１５個と決定される。なぜなら、ＤＴＣ＿Ｈブロック２２０で、第１粗周期情報信号ＣＤ＜０＞の１値と第７ハーフ周期情報信号ＦＨ＜６＞の１値とによりオシレータ５１０（図５）内に通過される遅延セル数が３１個（１８＋１３）、約３０個と決定されたことに対する半分に該当する１５個の遅延セル数と決定されるためである。これに伴い、表４により第８カッド周期情報信号ＦＱ＜７＞がロジックハイで設定され、この時の通過される遅延セル数は１５個と決定される。

ここで、１５個の遅延セル数は、オシレータ７１０の入力点、即ち、動作開始時点からオシレータ７１０の内部の最初の出力まで所要される時間ｄｅｌａｙＱを意味する。これにより、第８カッド周期情報信号ＦＱ＜７＞がロジックハイで発生する。

このようなＤＴＣ＿Ｑブロック２２０の動作は、図７のタイミングダイヤグラムで示す。これを参照すれば、第８カッド周期情報信号ＦＱ＜７＞のロジックハイに応答してオシレータ７１０内部の動作が始まって、１５番目の遅延セルを過ぎた後、即ち、遅延時間ｄｅｌａｙＱ後にオシレータ７１０の最初の単位遅延セルの出力が表れる。この後、オシレータ７１０の一周期ＯＳＣ＿Ｔ後に実際的なオシレータ７１０の最後の単位遅延セルの出力が表れる。第３ターン信号ｑ０は、第３ないし第５粗周期情報信号ＣＤ＜２：４＞の０００値を入力するカウンタ７２０により、オシレータ７１０内部の最初の単位遅延セルの出力に応答して直ちに発生する。第３ターン信号ｑ０に応答してカッドクロック信号ＳＹＮＢ＿Ｑが発生する。カッドクロック信号ＳＹＮＢ＿Ｑは、入力クロック信号ＲＣＬＫから正確にＴ／４遅延された時点で例えば、下降エッジが同期されるローパルスで発生する。

ここで、Ｔは総６２個の遅延セルの遅延時間として、そしてＴ／２は総３１個の遅延セルの遅延時間として表したことに対し、Ｔ／４は総１５個の遅延セルの遅延時間として表れるので、これは説明されたＤＴＣ＿Ｑブロック２３０の動作とよく符合する。

また、図２に戻って、ＣＬＫ＿ＲＥＣＯＶＥＲブロック２４０は、ＤＴＣ＿Ｈブロック２２０の出力であるハーフ周期情報信号ＳＹＮＢ＿Ｈと、ＤＴＣ＿Ｑブロック２３０の出力であるカッド周期情報信号ＳＹＮＢ＿Ｑとに応答して内部クロック信号ＳＹＮ＿ＣＬＫを発生させる。内部クロック信号ＳＹＮ＿ＣＬＫは、カッド周期情報信号ＳＹＮＢ＿Ｑのロジックローレベルへの下降エッジに応答してロジックハイレベルへ上昇するエッジが、そしてハーフ周期情報信号ＳＹＮＢ＿Ｈのロジックローレベルへの下降エッジに応答してロジックローレベルへ下降するエッジが同期されて作られる。即ち、内部クロック信号ＳＹＮ＿ＣＬＫは、入力クロック信号ＲＣＬＫからＴ／４遅延されてロジックハイレベルに発生し、これからＴ／２遅延されてロジックローレベルに発生する。

このように発生した内部クロック信号ＳＹＮ＿ＣＬＫは、デューティー５０％を満足するＤＬＬ ２００（図２）の出力信号ＤＬＬ＿ＣＬＫ、ＤＬＬ＿ＣＬＫＢを発生させる。相補ＤＬＬ出力信号ＤＬＬ＿ＣＬＫＢは、ＤＬＬ出力信号ＤＬＬ＿ＣＬＫとは反転されたレベルを有する。

従って、本実施例のＤＬＬ ２００（図２）は、入力クロック信号ＲＣＬＫからＴ／４遅延された出力クロック信号ＤＬＬ＿ＣＬＫ、ＤＬＬ＿ＣＬＫＢを発生させ、出力クロック信号ＤＬＬ＿ＣＬＫ、ＤＬＬ＿ＣＬＫＢはデューティー５０％を有する信号として発生する。

本発明は図面に示した一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他実施例が可能であるという点を理解できる。即ち、本発明では、入力クロック信号ＲＣＬＫからＴ／４遅延されて出力クロック信号ＤＬＬ＿ＣＬＫ、ＤＬＬ＿ＣＬＫＢが発生する例について記述しているが、これは例示的なものであって、Ｔ／４以外に多様な遅延時間後に出力クロック信号ＤＬＬ＿ＣＬＫ、ＤＬＬ＿ＣＬＫＢが発生できることは当業者に自明である。従って、本発明の真情な技術的な保護範囲は、特許請求範囲の技術的思想により決まらねばならない。

本発明は、面積及び電力消耗を減らしつつ、ＤＣＣ機能まで内蔵できるＤＬＬを採用するデジタル回路装置に適している。

従来のＤＬＬを説明する図面である。 本発明の一実施例によるＤＬＬを説明する図面である。 図２のＴＤＣブロックを具体的に説明する図面である。 図３のＴＤＣブロックの動作タイミング図である。 図２のＤＴＣ＿Ｈブロックを具体的に説明する図面である。 図５のＤＴＣ＿Ｈブロックの動作タイミング図である。 図２のＤＴＣ＿Ｑブロックを具体的に説明する図面である。 図７のＤＴＣ＿Ｑブロックの動作タイミング図である。 図２のＤＬＬの動作タイミング図である。

符号の説明

２１０ ＴＤＣ
２２０ ＤＴＣ＿Ｈ
２３０ ＤＴＣ＿Ｑ
２４０ ＣＬＫ＿ＲＥＣＯＶＥＲＹ
ＲＣＬＫ 入力クロック信号
ＳＹＮＢ＿Ｈ ハーフクロック信号
ＳＹＮ＿ＣＬＫ 内部クロック信号
ＳＹＮＢ＿Ｑ カッドクロック信号
ＤＬＬ＿ＣＬＫ，ＤＬＬ＿ＣＬＫＢ ＤＬＬの出力信号

Claims (24)

1. 入力クロック信号を受信して前記入力クロック信号の一周期Ｔ情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させるＴＤＣと、
   前記粗周期情報信号と前記微細周期情報信号とに応答して、内部クロック信号からＴ／２時間ほど遅延された第１周期クロック信号とハーフ周期情報信号とを発生させる第１周期遅延部と、
   前記粗周期情報信号と前記ハーフ周期情報信号とに応答して、前記入力クロック信号からＴ／４時間ほど遅延された第２周期クロック信号を発生させる第２周期遅延部と、
   前記第１周期クロック信号及び前記第２周期クロック信号に応答して、前記内部クロック信号と出力クロック信号とを発生させるクロック再生部と、を備えることを特徴とするＤＬＬ。
2. 前記ＴＤＣは、
   前記入力クロック信号の一周期を入力して前記微細周期情報信号を発生させるオシレータと、
   前記オシレータの出力をカウントして前記粗周期情報信号を発生させるカウンタと、を備えることを特徴とする請求項１に記載のＤＬＬ。
3. 前記オシレータは、
   多数個の遅延セルが直列連結され、前記入力クロック信号が前記第１遅延セルの入力として提供され、前記最後の遅延セルの出力が前記カウンタ及び前記第１遅延セルの入力として提供されることを特徴とする請求項２に記載のＤＬＬ。
4. 前記第１周期遅延部は、
   前記粗周期情報信号、前記微細周期情報信号、そして前記内部クロック信号を入力して前記ハーフ周期情報信号を発生させるオシレータと、
   前記オシレータの出力及び前記粗周期情報信号に応答して前記第１周期クロック信号を発生させるカウンタと、を備えることを特徴とする請求項１に記載のＤＬＬ。
5. 前記オシレータは、
   多数個の遅延セルが直列連結され、前記内部クロック信号が前記第１遅延セルの入力として提供され、前記最後の遅延セルの出力が前記カウンタ及び前記第１遅延セルの入力として提供され、前記粗周期情報信号の最下位ビット値によって前記ハーフ周期情報信号及び通過される前記遅延セルの数が決定されることを特徴とする請求項４に記載のＤＬＬ。
6. 前記オシレータは、
   前記オシレータの開始時点が、前記通過される遅延セルの遅延時間後に動作されることを特徴とする請求項５に記載のＤＬＬ。
7. 前記第２周期遅延部は、
   前記粗周期情報信号、前記ハーフ周期情報信号、そして前記入力クロック信号を入力してカッド周期情報信号を発生させるオシレータと、
   前記オシレータの出力及び前記カッド周期情報信号に応答して前記第２周期クロック信号を発生させるカウンタと、を備えることを特徴とする請求項１に記載のＤＬＬ。
8. 前記オシレータは、
   多数個の遅延セルが直列連結され、前記入力クロック信号が前記第１遅延セルの入力として提供され、前記最後の遅延セルの出力が前記カウンタ及び前記第１遅延セルの入力として提供され、前記粗周期情報信号の（最下位−１）ビット値によって前記カッド周期情報信号及び通過される前記遅延セルの数が決定されることを特徴とする請求項７に記載のＤＬＬ。
9. 前記オシレータは、
   前記オシレータの開始時点が、前記通過される遅延セルの遅延時間後に動作されることを特徴とする請求項８に記載のＤＬＬ。
10. 前記クロック再生部は、
    前記入力クロック信号からＴ／４時間遅延され、デューティー５０％を有する前記出力クロック信号を発生させることを特徴とする請求項１に記載のＤＬＬ。
11. 入力クロック信号を受信して前記入力クロック信号の一周期情報をデジタル値に変換して粗周期情報信号と微細周期情報信号とで発生させるＴＤＣと、
    前記粗周期情報信号、前記微細周期情報信号、そして内部クロック信号を受信して前記内部クロック信号から第１遅延時間ほど遅延された第１クロック信号及び第１周期情報信号を発生させる第１遅延部と、
    前記粗周期情報信号、前記第１周期情報信号、そして前記入力クロック信号を入力して前記入力クロック信号から第２遅延時間ほど遅延された第２クロック信号を発生させる第２遅延部と、
    前記第１クロック信号及び前記第２クロック信号を入力して前記内部クロック信号及び前記入力クロック信号から前記第１遅延時間が遅延され、前記第２遅延時間のデュレーションを有する出力クロック信号を発生させるクロック再生部と、を備えることを特徴とするＤＬＬ。
12. 前記ＴＤＣは、
    多数個の遅延セルで構成され、前記入力クロック信号の一周期を入力して前記遅延セルの出力で前記微細周期情報信号及び第１ターン信号を発生させるオシレータと、
    前記第１ターン信号をカウントして前記粗周期情報信号を発生させるカウンタと、を備えることを特徴とする請求項１１に記載のＤＬＬ。
13. 前記第１周期遅延部は、
    多数個の遅延セルで構成され、前記内部クロック信号を入力して前記粗周期情報信号及び前記微細周期情報信号に応答して前記ハーフ周期情報信号及び第２ターン信号を発生させるオシレータと、
    前記第２ターン信号及び前記粗周期情報信号に応答して前記第１周期クロック信号を発生させるカウンタと、を備えることを特徴とする請求項１１に記載のＤＬＬ。
14. 前記オシレータは、
    前記粗周期情報信号の最下位ビット値によって、前記ハーフ周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項１３に記載のＤＬＬ。
15. 前記第２周期遅延部は、
    多数個の遅延セルで構成され、前記入力クロック信号を入力して前記粗周期情報信号及び前記ハーフ周期情報信号に応答してカッド周期情報信号及び第３ターン信号を発生させるオシレータと、
    前記第３ターン信号及び前記カッド周期情報信号に応答して前記第２周期クロック信号を発生させるカウンタと、を備えることを特徴とする請求項１に記載のＤＬＬ。
16. 前記オシレータは、
    前記粗周期情報信号の（最下位−１）ビット値によって、前記カッド周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項７に記載のＤＬＬ。
17. 前記ＤＬＬは、
    前記第１遅延時間がＴ／２であり、前記第２遅延時間がＴ／４であることを特徴とする請求項１１に記載のＤＬＬ。
18. 入力クロック信号を受信して前記入力クロック信号の一周期Ｔ情報をデジタル信号に変換させ、粗周期情報信号と微細周期情報信号とを発生させる第１段階と、
    前記粗周期情報信号と前記微細周期情報信号とに応答して内部クロック信号から第１周期時間ほど遅延された第１周期クロック信号とハーフ周期情報信号とを発生させる第２段階と、
    前記粗周期情報信号と前記微細周期情報信号とに応答して前記入力クロック信号から第２周期時間ほど遅延された第２周期クロック信号を発生させる第３段階と、
    前記粗周期情報信号と前記ハーフ周期情報信号とに応答して前記入力クロック信号から第１周期時間ほど遅延された前記内部クロック信号を発生させる第４段階と、
    前記第１周期クロック信号及び前記第２周期クロック信号に応答して前記入力クロック信号から前記第１周期時間ほど遅延され、前記第２周期時間のデュレーションを有する出力クロック信号を発生させる第５段階と、を備えることを特徴とするクロック同期方法。
19. 前記クロック同期方法は、
    前記第１遅延時間がＴ／２であり、前記第２遅延時間がＴ／４であることを特徴とする請求項１８に記載のクロック同期方法。
20. 前記第１段階は、
    多数個の遅延セルで構成されるオシレータで前記入力クロック信号の一周期を入力し、前記遅延セルの出力で前記微細周期情報信号及び第１ターン信号を発生させる段階と、
    前記第１ターン信号をカウントするカウンタを通じて前記粗周期情報信号を発生させる段階と、を備えることを特徴とする請求項１８に記載のクロック同期方法。
21. 前記第２段階は、
    多数個の遅延セルで構成されるオシレータで前記内部クロック信号を入力し、前記粗周期情報信号及び前記微細周期情報信号に応答して、前記遅延セルの出力で前記ハーフ周期情報信号及び第２ターン信号を発生させる段階と、
    前記第２ターン信号をカウントするカウンタを通じて前記粗周期情報信号に応答して前記第１周期クロック信号を発生させる段階と、を備えることを特徴とする請求項１８に記載のクロック同期方法。
22. 前記オシレータは、
    前記粗周期情報信号の最下位ビット値によって、前記ハーフ周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項２１に記載のクロック同期方法。
23. 前記第３段階は、
    多数個の遅延セルで構成されるオシレータで前記入力クロック信号を入力し、前記粗周期情報信号及び前記ハーフ周期情報信号に応答してカッド周期情報信号及び第３ターン信号を発生させる段階と、
    前記第３ターン信号をカウントするカウンタを通じて前記カッド周期情報信号に応答して前記第２周期クロック信号を発生させる段階と、を備えることを特徴とする請求項１８に記載のクロック同期方法。
24. 前記オシレータは、
    前記粗周期情報信号の（最下位−１）ビット値によって、前記カッド周期情報信号及び前記オシレータの開始時点を意味する通過される前記遅延セルの数が決定されることを特徴とする請求項２３に記載のクロック同期方法。
    
    
    

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