CN103338037B - 一种锁相环中时钟信号转数字信号的方法和装置 - Google Patents
一种锁相环中时钟信号转数字信号的方法和装置 Download PDFInfo
- Publication number
- CN103338037B CN103338037B CN201310244702.XA CN201310244702A CN103338037B CN 103338037 B CN103338037 B CN 103338037B CN 201310244702 A CN201310244702 A CN 201310244702A CN 103338037 B CN103338037 B CN 103338037B
- Authority
- CN
- China
- Prior art keywords
- delay
- time
- clock signal
- control word
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 230000001934 delay Effects 0.000 claims abstract 8
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明适用于锁相环领域，提供了一种锁相环中时钟信号转数字信号的方法和装置，所述方法包括：数字时间转换器接收振荡器输出的时钟信号；数字时间转换器通过延时控制字对所述时钟信号进行第一延时；时间数字转换器对经过所述第一延时的时钟信号进行第二延时，并将所述经过第二延时的时钟信号转换为数字信号。本发明实施例，通过延时控制字对输入锁相环的时钟信号进行延时，并可通过预设延时控制字的数量，实现对延时时间精确度的控制，并通过转换将经过延时的时钟信号转换为数字信号，使得延时控制字对时钟信号的精确度远好于一个缓冲器的延时，并且延时控制字的电路简单，体积小。
Description
技术领域
本发明属于锁相环领域，尤其涉及一种锁相环中时钟信号转数字信号的方法和装置。
背景技术
锁相环系统在时钟信号转数字信号时，对时钟信号的延时通常使用一个缓冲器（如：反相器），而单个缓冲器的延时精确度很低。
现有技术提出了使用游标延时链的方式对锁相环系统中的时钟信号进行延时。使用延时链可以使锁相环系统中的时钟信号达到任意的延时精确度，但是需要使用两条规模相近的延时链，这需要更大的电路面积、电路复杂度以及更大的功耗。
发明内容
本发明实施例的目的在于提供一种锁相环中时钟信号转数字信号的方法和装置，以解决现有技术延时精确度低，延时电路复杂的问题。
第一方面，本发明实施例提供了一种锁相环中时钟信号转数字信号的方法，所述方法包括：
数字时间转换器接收振荡器输出的时钟信号；
数字时间转换器通过延时控制字对所述时钟信号进行第一延时；
时间数字转换器对经过所述第一延时的时钟信号进行第二延时，并将所述经过第二延时的时钟信号转换为数字信号。
在第一方面的第一种可能的实施方式中，所述数字时间转换器通过延时控制字对所述时钟信号进行第一延时的步骤，包括：
预设对时钟信号第一延时的总时间和单个延时控制字的延时时间；
数字时间转换器将所述时钟信号和所述延时控制字发送到第一延时装置；
第一延时装置根据所述对时钟信号第一延时的总时间和所述单个延时控制字的延时时间对所述时钟信号进行延时处理。
结合第一方面的第一种可能的实施方式，在第二种可能的实施方式中，当所述对时钟信号第一延时的总时间需要多个延时控制字时，所述第一延时装置根据所述对时钟信号第一延时的总时间和所述单个延时控制字的延时时间对所述时钟信号进行延时处理的步骤，包括：
对单个第一延时装置输入多个延时控制字，并使所述时钟信号通过所述第一延时装置；或者，
预设多个第一延时装置，对每个第一延时装置输入一个延时控制字，并使所述时钟信号通过所述多个第一延时装置。
结合第一方面的第二种可能的实施方式，在第三种可能的实施方式中，当包含多个第一延时装置时，所述多个第一延时装置串联成第一延时链，前一第一延时装置的输出信号为后一第一延时装置的输入信号。
结合第一方面或第一方面的第一种客服的实施方式、第二种可能的实施方式、第三种可能的实施方式，在第四种可能的实施方式中，所述第一延时装置包括：
带开关、电容和负载的反相器；或者，
可变电源电压的反相器；或者，
相位插值电路。
第二方面，本发明实施例提供了一种锁相环中时钟信号转数字信号的装置，所述装置包括：
时钟信号接收单元，用于数字时间转换器接收振荡器输出的时钟信号；
第一延时单元，用于数字时间转换器通过延时控制字对所述时钟信号接收单元接收的时钟信号进行第一延时；
转换单元，用于时间数字转换器对经过所述第一延时单元延时的时钟信号进行第二延时，并将所述经过第二延时的时钟信号转换为数字信号。
在第二方面的第一种可能的实施方式中，所述第一延时单元，包括：
预设子单元，用于预设对时钟信号第一延时的总时间和单个延时控制字的延时时间；
发送子单元，用于在所述预设子单元预设之后，数字时间转换器将所述时钟信号和所述延时控制字发送到第一延时装置；
延时子单元，用于第一延时装置根据所述发送子单元发送的对时钟信号第一延时的总时间和所述单个延时控制字的延时时间对所述时钟信号进行延时处理。
结合第二方面的第一种可能的实施方式，在第二种可能的实施方式中，当所述对时钟信号第一延时的总时间需要多个延时控制字时，所述延时子单元的延时处理，包括：
a、对单个第一延时装置输入多个延时控制字；或者，
b、预设多个第一延时装置，对每个第一延时装置输入一个延时控制字。
结合第二方面的第二种可能的实施方式，在第三种可能的实施方式中，当包含多个第一延时装置时，所述多个第一延时装置串联成第一延时链，前一第一延时装置的输出信号为后一第一延时装置的输入信号。
结合第二方面或第二方面的第一种客服的实施方式、第二种可能的实施方式、第三种可能的实施方式，在第四种可能的实施方式中，所述第一延时装置包括：
带开关、电容和负载的反相器；或者，
可变电源电压的反相器；或者，
相位插值电路。
本发明实施例，通过延时控制字对输入锁相环的时钟信号进行延时，并可通过预设延时控制字的数量，实现对延时时间精确度的控制，并通过转换将经过延时的时钟信号转换为数字信号，使得延时控制字对时钟信号的精确度远好于一个缓冲器的延时，并且延时控制字的电路简单，体积小。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的锁相环中时钟信号转数字信号方法的流程图；
图2a、2b、2c为本发明实施例提供的第一延时装置的示意图；
图3是本发明实施例提供的第一延时链的结构示意图；
图4是本发明实施例提供的第二延时链的结构示意图；
图5是本发明实施例提供的锁相环中时钟信号转数字信号装置的结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例，通过延时控制字对输入锁相环的时钟信号进行延时，并可通过预设延时控制字的数量，实现对延时时间精确度的控制，并通过转换将经过延时的时钟信号转换为数字信号，使得延时控制字对时钟信号的精确度远好于一个缓冲器的延时，并且延时控制字的电路简单，体积小。
为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。
实施例一
如图1所示为本发明实施例提供的锁相环中时钟信号转数字信号方法的流程图，所述方法包括：
在步骤S101中，数字时间转换器接收振荡器输出的时钟信号。
在本发明实施例中，数字时间转换器和振荡器都是锁相环中的器件，开始的步骤首先是数字时间转换器接收振荡器通过振荡输出的时钟信号，该时钟信号是锁相环的输入信号。
在步骤S102中，数字时间转换器通过延时控制字对所述时钟信号进行第一延时。
在本发明实施例中，延时控制字即为延时控制信号，本发明通过添加延时控制信号对所述时钟信号进行第一次延时，即第一延时。所述数字时间转换器通过延时控制字对所述时钟信号进行第一延时的步骤，包括：
1、预设对时钟信号第一延时的总时间和单个延时控制字的延时时间。
在本发明实施例中，首先预设对时钟信号第一延时的总时间，即:预设对时钟信号第一延时的总时间为1秒，并将单个延时控制信号的本征延时时间预设为Δt。
2、数字时间转换器将所述时钟信号和所述延时控制字发送到第一延时装置。
在本发明实施例中，进行第一延时的第一延时装置可以为一个也可以为多个，其中，时钟信号通过第一延时装置的时间为td，即时钟信号通过第一延时装置的本征时间为td。其中，所述第一延时装置可以为：带开关、电容和负载的反相器（如图2a所示），可变电源电压的反相器（如图2b所示），相位插值电路（如图2c所示）。上述提到的各种第一延时装置的延时原理和现有技术相同，在此不做赘述。
3、第一延时装置根据所述对时钟信号第一延时的总时间和所述单个延时控制字的延时时间对所述时钟信号进行延时处理。
在本发明实施例中，当所述对时钟信号第一延时的总延时时间只需要一个延时控制字时，对单个第一延时装置输入一个延时控制字，即可实现对时钟信号的第一延时。当所述对时钟信号第一延时的总时间需要多个延时控制字时，所述方法包括：
a、对单个第一延时装置输入多个延时控制字；或者，
b、预设多个第一延时装置，对每个第一延时装置输入一个延时控制字。
在本发明实施例中，当包含多个第一延时装置时，所述多个第一延时装置串联成第一延时链，如图3所示即为第一延时链的示意图。其中，前一第一延时装置的输出信号为后一第一延时装置的输入信号。
举例说明：
假设第一延时链包含2个第一延时装置，时钟信号通过第一延时装置的时间为td，延时控制字的延时为Δt。则时钟信号通过第一个第一延时装置后的延时（即第一个第一延时装置的输出信号）为td+Δt，那么第二个第一延时装置的输入信号的延时为td+Δt，那么通过第二个第一延时装置后的延时为2td+2Δt。
在步骤S103中，时间数字转换器对经过所述第一延时的时钟信号进行第二延时，并将所述经过第二延时的时钟信号转换为数字信号。
在本发明实施例中，所述第二延时由第二延时装置来进行，根据第二延时的总时间，所述第二延时可以有单个第二延时装置进行也可以由多个第二延时装置组合进行。
其中，当包含多个第二延时装置时，所述多个第二延时装置串联成第二延时链，如图4所示即为第二延时链的示意图。其中，前一第二延时装置的输出信号为后一第二延时装置的输入信号。
需要指出的是：
1、所述第二延时的总时间大于等于所述时钟信号的周期。
2、所有延时控制字的总时间大于等于单个第二延时装置的延时时间。
本发明实施例，通过延时控制字对输入锁相环的时钟信号进行延时，并可通过预设延时控制字的数量，实现对延时时间精确度的控制，并通过转换将经过延时的时钟信号转换为数字信号，使得延时控制字对时钟信号的精确度远好于一个缓冲器的延时，并且延时控制字的电路简单，体积小。
实施例二
如图5所示为本发明实施例提供的锁相环中时钟信号转数字信号装置的结构图，为了便于说明，仅示出与本发明实施例相关的部分，包括：
时钟信号接收单元501，用于数字时间转换器接收振荡器输出的时钟信号。
在本发明实施例中，数字时间转换器和振荡器都是锁相环中的器件，开始的步骤首先是数字时间转换器接收振荡器通过振荡输出的时钟信号，该时钟信号是锁相环的输入信号。
第一延时单元502，用于数字时间转换器通过延时控制字对所述时钟信号接收单元501接收的时钟信号进行第一延时。
在本发明实施例中，延时控制字即为延时控制信号，本发明通过添加延时控制信号对所述时钟信号进行第一次延时，即第一延时。所述第一延时单元502，包括：
预设子单元5021，用于预设对时钟信号第一延时的总时间和单个延时控制字的延时时间。
在本发明实施例中，首先预设对时钟信号第一延时的总时间，即:预设对时钟信号第一延时的总时间为1秒，并将单个延时控制信号的本征延时时间预设为Δt。
发送子单元5022，用于在所述预设子单元5021预设之后，数字时间转换器将所述时钟信号和所述延时控制字发送到第一延时装置。
在本发明实施例中，进行第一延时的第一延时装置可以为一个也可以为多个，其中，时钟信号通过第一延时装置的时间为td，即时钟信号通过第一延时装置的本征时间为td。其中，所述第一延时装置可以为：带开关、电容和负载的反相器（如图2a所示），可变电源电压的反相器（如图2b所示），相位插值电路（如图2c所示）。上述提到的各种第一延时装置的延时原理和现有技术相同，在此不做赘述。
延时子单元5023，用于第一延时装置根据所述发送子单元5022发送的对时钟信号第一延时的总时间和所述单个延时控制字的延时时间对所述时钟信号进行延时处理。
在本发明实施例中，当所述对时钟信号第一延时的总延时时间只需要一个延时控制字时，对单个第一延时装置输入一个延时控制字，即可实现对时钟信号的第一延时。当所述对时钟信号第一延时的总时间需要多个延时控制字时，所述延时子单元5031的延时处理，包括：
a、对单个第一延时装置输入多个延时控制字；或者，
b、预设多个第一延时装置，对每个第一延时装置输入一个延时控制字。
在本发明实施例中，当包含多个第一延时装置时，所述多个第一延时装置串联成第一延时链图。其中，前一第一延时装置的输出信号为后一第一延时装置的输入信号。
转换单元503，用于时间数字转换器对经过所述第一延时单元502延时的时钟信号进行第二延时，并将所述经过第二延时的时钟信号转换为数字信号。
在本发明实施例中，所述第二延时由第二延时装置来进行，根据第二延时的总时间，所述第二延时可以有单个第二延时装置进行也可以由多个第二延时装置组合进行。
其中，当包含多个第二延时装置时，所述多个第二延时装置串联成第二延时链。其中，前一第二延时装置的输出信号为后一第二延时装置的输入信号。
需要指出的是：
1、所述第二延时的总时间大于等于所述时钟信号的周期。
2、所有延时控制字的总时间大于等于单个第二延时装置的延时时间。
本发明实施例，通过延时控制字对输入锁相环的时钟信号进行延时，并可通过预设延时控制字的数量，实现对延时时间精确度的控制，并通过转换将经过延时的时钟信号转换为数字信号，使得延时控制字对时钟信号的精确度远好于一个缓冲器的延时，并且延时控制字的电路简单，体积小。
本领域普通技术人员可以理解为上述实施例所包括的各个单元只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。
本领域普通技术人员还可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以在存储于一计算机可读取存储介质中，所述的存储介质，包括ROM/RAM、磁盘、光盘等。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种锁相环中时钟信号转数字信号的方法，其特征在于，所述方法包括：
数字时间转换器接收振荡器输出的时钟信号；
所述数字时间转换器通过延时控制字对所述时钟信号进行第一延时；
时间数字转换器对经过第一延时的所述时钟信号进行第二延时，并将经过第二延时的所述时钟信号转换为数字信号；
其中，所述数字时间转换器通过延时控制字对所述时钟信号进行第一延时的步骤，包括：
所述数字时间转换器预设对时钟信号第一延时的总时间和单个延时控制字的延时时间，所述数字时间转换器包括一个或多个第一延时装置；
所述一个或多个第一延时装置中的每个第一延时装置根据所述对时钟信号第一延时的总时间和所述单个延时控制字的延时时间，对所述时钟信号进行延时处理；
所述一个或多个第一延时装置中的每个第一延时装置根据所述对时钟信号第一延时的总时间和所述单个延时控制字的延时时间，对所述时钟信号进行延时处理，包括：
当所述对时钟信号第一延时的总延时时间只需要一个延时控制字时，对单个第一延时装置输入一个延时控制字；
当所述对时钟信号第一延时的总时间需要多个延时控制字时，对单个第一延时装置输入多个延时控制字；或者，对多个第一延时装置中的每个第一延时装置输入一个延时控制字。
2.如权利要求1所述的方法，其特征在于，当所述对时钟信号第一延时的总时间需要多个延时控制字时，所述第一延时装置根据所述对时钟信号第一延时的总时间和所述单个延时控制字的延时时间对所述时钟信号进行延时处理的步骤，包括：
对单个第一延时装置输入多个延时控制字，并使所述时钟信号通过所述第一延时装置；或者，
预设多个第一延时装置，对每个第一延时装置输入一个延时控制字，并使所述时钟信号通过所述多个第一延时装置。
3.如权利要求2所述的方法，其特征在于，当包含多个第一延时装置时，所述多个第一延时装置串联成第一延时链，前一第一延时装置的输出信号为后一第一延时装置的输入信号。
4.如权利要求1～3任一项所述的方法，其特征在于，所述第一延时装置包括：
带开关、电容和负载的反相器；或者，
可变电源电压的反相器；或者，
相位插值电路。
5.一种锁相环中时钟信号转数字信号的装置，其特征在于，所述装置包括：
时钟信号接收单元，用于接收振荡器输出的时钟信号；
第一延时单元，用于通过延时控制字对所述时钟信号接收单元接收的时钟信号进行第一延时；
转换单元，用于对经过第一延时单元延时的所述时钟信号进行第二延时，并将经过第二延时的所述时钟信号转换为数字信号；
其中，所述装置包括一个或多个第一延时装置，所述第一延时单元，包括：
预设子单元，用于预设对时钟信号第一延时的总时间和单个延时控制字的延时时间；
延时子单元，用于在所述预设子单元预设之后，当所述对时钟信号第一延时的总延时时间只需要一个延时控制字时，对单个第一延时装置输入一个延时控制字；
所述延时子单元，还用于在所述预设子单元预设之后，当所述对时钟信号第一延时的总时间需要多个延时控制字时，对单个第一延时装置输入多个延时控制字；或者，对多个第一延时装置中的每个第一延时装置输入一个延时控制字。
6.如权利要求5所述的装置，其特征在于，当包含多个第一延时装置时，所述多个第一延时装置串联成第一延时链，前一第一延时装置的输出信号为后一第一延时装置的输入信号。
7.如权利要求5或6所述的装置，其特征在于，所述第一延时装置包括：
带开关、电容和负载的反相器；或者，
可变电源电压的反相器；或者，
相位插值电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310244702.XA CN103338037B (zh) | 2013-06-19 | 2013-06-19 | 一种锁相环中时钟信号转数字信号的方法和装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310244702.XA CN103338037B (zh) | 2013-06-19 | 2013-06-19 | 一种锁相环中时钟信号转数字信号的方法和装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103338037A CN103338037A (zh) | 2013-10-02 |
| CN103338037B true CN103338037B (zh) | 2016-11-02 |
Family
ID=49246151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310244702.XA Active CN103338037B (zh) | 2013-06-19 | 2013-06-19 | 一种锁相环中时钟信号转数字信号的方法和装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103338037B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109379077A (zh) * | 2015-03-25 | 2019-02-22 | 华为技术有限公司 | 一种锁相环中的时间数字转换器 |
| CN110073602B (zh) * | 2016-12-16 | 2021-10-01 | 华为技术有限公司 | 相位内插器与内插法 |
| CN108270434B (zh) * | 2018-01-17 | 2020-07-07 | 上海交通大学 | 一种本振小数分频器及其数字校准方法和电路 |
| CN109696821B (zh) * | 2018-12-14 | 2020-03-27 | 中国科学技术大学 | 两级数字时间转换器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101911493A (zh) * | 2008-01-04 | 2010-12-08 | 高通股份有限公司 | 具有门控时间-数字转换器的数字锁相环路 |
| CN102111149A (zh) * | 2009-12-24 | 2011-06-29 | Nxp股份有限公司 | 数字锁相环 |
| CN102832943A (zh) * | 2011-06-15 | 2012-12-19 | 联发科技（新加坡）私人有限公司 | 时间数字转换器 |
| CN102843134A (zh) * | 2011-06-20 | 2012-12-26 | 英特尔移动通信有限责任公司 | 具有自动时钟对准的数字pll |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532498B1 (ko) * | 2004-01-28 | 2005-11-30 | 삼성전자주식회사 | 오실레이터와 카운터를 이용하는 지연 동기 회로 및 클럭동기 방법 |
| US7409416B2 (en) * | 2006-05-30 | 2008-08-05 | Motorola, Inc. | Digital-to-time converter using cycle selection windowing |
-
2013
- 2013-06-19 CN CN201310244702.XA patent/CN103338037B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101911493A (zh) * | 2008-01-04 | 2010-12-08 | 高通股份有限公司 | 具有门控时间-数字转换器的数字锁相环路 |
| CN102111149A (zh) * | 2009-12-24 | 2011-06-29 | Nxp股份有限公司 | 数字锁相环 |
| CN102832943A (zh) * | 2011-06-15 | 2012-12-19 | 联发科技（新加坡）私人有限公司 | 时间数字转换器 |
| CN102843134A (zh) * | 2011-06-20 | 2012-12-26 | 英特尔移动通信有限责任公司 | 具有自动时钟对准的数字pll |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103338037A (zh) | 2013-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8362940B2 (en) | Successive approximation register analog-to-digital converter, and operating clock adjustment method therefor | |
| US9054681B2 (en) | High speed duty cycle correction and double to single ended conversion circuit for PLL | |
| JP6594420B2 (ja) | 時間デジタル変換器およびデジタル位相同期ループ | |
| CN103338037B (zh) | 一种锁相环中时钟信号转数字信号的方法和装置 | |
| US9007133B2 (en) | Oscillator, time-digital converter circuit and relating method of time-digital measure | |
| EP3407145B1 (en) | Fpga-based square-wave generator and square-wave generation method | |
| US10691074B2 (en) | Time-to-digital converter circuit | |
| CN103957005A (zh) | 时间数字转换器、全数字锁相环电路及方法 | |
| WO2014041924A1 (ja) | クロック生成装置およびクロックデータ復元装置 | |
| CN111404550B (zh) | 模数转换器及其时钟产生电路 | |
| CN104579320A (zh) | 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元 | |
| CN107222210B (zh) | 一种可由spi配置数字域时钟相位的dds系统 | |
| US11275344B2 (en) | Time to digital converter | |
| US8686756B2 (en) | Time-to-digital converter and digital-controlled clock generator and all-digital clock generator | |
| JP2018200666A (ja) | 検出システム、センサ及びマイクロコンピュータ | |
| JP2011066821A (ja) | パラレル−シリアル変換器及びパラレルデータ出力器 | |
| US9160316B2 (en) | Digital controlled oscillator and frequency variable oscillator | |
| JP2013077869A (ja) | 時間−デジタル変換器及びｐｌｌ回路 | |
| CN103780257A (zh) | 环型振荡器电路 | |
| EP2391007A2 (en) | Division circuit, division device, and electronic apparatus | |
| US10305493B2 (en) | Phase-locked loop and frequency synthesizer | |
| CN209897030U (zh) | 振荡装置和包括该振荡装置的时间数字转换系统 | |
| KR101852832B1 (ko) | 멀티 클럭 생성기 및 이의 동작 방법 | |
| CN117526904A (zh) | 熵源电路 | |
| KR20150009181A (ko) | 반도체 집적 회로 및 클럭 동기화 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |