CN102111149A - 数字锁相环 - Google Patents

Abstract

一种数字锁相环(300)，配置为接收参考时钟信号(302)和信道控制字(308)，并且产生输出时钟信号(304)。所述数字锁相环包括可调节延迟元件(306)，配置为：接收参考时钟信号(302)，根据时间延迟控制信号(316)向参考时钟信号(302)应用时间延迟；以及提供延迟的参考时钟信号(318)。所述数字锁相环还包括定时元件(320)，配置为处理延迟的参考时钟信号(318)和输出时钟信号(304)，并且产生表示输出时钟信号(304)的相位的第一控制信号(322)；参考累加器(310)，配置为接收信道命令字(308)并且产生：表示期望的输出时钟信号的相位的第二控制信号(312)；以及时间延迟控制信号(316)，使得延迟的参考时钟信号(318)被延迟表示期望的输出时钟信号的相位的第一部分的时间段。所述数字锁相环也包括控制器(314)，配置为处理第一和第二控制信号(322、312)，并且产生DCO控制信号(326)，用于根据第一和第二控制信号(322、312)来设置数字受控振荡器(328)的频率；以及数字受控振荡器(328)，配置为根据DCO控制信号(326)产生输出时钟信号(304)。

Description

数字锁相环

技术领域

本公开内容涉及数字锁相环的领域，虽然并非排他地，但具体地涉及具有数字至时间转换器(DTC)的数字锁相环，用于实现分数分频锁相环(fractional-N phase locked loop)。

背景技术

频率合成器是无线收发器的关键构建模块。与深亚微米CMOS处理器如CMOS090/CMOS065有关的长处包括增加的逻辑密度和高时钟速度。利用这些性能的数字密集技术应用到全数字锁相环(ADPLL)设计中[1]-[2]。

与已知的ADPLL关联的问题包括在输出时钟频率处运行的时间至数字转换器(TDC)延迟线的功耗，以及在采样周期期间，采样寄存器(每一个延迟阶段一次地)将消耗大电流。另外，在TDC和用于读取计数器的同步电路之间存在偏离。在频率杂散(frequency spurs)方面的其他缺点与现有技术关联。

列出或讨论在先公布的文件或说明书中的任何背景技术，不应认为是承认该文件或背景是现有技术的一部分或公知常识。

发明内容

根据本发明的第一方面，提供一种数字锁相环，配置为接收参考时钟信号和信道命令字，并且产生输出时钟信号，该数字锁相环包括：

可调节延迟元件，配置为：

接收参考时钟信号，

根据时间延迟控制信号，向参考时钟信号应用时间延迟；以及

提供延迟的参考时钟信号；

定时元件，配置为处理延迟的参考时钟信号和输出时钟信号，并且产生表示输出时钟信号的相位的第一控制信号；

参考累加器，配置为接收信道命令字，并且产生：

表示期望的输出时钟信号的相位的第二控制信号；以及

时间延迟控制信号，使得延迟的参考时钟信号被延迟表示期望的输出时钟信号的相位的第一部分的时间段；

控制器，配置为处理第一和第二控制信号，并且产生DCO控制信号，用于根据第一和第二控制信号来设置数字受控振荡器的频率；以及

数字受控振荡器，配置为根据DCO控制信号产生输出时钟信号。

通过使得定时元件能够用于提供比现有技术可提供的更准确的表示数字受控振荡器(DCO)的相位的信号，可调节时间延迟可以用于改善DPLL的量化误差。

可以认为可调节延迟元件使得延迟的参考时钟信号的边缘更接近DCO输出的边缘，因此DPLL可以实现改善的开关工作。

本文描述的一个或更多个数字锁相环的改善的特性可以是相位噪声减少以及任何非线性减小的方面。可以认为本文描述的一个或更多个实施例减少数字锁相环的量化误差，并且使量化误差与该数字锁相环执行的分数计数不相关。

期望的输出时钟信号的第一部分表示比定时元件的量化幅度更小的值。定时元件的量化幅度表示期望的输出时钟信号的第二部分。期望的输出时钟信号的第二部分可能比期望的输出时钟信号的第一部分大一个数量级。

数字锁相环可以是分数分频锁相环。

期望的输出时钟信号的第一部分表示期望的输出时钟信号的分数部分，并且定时元件配置为根据其量化幅度产生第一控制信号，该量化幅度表示期望的输出时钟信号的整数部分。

可调节延迟元件可以是数字至时间转换器。该数字至时间转换器可以是游标尺式(Vernier)数字至时间转换器。

第一控制信号可以表示输出时钟信号的相位是超前于还是落后于延迟的参考时钟信号。

定时元件可以是计数器或分频器。

数字锁相环可以配置为作为开关(bang-bang)类型锁相环来工作。该开关类型锁相环可以产生比现有技术的开关类型DPLL更小的相位误差/噪声。

可调节延迟元件可以配置为应用动态元件匹配(DEM)。

数字锁相环可以进一步包括数字滤波器，该数字滤波器配置为对DCO控制信号进行滤波，以提供DCO控制信号的时间平均值用于设置DCO的频率。数字滤波器可以是环路滤波器，该滤波器可以是低通滤波器。

该DPLL可以进一步包括处理器，该处理器配置为接收第二控制信号并产生表示可调节延迟元件的量化误差的量化误差信号，并且控制器还配置为处理量化误差信号以产生DCO控制信号。该处理器可以是DTC控制器。

该数字锁相环可以进一步包括处理器，该处理器配置为执行DCO控制信号的频谱分析，以确定可调节延迟元件的平均单位元件延迟，并且根据信道控制字和所确定的平均单位元件延迟来产生校准的时间延迟控制信号。该处理器可以是DTC控制器，或是可以确定平均单位元件延迟和向DTC控制器提供平均单位元件延迟的独立元件。

控制器可以是概率鉴相器(probabilistic phase detector)。概率鉴相器的一个或更多个参数可以根据数字锁相环的一个或更多个工作特性(例如DTC的相位误差和量化误差)来校准。

概率鉴相器的一个或更多个参数包括数字锁相环中的抖动水平和分布。

与其中执行校准的本发明的实施例有关的优点包括：DPLL在减少噪声量方面性能得以改善，因为实际的元件工作性能可以在DPLL的后续操作中考虑在内，例如当其在锁定操作模式中时。

可以提供一种计算机程序，该计算机程序当在计算机上运行时使得计算机配置任何设备，包括数字锁相环、电路、系统、或者本文公开的或执行本文公开的任何方法的器件。该计算机程序可以是一种软件实现，并且可以认为计算机是任何适合的硬件，作为非限制性的示例，包括数字信号处理器、微型控制器，以及在只读存储器(ROM)、可擦除可编程只读存储器(EPROM)或电可擦除可编程只读存储器(EEPROM)中的实现方式。该软件可以是汇编程序。

该计算机程序可以在计算机可读介质上提供，如光盘或存储设备，或者体现为瞬态信号。这种瞬态信号可以是网络下载，包括因特网下载。

附图说明

仅以示例的方式，参考附图，现在给出详细说明，其中：

图1说明全数字锁相环(ADPLL)结构的现有技术的示例；

图2说明输出时钟周期估计的图形表示；

图3说明根据本发明的一个实施例的数字锁相环；

图4说明根据本发明的一个实施例的计数器；

图5说明根据本发明的一个实施例的可调节延迟元件；

图6说明说明根据本发明的一个实施例的可调节延迟元件的使用的时序图；

图7说明具有38级的DTC引入的微分和积分的非线性特性；

图8说明根据本发明的一个实施例的桶形移位器(barrel shifter)置乱算法(scrambling algorithm)；

图9说明功率信息如何用于布伦特优化器(Brent optimizer)以改进平均单位延迟估计值；

图10图示说明计数器输出信号的抖动模型；

图11说明根据本发明的一个实施例的模拟结果；

图12说明根据本发明的一个实施例的模拟结果；以及

图13说明根据本发明的一个实施例的模拟结果。

具体实施方式

本文公开的一个或更多个实施例涉及具有可调节延迟元件的数字锁相环(DPLL)，该可调节延迟元件可以是数字至时间转换器(DTC)，可以对参考时钟信号应用时间延迟以提供延迟的参考时钟信号。通过使得定时元件能够用于提供比现有技术可提供的更准确的表示数字受控振荡器(DCO)的相位的信号，可调节时间延迟可以用于改善DPLL的量化误差。数字锁相环可以以“开关”类型功能操作。

可以认为可调节延迟元件使得延迟的参考时钟信号的边缘更接近DCO输出的边缘，因此DPLL可以实现开关操作，同时仍按照分数分频模式(乘数值小于定时元件的量化幅度)操作。

本文描述的一个或更多个数字锁相环的改善的特性可以是相位噪声减少以及任何非线性减小的方面。当输出信号降频变换(down converted)时，非线性特性可能引起信噪比性能方面的问题。在一些示例中，本发明的实施例可实现的频率杂散水平的降低可以使得满足蓝牙标准，这对于现有技术的数字锁相环是不可能的。

可以认为本文描述的一个或更多个实施例减少数字锁相环的量化误差，并且使量化误差与该数字锁相环执行的分数计数不相关。

图1说明全数字锁相环(ADPLL)结构100的现有技术的示例。

ADPLL 100的主模块是数字受控振荡器(DCO)102、高频累加器104和时间至数字转换器(TDC)106。

对数字锁相环(DPLL)，相位信息从时间域转换到数字域。(DCO时钟的完整的周期)转换的整数部分以高速累加器104执行，而分数误差由TDC106测量。在数字域中的相位误差允许环路滤波器的数字实现。

现有技术的ADPLL的更加详细的内容在下列文件中提供：Robert Bogdan Staszewski和Poras T.Balsara的“Phase-Domain All-Digital Phase-Locked Loop”(IEE transactions on circuits and systems-II；express briefs，vol.52，no.3，March 2005)。

采用直接时间转换的分数鉴相器的实现方式在[3]中报道。TDC测量FREF和CKV时钟边缘之间的时间差。然后TDC输出被标准化，以将TDC输出与来自累加器的整数部分组合。在[3]中描述的分数鉴相器采用CKV时钟的下降和上升边缘的定时来测量CKV周期，并且该公开文件的图2示出了CKV周期估计的图形表示。

如图2中所示，信号延迟元件的延迟用T_inv表示。于是DCO周期可以从下式计算：

T_CKV/2＝(n_rise-n_fall)T_inv.

这里T_rise＝n_rise T_inv，并且T_fall＝n_fall T_inv.

图3说明根据本发明的一个实施例的数字锁相环300。数字锁相环(DPLL)300接收参考时钟信号FREF 302并且产生输出时钟信号304。DPLL配置为对接收的参考时钟信号302应用乘数值以提供输出时钟信号304。在这个示例中，DPLL是分数NPLL，并且因此乘数值包括整数部分和分数部分。

DPLL也接收频率控制字(FCW)308，该频率控制字308在本领域是已知的，表示将被应用于参考时钟信号302的乘数值：

FCW＝f_dco/f_ref＝N.F

FCW308是信道控制字的一个示例，并被提供给参考累加器元件310，使得在每一个参考时钟周期，期望信道频率f_dco和参考频率f_ref的比值在参考累加器310中累加。

参考累加器310提供第二控制信号θ_R312，该第二控制信号表示期望/要求的输出时钟信号的相位。第二控制信号θ_R312提供给作为控制器的示例的鉴相器元件314的正输入。

参考累加器310也将关于输出时钟信号的相位信息传递给DTC控制器330，该DTC控制器330产生提供给可调节延迟元件306的时间延迟控制信号316。在这个示例中，时间延迟控制信号316表示累加参考的分数部分，但是在单位元件延迟中表示。例如，如果乘数值是100.1，那么累加的小数部分对第一输出时钟脉冲是0.1，对第二输出时钟脉冲是0.2，对第三输出时钟脉冲是0.3，等等。DTC控制器将首先计算在计数器的标准域中所需的延迟，如

θ_delay＝1-θ_R，f

然后计算在需要实现延迟的单位元件延迟的单位中的DTC的控制字。

DTC_control＝θ_delay*T_dco/T_unit delay

在现有技术中，可以用TDC测量分数相位信息，而在本发明的实施例中，分数相位信息先验地用于计算延迟，因此只需要采用计数器粗略测量，同时实现相同的量化误差。

在这个示例中，可调节延迟元件306是数字至时间转换器(DTC)，虽然在其它的实施例中可以采用不同的时间延迟元件/部件。

可调节延迟元件306接收参考时钟信号302，并且提供表示根据时间延迟控制信号316延迟的原始参考时钟信号302的延迟的参考时钟信号FREF_DTC318。

在这个示例中，可调节延迟元件306配置为对参考时钟信号302应用延迟，使得期望的输出时钟信号的分数部分可以在计数器320操作输出时钟信号304之前被引入。也即，计数器320的量化误差的负面影响可以减小，因为可调节时间延迟元件306具有较低的量化误差并且因此能够更准确的测量输出信号304的相位。

延迟的参考时钟信号318与输出时钟信号CKV304一起提供给高速计数器，该高速计数器是定时元件的一个示例。在其它的示例中，正如本领域公知的那样，分频器可以用作定时元件。

计数器320配置为处理输出时钟信号304和延迟的参考时钟信号318，以提供表示输出信号304的相位的第一控制信号θ_V 322。高速计数器320产生的第一控制信号θ_V 322提供给鉴相器314的负输入。

相位误差以下列方式计算：

φ_e＝[{θ_{bang_bang}+θ_R-θ_v+N/2}mod N]-N/2

其中N是计数器的模。

在锁定状态，当输出时钟信号304比延迟的参考时钟信号318更迟时，第一控制信号θ_V 322具有与由参考累加器310提供的第二控制信号θ_R 312相同的值。替代地，当输出时钟信号304比延迟的参考频率信号318提前时，第一控制信号θ_V 322具有比第二控制信号θ_R 312的值多一个的值。鉴相器产生表示输出时钟信号的期望的相位和实际相位之间的误差(提早/滞后)的输出信号。鉴相器输出也受到系统抖动的影响。θ_{bang_bang}是取决于系统中的抖动水平和DTC控制中的量化误差的计数器输出的期望值。

鉴相器314的输出提供给可以对鉴相器314的输出信号进行时间平均(time-average)的环路滤波器324，以产生DCO控制信号326。然后，DCO控制信号326提供给数字受控振荡器(DCO)328以适当调节DCO328的频率。可以理解鉴相器314的输出的时间平均值可以提供表示DCO 328的频率应当如何改变的更稳定的DCO控制信号326。

在一些实施例中，可以能不需要环路滤波器324，并且鉴相器314的输出可以直接提供给DCO 328。

在这个示例中，PLL 300是分数分频PLL，并且高速计数器320具有与参考累加器的整数值对应的量化幅度。即，高速计数器320自身可以用于根据参考累加器的整数部分测量DCO 328的相位。当应用分数乘数值时，时间测量将产生非线性特性。可调节延迟元件306用于实现补偿参考累加器的分数部分，从而减小/排除任何非线性特性。

考虑类似图3中的DPLL，但是没有可调节延迟元件306。如果这种DPLL用于实现具有乘数值为100.1的分数分频PLL，对于9个参考周期，直到累加误差达到计数器320的量化误差，计数器320产生的第一控制信号322将与参考累加器产生的第二控制信号312不同。这种系统误差将引起输出信号中的非线性特性，从而产生分数杂散(fractional spurs)。

对于与图3中的DPLL相同的乘数值为100.1的示例，从而DTC 306具有等于DCO(计数器分辨率)周期的0.1的分辨率，可以看出与现有技术相比相位噪声可以减小。

假设已经执行任意校准以及锁定算法，并且参考累加器和计数器的状态都是零，在第一个CKR时钟脉冲时，参考累加器310将产生表示100.1的累加值的第二控制信号312，并且DTC控制器将产生定时延迟控制信号316，该定时延迟控制信号316会引起参考频率信号302延迟DCO时钟的周期的0.9倍。这意味着，在第一更新周期末尾，输出时钟信号304可以与正对应期望的输出时钟信号的延迟的参考信号相比较，并且因此鉴相器输出为零，意味着DCO对参考信号是锁相的。

类似地，对于第二参考时钟周期，参考累加器310的值将为200.2(100.1x 2)，并且产生的时间延迟控制信号将延迟FREF 302达到DCO周期的1-0.2＝0.8倍。以上述相同的方式，输出时钟信号304可以与正对应期望的输出时钟信号的延迟的参考信号相比较，并且因此实际输出时钟信号304可以及时与期望的输出时钟信号保持准确。

应该理解，即使DTC 306没有使得FREF 302延迟以便与期望的输出时钟信号完全匹配的量化误差，提供具有比计数器320更小的量化误差的DTC 306也可以使与输出信号304有关的相位噪声减小。

可以认为本文公开的一个或更多个实施例引入一种可调节延迟元件，使得电路中的其它元件(例如计数器320)的有效量化误差/幅度可以减小，并且因此与现有技术相比较，在减小的相位噪声的情况下，可以更准确应用乘数值。

图4示出根据本发明的一个实施例的计数器420的示例。计数器接收参考时钟信号402作为第一输入，以及DCO输出时钟信号404作为第二输入。图4中的计数器420配置为采用输出时钟信号404对参考时钟信号402进行采样，对该样本进行信号分离，然后采用边缘检测器422产生同步的频率参考时钟CKR和第一控制信号424。同步的频率参考时钟信号CKR用作图3中的DPLL的参考累加器310的时钟，以更新参考累加器310，并且还用于DPLL环路计算。

如上所述，在图3中示出的可调节时间延迟306也将具有量化幅度/误差，并且本文公开的DPLL的一个或更多个实施例可以考虑可调节时间延迟306的量化误差，以进一步提高DPLL的性能。

在一些实施例中，可调节时间延迟可以实现为延迟线，并且在这些示例中，存在单位元件之间的失配。在输出信号中的分数杂散的水平与可调节延迟元件中的单位元件的微分非线性特性(DNL)相关。在一些示例中，有可能相对于输出时钟信号的周期校准可调节时间延迟元件，或者校准单位延迟元件的平均延迟。

实现可调节延迟元件的一种方法是级联一定数量的延迟元件，并且窃听(tapping)输出。在这些示例中，元件不一定能够交换以产生类似延迟，并且可能不会实现动态元件匹配(DEM)。利用配置为环形振荡器的DTC是不可能实现每一个元件的绝对延迟测量的，因为环形振荡器将产生高速累加器的测量范围外的高频率。

对DTC的背景校准，DPLL可能需要在分数模式中工作，以测量每一个面元(bin)的微分非线性特性。这种校准可以受以下事实的不利影响：在校准期间，DPLL可以作用于延迟线的微分非线性特性。

如图5中所示，为了解决上述一个或更多个问题，可以通过由游标尺式元件的级联构建的数字至时间转换器(DTC)提供可调节延迟元件[4]。

每一个游标尺式元件的延迟可以表示为：

T_bin，n＝(1+DNL_bin，n)T_LSB+T_common

其中T_LSB是游标尺式延迟。可以通过开关电容器和/或通过供电引脚改变延迟。游标尺式元件也可以采用具有不同延迟的两个半元件、以及输出复用器来选择那些部件中的一个来实现[5]。游标尺式共同延迟T_common不认为对本文公开的DPLL的实施例是重要的，因为被加到参考时钟信号的全局延迟。

图5a说明示例游标尺式元件，并且图5b说明具有游标尺式元件的示例延迟线。

在一些示例中，DTC可以具有粗略延迟元件和精细延迟元件。精细延迟元件可以用于校准，并且当参考抖动不足以覆盖粗略元件的量化步长时，在一些示例中精细元件可以用于额外的参考抖动。

对于抖动元件的开环绝对时间校准，DTC可以以类似于环形振荡器的方式配置。可以通过高速计数器测量该频率。在由稳定的参考时钟确定的一个校准周期(1/f_cal)期间，采用在开/关状态的抖动元件测量振荡器的周期数N₁和N₂。抖动元件的延迟可以计算为：

$t_{\mathrm{dither}}=\frac{1}{2*f_{\mathrm{cal}}}(\frac{1}{N_1}-\frac{1}{N_2})$

类似的程序用于校准DTC中的其它面元，因为抖动元件可以与校准的面元互换，而没有显著改变环形振荡器频率。基于这个信息，DTC单位延迟可以物理校准。

此外，当不要求修正每一个元件时，校准程序还用于校准DTC的单位元件的平均延迟。

正如上面所讨论的，可调节延迟元件可以用于实现在现有技术的DPLL中采用其它元件(如计数器)不能满意地实现的相位测量精度。可以认为可调节延迟元件使得参考时钟信号的边缘更接近输出时钟信号的边缘，用于由计数器处理。在图6中说明这种功能。

图6表示作为可调节时间延迟元件的DTC的使用的时序图说明。标号602在图6中示出输出时钟信号的边缘，并且图9中的标号604示出(未延迟)参考控制信号中的边缘。

在图6中说明的时间轴包括若干个“X”符号608，该“X”符号608表示可以由可调节延迟元件实现的离散延迟时间段。例如，采用标号606a、606b，在图6中以虚线示出了延迟的参考时钟信号的两个电位边缘。如图6中所说明，延迟的参考时钟信号的两个电位边缘606a、606b可以紧接在输出时钟边缘602之前和之后。

图6中的标号604示出的参考边缘(相对于输出时钟边缘)的预期的分数位置可以从参考累加器得到，并且因此对原始参考边缘至最接近输出时钟边缘的延迟的参考时钟信号的位置之间的每一次跳跃(jump)所需的延迟是已知的。采用估计的单位延迟，DTC控制器可以对时间延迟控制信号计算适合的数字字，该时间延迟控制信号将导致DTC提供要求的时间延迟。在锁定模式中，根据上述鉴相器，DPLL迫使输出时钟信号边缘与延迟的参考时钟信号边缘一致。

由于DTC的分辨率小于计数器的分辨率，当与没有DTC的结构相比较时，DPLL相位噪声可以改善。

认为基于DTC的DPLL的操作类似于相位噪声抵消分数NPLL，但是采用数字鉴相器。本发明的一个或更多个实施例的结构可以不需要采用窄带滤波，以抑制要求采用模拟分数NPLL的可编程分频器的量化噪声。

正如本领域众所周知的，在DTC的延迟线实现方式的单位元件之间的失配是存在的，并且这会导致DPLL的输出中的非线性特性。DPLL分数杂散的水平与DTC的元件的微分非线性特性(DNL)相关。采用单位元件延迟的正确校准可以降低分数杂散，并且上文描述了开环校准程序的示例。根据本发明的一些实施例，也可以采用对延迟元件校准的背景校准程序。

基于DTC的DPLL可以认为在开关模式中操作。采用开关PLL的缺点是PLL的带宽与输入抖动相关。通过向参考信号添加额外的高通滤波噪声可以控制带宽，并且/或者可以控制总回路增益以补偿传递函数变化。

单位延迟校准基于对于预计存在分数杂散的频率，对鉴相器输出的频谱分析。延迟的估计以低于分数杂散的方式更新。可以采用动态元件匹配(DEM)执行延迟码的映射，以随机化由于DTC积分非线性特性(INL)导致的量化误差。

可以采用S检测器(概率检测器)和符号误差LMS算法(sign-error LMS algorithm)执行抖动校准。通过应用这些校准，可以进一步降低DPLL中的分数杂散的水平。

在单位元件之间的失配将在DTC中引入非线性特性，并且图7说明具有38级和8％的失配(种子1＝1111，种子2＝3456…)的DTC引入的微分和积分的非线性特性。

根据本发明的一个实施例的校准算法可以确定单位元件的平均延迟，并且为了防止在校准期间输出时钟信号跟随DTC的积分非线性特性，可以采用动态元件匹配(DEM)控制延迟线。

对于基于游标尺的DTC，如图8中所示，可以采用桶形移位器置乱算法(barrel shifter scrambling algorithm)实现DEM，以减少INL。

对于给定的代码，连续元件的代码值选择从随机指针位置开始。当从指针位置到该行结束的元件的数量小于代码值时，则回绕(wrapping)至该序列元件的开始。

在DEM模块开启的情况下，每一个元件的积分非线性特性(INL)可能不会影响跳跃到DCO边缘的准确度，或者至少可以减小该影响。在开关模式中，DPLL遵循参考时钟信号的平均延迟模型。如果出现DTC的单位延迟的不正确的估计，从理想的DCO位置的跳跃将会提早/滞后。因此，在环路滤波器的输入端的相位误差信号将具有分数杂散。当信道和参考频率已知时，分数杂散的位置是明确界定的。DTC单位延迟的校准可以基于分数杂散的DTFT测量。

根据本发明的一个实施例的DTC校准可以测量分数杂散的有限数量。因此，可能不要求完全的FFT，并且可以采用有效的格策尔(Goertzel)算法(DTFT)代替。格策尔算法可以实现为一个二阶IIR滤波器，在给定的频率提供与功率成比例的输出。对于来自鉴相器的一个输入序列x(n)，格策尔算法计算一个序列s(n)：

s(n)＝x(x)+2cos(2πω)s(n-1)-s(n-2)，

其中，s(-2)＝s(-1)＝0并且ω是分数杂散频率，在每个样本周期中，应该小于1/2。可以利用下式计算相应的功率：

Power＝s(N-2)²+s(N-1)²-2cos(2πω)s(N-2)s(N-1)，

如图9所示，功率信息可以用于布伦特优化器中，以改进平均单位延迟估计值。在这个示例中，假设延迟线具有+/-2个LSB INL。

应该理解，监测频谱的其它方法也是可能的。在一个实施例中，在滤波器的输出端的分数杂散的奇次谐波可以按照与正交(IQ)接收器(quadrature(IQ)receiver)中类似的方式测量。

本文公开的一个或更多个实施例可以提供抖动校准，以改善DPLL的性能。

取决于由DTC可以获得的分辨率，可以采用不同的鉴相器。鉴相器的一般形式为：

φ_e＝[{θ_{bang_bang}+θ_R-θ_v+N/2}mod N]-N/2

其中θ_R和θ_V分别是参考累加器和高速计数器的整数输出，并且对应于图3中的标号312和322的信号。N是高速计数器的模块。θ_{bang_bang}是与系统中的抖动水平相关的计数器输出的期望值。利用θ_{bang_bang}＝0.5可以获得简单的开关操作。当量化步长大于系统中的抖动时，DTC量化误差(图9中的t_{dtc_error})可以用于θ_{bang_bang}计算。

基于DTC的DPLL中的计数器(与参考累加器一起)可以认为是二进制鉴相器。计数器输出的特性由抖动器平滑。当在鉴相器(计数器)的输入端存在估计的抖动(分布及水平)时，可以计算提前/滞后判定的概率[6]。在图10中采用标号1002示出了对于典型的鉴相器特性(S检测器)的计数器输出的抖动模型。在图10中所示的“S曲线”示出了在延迟跳跃中存在三角抖动和量化误差(对抖动水平t_{dtc_dither}标准化的t_{dtc_error})时计数器输出的概率。

当延迟的参考边缘由于DTC量化而远离测量进行的DCO边缘时，该信息可以用于软化计数器的硬量化输出的插值(interpretation)，使得不更新环路。当检测器的参数不正确时，在DPLL中将出现杂散(DTC码与θ_R的分数部分相关)。杂散的位置与分数信道以及DTC的INL相关。下面描述测量输入抖动的校准算法。

符号误差LMS算法可以用于适当调整t_{dtc_dither}水平估计。当抖动水平被低估时，S鉴相器将高估平均计数器输出θ_{bang_bang}，θ_{bang_bang}在图10中以标号1004示出。平均值将不能与分频器输出抵消，并且对于每一个参考周期，不需要的信号注入环路滤波器中。这在图10中示出，其中标号1002示出了标称的传递函数，并且标号1004示出了低估的抖动水平。

我们假设对相们误差积分，相位误差与t_{dtc_error}的符号相乘，

COR(n)＝φ_e(n)sgn(t_{dtc_error}(n))

当T_{dtc_dither}参数被低估时，环路滤波器的输出将增加。滤波器输出可以用于负反馈配置，以调节S鉴相器参数。

图11示出了S检测器校准低通滤波器(corr_sum信号)的输出。该输出在积分周期t_{s_cal}的结束时采样。在图11中示出的模拟实验采用下列设置来执行：f_channel＝4812.020507MHz，f_ref＝48MHz，t_dtc＝6.5ps(在一个TDCO中有38级)，FREF噪声：pn＝-145dBc/Hz(sigma＝1.29ps)，环路滤波器：α_p＝2^-11，α_p＝2^-17，DCO噪声(-125dBc/Hz@6MHz，-20dB/dec；-57dBc/Hz@10kHz-30dB/dec：OFF，模拟时间4ms，FFT＝8平均。

如图12所示，当达到抖动t_{dtc_dither}的最佳值时，斜率符号改变。图12的模拟实验采用下列设置来执行：在校准期间参数t_{dtc_dither}。f_channel＝4812.020507MHz，f_ref＝48MHz，t_dtc＝6.5ps(在一个TDCO中有38级)，FREF噪声：pn＝-145dBc/Hz(sigma＝1.29ps)，环路滤波器：α_p＝2^-11，α_p＝2^-17，DCO噪声(-125dBc/Hz@6MHz，-20dB/dec；-57dBc/Hz@10kHz-30dB/dec：OFF，模拟时间4ms，FFT＝8平均。

将进一步参考图13描述校准对分数杂散的影响。在一些示例中，在基于DTC的DPLL中关于杂散产生方面，最关键的频率信道是接近整数值的那些信道。当同时实现DTC和S检测器校准时，在图13中示出了在频率杂散方面的改进。图13中的标号1302的第一条线表示没有校准的频率响应，并且标号1304的线表示校准的频率响应。在杂散水平方面的改进可以为27分贝。图13的模拟实验采用下列设置来执行：

Fchannel＝4800.02082，t_dtc＝6.5ps(在一个TDCO中有32级)，DTC失配8％，FREF噪声pn＝-145dBc/Hz(sigma＝1.29ps)

上述的背景校准算法可以采用一个或更多的上述的开环算法补充，并且这样可以利用可编程的低压差电压调节器(LDO)电源来提供DTC的粗调。

上述的一个或更多的校准操作/算法可以由DTC控制器执行，例如在图3中采用标号330以虚线示出的控制器。校准功能也可以在一个独立模块实现，该独立模块向DTC控制器提供DTC单位元件的平均延迟。

本文公开的一个或更多个实施例可以用于各种应用的任何数字PLL，如通信、广播、高速ADC/DAC的时钟、基站功率放大器设计、相控阵雷达系统等。

本文公开的一个或更多个实施例对于提供DPLL尤其有利，如分数NDPLL，该分数NDPLL可以在频率值的范围内提供与现有技术相比减小的相位误差。

参考文献：

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[2]Nicola Da Dalt，Edwin Thaller，Peter Gregorius和Lajos Gazsi，“A Compact Triple-Band Low_Jitter DIgital LC PLL With Programmable Coil in 130-nm CMOS，”IEEE J.Solid-State Circuits，Vol.40，No.7，pp.1482-1490，2000年6月。

[3]Staszewski，US 6,429,693 B1，美国专利，2002年8月6日。

[4]Federico Baronti，Luca Fanucci，Diego Lunardini，Roberto Roncella 和Roberto Saletti，“A Technique for Nonlinearity Self-Calibration of DLLs，”IEEE Trans.On Instrumentation and Measurement，vol.52，no.4，2003年8月。

[5]Ping-Ying Wang，Meng-Ta Yang，Shang-Ping Chen，Meng-Hsueh Lin，Jing-Bing Yang，“RTL Based Clock Recovery Architecture with All-Digital Duty-Cycle Correction，”ISSCC，2007。

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Claims (15)

1.一种数字锁相环(300)，配置为接收参考时钟信号(302)和信道控制字(308)，并且产生输出时钟信号(304)，所述数字锁相环包括：

可调节延迟元件(306)，配置为：

接收参考时钟信号(302)，

根据时间延迟控制信号(316)，向参考时钟信号(302)应用时间延迟；以及

提供延迟的参考时钟信号(318)；

定时元件(320)，配置为处理延迟的参考时钟信号(318)和输出时钟信号(304)，并且产生表示输出时钟信号(304)的相位的第一控制信号(322)；

参考累加器(310)，配置为接收信道命令字(308)并且产生：

表示期望的输出时钟信号的相位的第二控制信号(312)；以及

时间延迟控制信号(316)，使得延迟的参考时钟信号(318)被延迟表示期望的输出时钟信号的相位的第一部分的时间段；

控制器(314)，配置为处理第一和第二控制信号(322、312)，并且产生DCO控制信号(326)，用于根据第一和第二控制信号(322、312)来设置数字受控振荡器(328)的频率；以及

数字受控振荡器(328)，配置为根据DCO控制信号(326)产生输出时钟信号(304)。

2.根据权利要求1所述的数字锁相环，其中期望的输出时钟信号的第一部分表示比定时元件(320)的量化幅度更小的值。

3.根据权利要求1或2所述的数字锁相环，其中所述数字锁相环是分数分频锁相环。

4.根据前述任一项权利要求所述的数字锁相环，其中期望的输出时钟信号的第一部分表示期望的输出时钟信号的分数部分，并且定时元件(320)配置为根据其量化幅度产生第一控制信号(322)，该量化幅度表示期望的输出时钟信号的整数部分。

5.根据前述任一项权利要求所述的数字锁相环，其中可调节延迟元件(306)是数字至时间转换器，该数字至时间转换器可以是游标尺式数字至时间转换器。

6.根据前述任一项权利要求所述的数字锁相环，其中第一控制信号(322)表示输出时钟信号(304)的相位是超前于还是落后于延迟的参考时钟信号(320)。

7.根据前述任一项权利要求所述的数字锁相环，其中定时元件(320)是计数器。

8.根据前述任一项权利要求所述的数字锁相环，其中数字锁相环(300)配置为作为开关类型的锁相环来工作。

9.根据前述任一项权利要求所述的数字锁相环，其中可调节延迟元件(306)配置为应用动态元件匹配。

10.根据前述任一项权利要求所述的数字锁相环，还包括数字滤波器，该数字滤波器配置为对DCO控制信号进行滤波，以提供DCO控制信号的时间平均值用于设置DCO的频率。

11.根据前述任一项权利要求所述的数字锁相环，还包括处理器，该处理器配置为接收第二控制信号(312)并产生表示可调节延迟元件的量化误差的量化误差信号，并且控制器(314)还配置为处理量化误差信号以产生DCO控制信号(326)。

12.根据前述任一项权利要求所述的数字锁相环，还包括处理器，该处理器配置为执行DCO控制信号(326)的频谱分析，以确定可调节延迟元件(306)的平均单位元件延迟，并且根据信道控制字(308)和所确定的平均单位元件延迟来产生校准的时间延迟控制信号(316)。

13.根据前述任一项权利要求所述的数字锁相环，其中控制器(314)是概率鉴相器，并且概率鉴相器的一个或更多个参数可以根据数字锁相环的一个或更多个工作特性来校准，所述工作特性例如是DTC的相位误差和量化误差。

14.根据前述任一项权利要求所述的数字锁相环，其中所述概率鉴相器的一个或更多个参数包括数字锁相环中的抖动水平和/或分布。

15.一种计算机程序，该计算机程序在计算机上运行时使得计算机配置前述任一项权利要求所述的数字锁相环。

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