CN111164894A - 双路径数字时间转换器 - Google Patents
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Abstract
一个示例数字时间转换器(DTC)(102)包括：延迟链电路(301)，具有顺序耦合的多个延迟单元(302)，延迟链电路包括用于接收第一时钟信号的第一输入(Fref)和用于接收第二时钟信号的第二输入(FDCO)；以及DEM控制器(310)，被耦合至延迟链电路以分别向多个延迟单元提供多个控制信号。
Description
技术领域
本公开的示例大体上涉及电子电路，并且特别地，涉及双路径数字时间转换器(DTC)。
背景技术
数字锁相环(DPLL)在频率综合器中作为模拟PLL的替代，由于它们技术的可移植性、环路带宽的可配置性以及整个硅面积的消耗，而变得越来越有吸引力。而且，在频率综合器中，由于诸如输入参考频率和综合的输出频率的宽松系统级计划，能够进行分数-N乘法的频率综合器是优选的。然而，关于量化噪声和非线性的几个问题会导致杂散的生成，从而限制了DPLL在各种应用中的使用。
分数运算的问题在于当期望接近整数的通道时，其中未经滤波的杂散音可能落在PLL环路带宽内。更显著的杂散音来源是在相位检测器中。历来，在DPLL中，分数相位检测器是由时间数字转换器(TDC)实现的，该时间数字转换器能够通过反相器元件(延迟)量化在输入和输出信号之间的相位差。TDC中反相器元件的有限分辨率和非线性可能产生禁止的杂散音。
最近，通过使用数字时间转换器(DTC)提高了相位检测的分辨率，数字时间转换器以更高的精确度延迟这些信号(输入或输出频率)中的一个信号。然而，常规的DTC仅被应用于这些信号中的一个信号，这需要使用具有潜在大的面积和功耗的非常复杂的校准逻辑，以避免杂散音的生成。即使那样，电源上的噪声和动态失配也无法轻易被校准，而且相位测量结果常常比模拟的结果还要差。
发明内容
在一个示例中，一种数字时间转换器(DTC)包括：延迟链电路，具有顺序耦合的多个延迟单元，延迟链电路包括用于接收第一时钟信号的第一输入和用于接收第二时钟信号的第二输入；以及动态元件匹配(DEM)控制器，被耦合至延迟链电路，以分别向多个延迟单元提供多个控制信号。
在另一示例中，一种数字锁相环(DPLL)包括：数控振荡器(DCO)，被配置为生成时钟信号；和数字时间转换器(DTC)，其第一输入被耦合至DCO的输出，以及其第二输入被配置为接收参考时钟信号。DTC包括：延迟链电路，具有顺序耦合的多个延迟单元，延迟链电路包括：用于接收参考时钟信号的第一输入和用于接收时钟信号的第二输入；以及DEM控制器，被耦合至延迟链电路，以分别向多个延迟单元提供多个控制信号。
在另一示例中，一种数字时间转换的方法包括：将第一时钟信号耦合至第一延迟路径，并且将第二时钟信号耦合至第二延迟路径，第一延迟路径和第二延迟路径中的每一延迟路径均由延迟链电路实现，延迟链电路具有顺序耦合的多个延迟单元；向多个延迟单元提供多个控制信号，以调整第一延迟路径相对于第二延迟路径的延迟。
参考以下详细描述可以理解这些和其他方面。
附图说明
可以通过参考示例实现来对以上简要概述进行更具体的描述，以便可以详细地理解上述特征，其中一些示例实现在附图中被图示。然而，应注意，附图仅图示了具体的示例实现，并且因此不应被视为对其范围的限制。
图1A是描绘根据一个示例的数字锁相环(DPLL)的框图。
图1B是描绘根据另一示例的DPLL的框图。
图2A是图示单路径DTC的传递函数的曲线图。
图2B是图示双路径DTC的传递函数的曲线图。
图3是描绘根据一个示例的DTC的框图。
图4是描绘根据一个示例的DTC的延迟单元的框图。
图5A至图5C描绘了根据不同示例的延迟单元的框图。
图6A至图6B是描绘根据多个示例的多路复用器的示意图。
图7A至图7B是描绘根据多个示例的延迟电路的示意图。
图8是描绘根据另一示例的DTC的框图。
图9是描绘其中可使用本文所述双路径DTC的现场可编程门阵列(FPGA)的框图。
为了便于理解，在可能的地方使用相同的附图标记来表示图中共用的相同元件。可以想到，一个示例的元件可以被有益地并入其他示例中。
具体实施方式
在下文中参考附图描述各种特征。应当注意，附图可以按比例绘制，也可以不按比例绘制，并且在所有附图中，相似结构或功能的元件由相同的附图标记来表示。应当注意，附图仅旨在便于特征的描述。它们并不旨在作为所要求保护的发明的详尽描述或作为对所要求保护的发明范围的限制。另外，说明的示例不必具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且可以在其他任何示例中被实践，即使是未被如此说明或未被如此明确描述的示例。
描述了用于提供双路径数字时间转换器(DTC)的技术。在一个示例中，DTC包括延迟链电路，其具有顺序耦合的多个延迟单元。延迟链电路包括：用于接收参考时钟信号的第一输入和用于接收综合的高频时钟信号的第二输入。DTC还包括动态元件匹配(DEM)控制器，被耦合至延迟链电路以分别向多个延迟单元提供多个控制信号。延迟链提供了由控制信号来数字选择的快路径和慢路径。参考以下描述和附图可以理解这些和其他方面。
图1A是描绘根据一个示例的数字锁相环(DPLL)100A的框图。DPLL 100A包括数字时间转换器(DTC)102、环路滤波器104、数控振荡器(DCO)106和除法器108。DTC 102的第一输入接收参考时钟信号(ΦR)，DTC 102的第二输入被耦合至除法器108的输出，以及DTC102的第三输入接收数字信号(α)。DTC 102的输出被耦合至环路滤波器104的输入。环路滤波器104的输出被耦合至DCO 106的输入。DCO 106的输出被耦合至除法器108的第一输入。除法器108的第二输入接收数字信号(N)。数字信号α和N各自具有多位的宽度，并且由此提供的代码分别被称为α和N。
在操作中，DCO 106生成时钟信号(Φν)。除法器108将时钟信号Φν除以代码N。DTC102是双路径DTC，其基于代码α对参考时钟信号ΦR和分频后的时钟信号Φν施加略微不同的延迟。DTC 102提供两个输入信号(ΦR和分频后的Φν)之间的相对延迟，而不是对一个信号的绝对延迟。相对延迟可以是正的或负的，如下文进一步所述。DTC 102避免了依赖于代码的非线性，因为相同的总延迟以中点为中心利用相对于代码α的中心的对称性，独立于期望的输出延迟而被实现。DTC 102输出表示相位误差的数字信号ΦE。环路滤波器104对数字信号ΦE进行滤波并且生成数字信号OTW。数字信号OTW控制DCO 106的振荡频率，并因此控制时钟信号Φν的频率。
图1B是描绘根据另一示例的DPLL 100B的框图。DPLL 100B包括累加器110、加法器109、环路滤波器112、DCO 116、DTC 102以及累加器114。累加器110的输入接收数字信号FCW。累加器110的输出被耦合至加法器109的第一输入。加法器109的第二输入被耦合至累加器114的输出。加法器109的第三输入被耦合至DTC 102的输出。加法器109的输出被耦合至环路滤波器112的输入。环路滤波器112的输出被耦合至DCO 116的输入。DCO 116的输出被耦合至DTC 102的第一输入。DTC的第二输入接收参考时钟信号ΦR。DCO 116的输出还被耦合至累加器114的时钟输入。累加器114的另一输入接收提供值为“1”的数字信号。
在操作中，DCO 106生成时钟信号Φν。DTC 102是双路径DTC，其基于参考时钟信号ΦR和时钟信号Φν如以上所述操作以生成数字信号ΦE-FRAC。累加器110在每个时钟周期累加代码FCW。加法器109计算FCW-Rν-ΦE-FRAC并且输出数字信号ΦE。环路滤波器112对数字信号ΦE进行滤波并且生成控制DCO 116的振荡频率的数字信号OTW。累加器114操作为计数器，该计数器基于时钟信号Φν递增。累加器114输出数字信号Rν，其包括累加器114的累加值。因此，DTC 102可以被用于基于除法器的DPLL(例如，DPLL 100A)或基于计数器的DPLL(例如，DPLL 100B)。
DTC 102的优点是以原点为中心的传递函数。图2A是图示单路径DTC的传递函数202的图形，该传递函数向输入时钟信号中的一个输入时钟信号提供绝对延迟。x轴表示DTC代码，以及y轴表示分别在第一输入和第二输入之间增加的相对延迟。传递函数202包括非零的y截距。进一步地，电源噪声可以沿正向或负向改变传递函数的斜率。单路径DTC严重依赖于电源噪声，存在电源抖动注入的问题。
图2B是图示双路径DTC 102的传递函数204的图形。x轴表示DTC代码，以及y轴表示输出处的转换器时间。传递函数204穿过原点。传递函数204关于原点的对称性降低了电源噪声对输出的影响。在DTC 102中，相对于电源噪声的相对延迟非常小，因为噪声对两个输入时钟信号均等地产生影响。
图3是描绘根据一个示例的DTC 300的框图。DTC 300包括双路径延迟链301和控制电路系统350。双路径延迟链301包括延迟单元3021...302M(一般地称为多个延迟单元302或延迟单元302)。延迟单元302M的输入接收参考时钟信号Fref和DCO输出信号FDCO。延迟单元302M...3021依次输出至输入地耦合。延迟单元3021的输出可以被耦合至二进制相位检测器(BPD)304的输入。控制电路系统350包括二进制相位检测器(BPD)304、累加器306、校准电路308以及动态元件匹配(DEM)控制器310。延迟单元3021的输出被耦合至BPD 304的输入。BPD304的输出被耦合至累加器306的输入。累加器306的输出被耦合至校准电路308的第一输入。校准电路308的第二输入接收数字信号SCTRL。校准电路308的输出被耦合至DEM控制器310的输入。DEM控制器310的输出被分别耦合至延迟单元302M...3021的附加输入。
如上所述，DTC 300可以被用作DPLL 100A或DPLL 100B中的DTC 102。在这种情况下，Fref是信号ΦR，FDCO是分频后的时钟信号Φν或时钟信号Φν，SCTRL是信号α，以及BB_out是ΦE或ΦE-FRAC。DTC 300也可以被用于其他类型的DPLL，诸如基于数模转换器(DAC)的DPLL。
在操作中，时钟信号Fref横穿穿过延迟单元302的第一路径3051(被称为“参考路径”)，以及时钟信号FDCO横穿穿过延迟单元302的第二路径3052(被称为“DCO路径”)。每个延迟单元302具有两个状态中的一个状态：(1)在第一状态，快延迟被添加到参考路径，并且慢延迟被添加到DCO路径；或(2)在第二状态，慢延迟被添加到参考路径，并且快延迟被添加到DCO路径。每个延迟单元302的状态由DEM控制器310输出的逻辑信号确定。DEM控制器310可以将n个延迟单元302设置为第一状态，导致M-n个延迟单元302处于第二状态，其中n介于零和M之间(含端点)。延迟链301减少了本质上影响延迟单元302的失配和噪声，从而迫使输入时钟信号经历相似的延迟调制，以接近它们之间的更稳健的相对时间差(Δt)。分数-N操作用以匹配实际的输入相位差所需要的在相反方向上的延迟差调制是由每个输入时钟信号经过的快/慢延迟的数目定义的。应用于每个输入时钟信号的绝对延迟是不相关的，仅影响最大参考频率。如果提供了正确的DTC增益，则延迟链301输出处的时间差将始终在由参考路径和DCO路径之间的差所定义的DTC分辨率之内(例如，在几十飞秒的范围内)。
延迟链301的输出被耦合至BPD 304，BPD 304可以操作为bang-bang相位检测器，以产生数字信号BB_out。累加器306操作以累加BPD 304的输出。校准电路308接收累加器306的输出和信号SCTRL。信号SCTRL设置输入时钟信号之间的所选择的时间差。例如，信号SCTRL可以被设置为使时钟信号之间的时间差接近于零。校准电路308监视BPD 304的累加输出并且调整SCTRL信号以补偿电源噪声和延迟链301中的失配。DEM控制器310可以是为延迟单元302生成个体控制信号的温度计解码器等。
图4是描绘根据一个示例的DTC 300的延迟单元302的框图。延迟单元302M...3021分别包括延迟电路402M...4021(一般地称为多个延迟电路402或延迟电路402)。延迟单元302M...3021还分别包括延迟电路404M...4041(一般地称为多个延迟电路404或延迟电路404)。每个延迟电路402提供时间延迟τ0，并且每个延迟电路404提供时间延迟τ1，其中τ0小于τ1(即，τ0是快延迟而τ0是慢延迟)。延迟电路402M...4021分别还包括时间延迟σΜ...σ1，表示与之相关联的非线性。同样地，延迟电路404M...4041分别还包括时间延迟εM...ε1，表示与之相关联的非线性。延迟电路402M...4021分别还包括时间延迟χM...χ1，表示与之相关联的无关噪声。延迟电路404M...4041分别还包括时间延迟ψM...ψ1，表示与之相关联的无关噪声。电源电压VDD被耦合至每个延迟单元302。
考虑到图4的架构，两个输入时钟信号将经历的时间延迟基于控制代码S(其中S是整数)可以被表示为：
其中TREF是由参考路径提供的总时间延迟，以及TDCO是由DCO路径提供的总时间延迟。延迟链301输出的时间差为：
Δt＝TREF-TDCO
其中S是介于0和M之间的整数。
图5A是描绘根据一个示例的延迟单元302的框图。延迟单元302包括多路复用器502、快延迟电路402、慢延迟电路404和多路复用器504。多路复用器502包括输入IN1和IN2以及分别被耦合至快延迟402和慢延迟404的输出。多路复用器504包括分别被耦合至快延迟402和慢延迟404输出的输入。多路复用器504包括OUT1和OUT2。多路复用器502和504具有接收给定控制信号S的输入。在操作中，多路复用器502和504将输入IN1导向输出OUT1，并且将输入IN2导向输出OUT2。基于S值，多路复用器502和504分别引导输入IN1通过快延迟402或慢延迟404，同时引导输入IN2通过慢延迟404或快延迟402。多路复用器502和504可以以不同的方式被实现。然而，期望路径尽可能地对称，从而减少路径之间的失配。
图5B是描绘根据另一示例的延迟单元302A的框图。延迟单元302A是以上在图5A中描述的延迟单元302的备选实现。在延迟单元302A中，多路复用器504被省略。图5C是描绘根据又一示例的延迟单元302B的框图。延迟单元302B是以上在图5A中描述的延迟单元302的备选实现。在延迟单元302B中，多路复用器502被省略。因此，上述延迟单元302可以利用输入和输出多路复用器(图5A)、仅输入多路复用器(图5B)或仅输出多路复用器(图5C)来被实现。在每个延迟单元302中仅有单个多路复用器的情况下，BPD 304可以从DEM控制器310接收信号，该信号指示由延迟单元302执行的“翻转”的数目奇偶性。如果存在奇数翻转(奇校验)，则BPD 304可以反相其输出。如果存在偶数翻转(偶校验)，则BPD 304不反相其输出。
图6A是描绘根据一个示例的多路复用器600A的示意图。多路复用器600A可以实现每个延迟单元302的多路复用器502和504。多路复用器600A包括传输门602、604、606和608。传输门604和608的输入被耦合至第一输入I1，并且传输门602和606的输入被耦合至第二输入I2。传输门602和604的输出被耦合至输出O1，并且传输门606和608的输出被耦合至输出O2。控制信号S被耦合至传输门602和608的真控制端子，和传输门604和606的补控制端子。控制信号S的补被耦合至传输门602和608的补控制端子以及传输门604和606的真控制端子。传输门602...608的使用保证了到参考路径和DCO路径两者的相等延迟和负载。内部传输门604和606对于S＝0是有效的，而输出传输门602和608对于S＝1是有效的。
图7A是描绘根据一个示例的延迟电路700A的示意图。延迟电路700A可以实现快延迟电路402或慢延迟电路404。延迟电路700A包括反相器702、开关电容器阵列704和反相器706。反相器702的输入被耦合至输入IN。反相器702的输出被耦合至开关电容器阵列704。反相器706的输入被耦合至开关电容器阵列704。反相器706的输出被耦合至输出OUT。开关电容器阵列704被耦合在反相器702和706之间。在操作中，反相器702提供信号恢复以及提供与输入多路复用器的传输门的缓冲和隔离。反相器706提供与输出多路复用器的传输门的缓冲和隔离。开关电容器阵列704包括多个金属氧化物半导体(MOS)电容器7101...710N(其中N是大于1的整数)和多个反相器7081...708N。反相器708的输出被耦合至MOS电容器710的第一端子。MOS电容器710的第二端子被耦合至反相器702和706之间的节点。反相器708的输入接收控制信号PN...P1，这些控制信号确定开关电容器阵列704的整体电容。信号PN...P1可以由DEM控制器310生成。延迟由Gm/C给出，其中Gm是反相器702的跨导以及C是开关电容器阵列704的电容。为了实现快延迟，控制信号PN...P1可以控制所有MOS电容器关闭，以提供最小电容。为了实现慢延迟，控制信号PN...P1可以控制一个或多个MOS电容器打开，以提供可以基于PVT条件被确定的特定电容。
图6A至图7A示出了可以被用于DTC 300的延迟链301的多路复用器600A和延迟电路700A的一个示例。在另一示例中，传输门602...608可以被三态反相器替代。图6B示出了多路复用器600B，具有替代传输门602...608的三态反相器610...616。图7B示出了延迟电路700B，其中延迟单元中的反相器702和706被省略。在又一示例中，反相器702和706可以被设置在相应输入和输出多路复用器的相对侧。即，反相器702可以被设置在输入多路复用器的输入侧，并且反相器706可以被设置在输出多路复用器的输出侧。
图8是描绘根据另一示例的DTC 800的框图。在本示例中，DTC 800的延迟链被划分为单独的延迟链8021、8022和8023。同样地，DEM控制器被划分为单独的DEM控制器8061、8062和8063。同样地，校准电路被划分为单独的校准电路8081、8082和8083。延迟链8021的输出被耦合至延迟链8022的输入以及累加器8041的输入。累加器8041的输出被耦合至校准电路8081的输入。校准电路8081的输出被耦合至DEM控制器8061的输入。延迟链8022的输出被耦合至延迟链8023的输入以及累加器8042的输入。累加器8042的输出被耦合至校准电路8082的输入。校准电路8082的输出被耦合至DEM控制器8062的输入。延迟链8023的输出被耦合至累加器8043的输入。累加器8043的输出被耦合至校准电路8083的输入。校准电路8083的输出被耦合至DEM控制器8063的输入。校准电路8081、8082和8083的输入接收粗略控制信号、中等粗略控制信号和精细控制信号。
在本示例中，双路径DTC被分割成具有不同分辨率的单元加权块。由于双路径DTC通过使信号边缘居中对齐来操作的事实，因此每个分段的输入范围是先前分段的+/-0.5最低有效位(LSB)，从而指数地减少元件数目。大的动态范围和超精细的分辨率可以利用单元数目的分数获得。
上面示例中描述的双路径DTC可以在集成电路中被实现，诸如现场可编程门阵列(FPGA)或类似类型的可编程电路。图9图示了包括大量不同可编程瓦片的FPGA 900的架构，可编程瓦片包括多吉比特收发器(“MGT”)1、可配置逻辑块(“CLB”)2、随机存取存储器块(“BRAM”)3、输入/输出块(“IOB”)4、配置和时钟逻辑(“CONFIG/CLOCKS”)5、数字信号处理块(“DSP”)6、专用输入/输出块(“I/O”)7(例如配置端口和时钟端口)、以及其他可编程逻辑8(诸如数字时钟管理器、模数转换器、系统监视逻辑等)。一些FPGA还包括专用处理器块(“PROC”)10。FPGA 900可以包括双路径DTC 902的一个或多个实例，双路径DTC可以根据以上任何示例来被构造。
在一些FPGA中，每个可编程瓦片可以包括至少一个可编程互连元件(“INT”)11，其耦合至相同瓦片内的可编程逻辑元件的输入和输出端子20，如图9顶部包括的示例所示。每个可编程互连元件11还可以包括在相同瓦片或其他瓦片中互连邻近的可编程互连元件的分段22的连接。每个可编程互连元件11还可以包括在逻辑块(未示出)之间互连通用路由资源的分段24的连接。通用路由资源可以包括逻辑块(未示出)和开关块(未示出)之间的路由通道，逻辑块包括互连分段(例如，互连分段24)的轨道，开关块用于连接互连分段。通用路由资源的互连分段(例如，互连分段24)可以跨越一个或多个逻辑块。可编程互连元件11与通用路由资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。
在示例实现中，CLB 2可以包括可配置逻辑元件(“CLE”)12，可配置逻辑元件可以被编程以实现用户逻辑和单个可编程互连元件(“INT”)11。BRAM 3可以包括BRAM逻辑元件(“BRL”)13，以及一个或多个可编程互连元件。通常，瓦片中包括的互连元件的数目取决于瓦片的高度。在图示的示例中，BRAM瓦片具有与五个CLB相同的高度，但是也可以使用其他数目(例如四个)。除了合适数目的可编程互连元件之外，DSP瓦片6还可以包括DSP逻辑元件(“DSPL”)14。除了可编程互连元件11的一个实例之外，IOB 4还可以包括例如输入/输出逻辑元件(“IOL”)15的两个实例。本领域技术人员将清楚，例如，实际被耦合至I/O逻辑元件15的I/O焊盘通常不被局限于输入/输出逻辑元件15的区域。
在图示的示例中，靠近裸片中心的水平区域(如图9所示)被用于配置、时钟和其他控制逻辑。从这个水平区域或列延伸的垂直列9被用于在跨FPGA的宽度上分配时钟和配置信号。
利用图9所示架构的一些FPGA包括附加的逻辑块，这些逻辑块中断了组成FPGA大部分的规则柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。例如，处理器块10跨越几列CLB和BRAM。处理器块10可以包括从单个微处理器到微处理器、存储器控制器、外围设备等完整的可编程处理系统的各种组件。
注意，图9仅旨在图示示例性FPGA架构。例如，行中逻辑块的数目、行的相对宽度、行的数目和顺序、被包括在行中的逻辑块类型、逻辑块的相对大小以及被包括在图9顶部的互连/逻辑实现纯粹是示例性的。例如，在实际的FPGA中，无论CLB出现在何处，通常都包括不只一个邻近的CLB行，以便于用户逻辑的有效实现，但是邻近的CLB行的数目随FPGA的整体大小而变化。
下面提供了非限制性示例的列表。
在一个示例中，可以提供一种数字时间转换器(DTC)。这种DTC可以包括：延迟链电路，具有顺序耦合的多个延迟单元，延迟链电路包括用于接收第一时钟信号的第一输入和用于接收第二时钟信号的第二输入；以及动态元件匹配(DEM)控制器，被耦合至延迟链电路，以向多个延迟单元分别提供多个控制信号。
这种DTC还可以包括：相位检测器，被耦合至延迟链电路的输出；累加器，被耦合至相位检测器的输出；以及校准电路，被耦合至累加器的输出和DEM控制器的输入，校准电路包括用于接收控制信号的输入。
在一些这种DTC中，多个延迟单元中的每个延迟单元可以包括第一延迟电路和第二延迟电路，其中延迟链电路可以包括穿过多个延迟单元的第一路径和穿过多个延迟单元的第二路径，并且其中，多个延迟单元中的每个延迟单元基于多个控制信号中相应的控制信号，将该延迟单元的第一延迟电路耦合至第一路径并且将该延迟单元的第二延迟电路耦合至第二路径，或者将该延迟单元的第二延迟电路耦合至第一路径并且将该延迟单元的第一延迟电路耦合至第二路径。
在一些这种DTC中，多个延迟单元中的每个延迟单元可以包括第一多路复用器、第二多路复用器以及被耦合在第一多路复用器和第二多路复用器之间的第一延迟电路和第二延迟电路。
在一些这种DTC中，多个延迟单元中的每个延迟单元的第一多路复用器和第二多路复用器可以包括多个传输门。
在一些这种DTC中，多个延迟单元中的每个延迟单元的第一延迟电路和第二延迟电路包括第一反相器、第二反相器以及被耦合在第一反相器和第二反相器之间的开关电容器阵列。
在一些这种DTC中，多个延迟单元中的每个延迟单元的第一复用器和第二复用器可以包括多个三态反相器，并且其中多个延迟单元中的每个延迟单元的第一延迟电路和第二延迟电路各自包括被耦合在第一多路复用器和第二多路复用器之间的开关电容器阵列。
在一些这种DTC中，多个延迟单元中的每个延迟单元可以包括多路复用器以及被耦合至多路复用器的第一延迟电路和第二延迟电路。
在一些这种DTC中，延迟链电路可以包括多个单独的延迟链，多个单独的延迟链中的每个单独的延迟链可以包括多个延迟单元的一部分，并且其中DEM控制器可以包括多个单独的DEM控制器，它们分别被耦合至多个单独的延迟链。
在另一示例中，可以提供一种数字锁相环(DPLL)。这种DPLL可以包括：数字控制振荡器(DCO)，被配置为生成时钟信号；以及数字时间转换器(DTC)，其第一输入被耦合至DCO的输出以及其第二输入被配置为接收参考时钟信号，DTC包括：延迟链电路，具有顺序耦合的多个延迟单元，延迟链电路包括：用于接收参考时钟信号的第一输入和用于接收时钟信号的第二输入；以及DEM控制器，被耦合至延迟链电路以向多个延迟单元分别提供多个控制信号。
在一些这种DPLL中，DTC还可以包括：相位检测器，被耦合至延迟链电路的输出；累加器，被耦合至相位检测器的输出；以及校准电路，被耦合至累加器的输出和DEM控制器的输入，校准电路包括接收控制信号的输入。
在一些这种DPLL中，多个延迟单元中的每个延迟单元可以包括第一延迟电路和第二延迟电路，其中延迟链电路可以包括穿过多个延迟单元的第一路径和穿过多个延迟单元的第二路径，并且其中，多个延迟单元中的每个延迟单元基于多个控制信号中相应的控制信号，将该延迟单元的第一延迟电路耦合至第一路径，将该延迟单元的第二延迟电路耦合至第二路径，或者将该延迟单元的第二延迟电路耦合至第一路径，将该延迟单元的第一延迟电路耦合至第二路径。
在一些这种DPLL中，多个延迟单元中的每个延迟单元可以包括第一多路复用器、第二多路复用器以及被耦合在第一多路复用器和第二多路复用器之间的第一延迟电路和第二延迟电路。
在一些这种DPLL中，多个延迟单元中的每个延迟单元的第一多路复用器和第二多路复用器可以包括多个传输门。
在一些这种DPLL中，多个延迟单元中的每个延迟单元的第一延迟电路和第二延迟电路包括第一反相器、第二反相器以及被耦合在第一反相器和第二反相器之间的开关电容器阵列。
在一些这种DPLL中，多个延迟单元中的每个延迟单元的第一复用器和第二复用器可以包括多个三态反相器，并且其中多个延迟单元中的每个延迟单元的第一延迟电路和第二延迟电路各自包括被耦合在第一多路复用器和第二多路复用器之间的开关电容器阵列。
在一些这种DPLL中，多个延迟单元中的每个延迟单元可以包括多路复用器以及被耦合至多路复用器的第一延迟电路和第二延迟电路。
在一些这种DPLL中，延迟链电路可以包括多个单独的延迟链，多个单独的延迟链中的每个延迟链可以包括多个延迟单元的一部分，并且其中DEM控制器可以包括多个单独的DEM控制器，它们被分别耦合至多个单独的延迟链。
在另一示例中，可以提供一种数字时间转换的方法。这种方法可以包括：将第一时钟信号耦合至第一延迟路径，并且将第二时钟信号耦合至第二延迟路径，第一延迟路径和第二延迟路径中的每个延迟路径由延迟链电路实现，延迟链电路具有顺序耦合的多个延迟单元；向多个延迟单元提供多个控制信号，以调整第一延迟路径相对于第二延迟路径的延迟。
在一些这种方法中，多个延迟单元中的每个延迟单元可以包括第一延迟电路和第二延迟电路，并且其中多个延迟单元中的每个延迟单元基于多个控制信号中相应的控制信号，将该延迟单元的第一延迟电路耦合至第一延迟路径并且将该延迟单元的第二延迟电路耦合至第二延迟路径，或者将该延迟单元的第二延迟电路耦合至第一延迟路径并且将该延迟单元的第一延迟电路耦合至第二延迟路径。
尽管前述内容针对具体示例，但是在不脱离其基本范围的情况下可以设计其他示例，并且其范围由所附权利要求确定。
Claims (11)
1.一种数字时间转换器(DTC)，包括：
延迟链电路，具有顺序耦合的多个延迟单元，所述延迟链电路包括：用于接收第一时钟信号的第一输入和用于接收第二时钟信号的第二输入；以及
动态元件匹配(DEM)控制器，被耦合至所述延迟链电路，以分别向所述多个延迟单元提供多个控制信号。
2.根据权利要求1所述的DTC，还包括：
相位检测器，被耦合至所述延迟链电路的输出；
累加器，被耦合至所述相位检测器的输出；以及
校准电路，被耦合至所述累加器的输出和所述DEM控制器的输入，所述校准电路包括用于接收控制信号的输入。
3.根据权利要求1或2所述的DTC，其中所述多个延迟单元中的每个延迟单元包括第一延迟电路和第二延迟电路，其中所述延迟链电路包括穿过所述多个延迟单元的第一路径和穿过所述多个延迟单元的第二路径，并且其中所述多个延迟单元中的每个延迟单元，基于所述多个控制信号中相应的控制信号，将该延迟单元的所述第一延迟电路耦合至所述第一路径并且将该延迟单元的所述第二延迟电路耦合至所述第二路径，或者将该延迟单元的所述第二延迟电路耦合至所述第一路径并且将该延迟单元的所述第一延迟电路耦合至所述第二路径。
4.根据权利要求1所述的DTC，其中所述多个延迟单元中的每个延迟单元包括第一多路复用器、第二多路复用器以及被耦合在所述第一多路复用器和所述第二多路复用器之间的所述第一延迟电路和所述第二延迟电路。
5.根据权利要求4所述的DTC，其中所述多个延迟单元中的每个延迟单元的所述第一多路复用器和所述第二多路复用器包括多个传输门。
6.根据权利要求4所述的DTC，其中所述多个延迟单元中的每个延迟单元的所述第一延迟电路和所述第二延迟电路各自包括第一反相器、第二反相器以及被耦合在所述第一反相器和所述第二反相器之间的开关电容器阵列。
7.根据权利要求4所述的DTC，其中所述多个延迟单元中的每个延迟单元的所述第一多路复用器和所述第二多路复用器包括多个三态反相器，并且其中所述多个延迟单元中的每个延迟单元的所述第一延迟电路和所述第二延迟电路各自包括被耦合在所述第一多路复用器和所述第二多路复用器之间的开关电容器阵列。
8.根据权利要求1所述的DTC，其中所述多个延迟单元中的每个延迟单元包括多路复用器以及被耦合至所述多路复用器的第一延迟电路和第二延迟电路。
9.根据权利要求1所述的DTC，其中所述延迟链电路包括多个单独的延迟链，所述多个单独的延迟链中的每个单独的延迟链包括所述多个延迟单元的一部分，并且其中所述DEM控制器包括分别被耦合至所述多个单独的延迟链的多个单独的DEM控制器。
10.一种数字时间转换的方法，包括：
将第一时钟信号耦合至第一延迟路径，并且将第二时钟信号耦合至第二延迟路径，所述第一延迟路径和第二延迟路径中的每个延迟路径由延迟链电路实现，所述延迟链电路具有顺序耦合的多个延迟单元；
向所述多个延迟单元提供多个控制信号，以调整所述第一延迟路径相对于所述第二延迟路径的延迟。
11.根据权利要求10所述的方法，其中所述多个延迟单元中的每个延迟单元包括第一延迟电路和第二延迟电路，并且其中所述多个延迟单元中的每个延迟电路，基于所述多个控制信号中相应的控制信号，将该延迟电路的所述第一延迟电路耦合至所述第一延迟路径并且将该延迟电路的所述第二延迟电路耦合至所述第二延迟路径，或者将该延迟电路的所述第二延迟电路耦合至所述第一延迟路径并且将该延迟电路的所述第一延迟电路耦合至所述第二延迟路径。
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