CN112054800B - 数字时间转换方法、数字时间转换器以及数字锁相环 - Google Patents

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Abstract

本发明揭示了一种数字时间转换方法、数字时间转换器以及数字锁相环，所述方法包括：利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的延迟单元；在设计数字时间转换器DTC的延迟单元时，设定不同延迟单元的延迟。本发明提出的数字时间转换方法、数字时间转换器以及数字锁相环，可显著降低DTC非线性引入的分数杂散的同时降低面积开销及功耗开销，并且同时降低设计复杂度。

Description

数字时间转换方法、数字时间转换器以及数字锁相环
技术领域
本发明属于电子通讯技术领域，涉及一种通讯系统，尤其涉及一种数字时间转换方法、数字时间转换器以及数字锁相环。
背景技术
随着时代进步，通信系统对噪声，杂散的需求越来越高。在经典的模拟锁相环中，分数杂散通常问题不是很大，原因有如下几点。一方面为了更好的抑制SDM(积分差分调制器)引入的高频噪声，模拟锁相环带宽通常被设计在参考频率的几十分之一甚至百分之一以下，另外可以通过选择合适的参考频率，使得锁相环(PLL)输出中的分数杂散频率位于PLL带宽外，从而使得锁相环的环路能够将其抑制十几dB(分贝)甚至几十dB。另一方面，传统模拟锁相环里面分数杂散之所以能够显现出来，是因为pfd(鉴频鉴相器)以及CP(电荷泵)电路的非线性而引入的，然而得益于pfd、CP在时间域上几乎无限精度的特性，分数杂散的能量通常很低，因为从时间域上分析，CP的开关信号的脉宽分辨率无限高，则其CP的开启时间从严格意义上讲永不会重复，从而不会出现明显的开关规律(杂散的本质原因是因为pfd、CP输出电流存在一定的模式，即一定周期重复出现的输出电流)。最后则是pfd、CP的线性度相对能够比较容易做到较好的程度，例如引入偏移电流，引入运算放大器以及跨导放大器以减弱电荷共享、沟道长度调制效应而最终提高pfd、CP的线性度。
随着制造工艺的进步，数字电路由于其易于实现、移植以及面积小的特点，越来越广泛的被应用于锁相环的设计当中，也就是业界所熟知的ADPLL(全数字相位锁定环)。然而锁相环本质上还是一个模拟系统，比如PLL中必不可少的VCO(压控振荡器)，其输出的相位信息是模拟量，从而跟随其后的FBDV(反馈分频器)的输出相位也是模拟量，因此ADPLL中数字电路与模拟电路的通信必然需要相应的接口电路。传统数字域与模拟域之间的通信依赖于ADC(模拟数字转换器)和DAC(数字模拟转换器)，相应的在ADPLL系统中TDC(时间到数字信号转换器)负责将模拟域中的相位信息(与时间信息等效)转化成数字信号，DTC(数字时间转换器)负责将数字信号转换成相位信息。
如图1系统框图所示，DTC被用作补偿SDM产生的量化噪声。理想情况下，SDM产生的量化噪声能够被DTC完全抵消掉，从而将分数分频等效为整数分频，因此大大的改善整个PLL系统的相位噪声性能。可惜在电路实现过程中，非理想因素是不可避免的。类似于传统混合信号系统中的DAC，对于DTC而言，其DNL(微分非线性)和INL(积分非线性)通常被用来衡量其性能的优劣。而DNL与INL在ADPLL中具体影响则为带内噪声以及分数杂散能量的大小。
在国际顶级论文当中有不少阐述如何改善DTC的线性度以降低分数杂散能量的方法。
文献1(ISSCC2016,N.‘A Self-Calibrated 10Mb/s Phase ModulatorWith-37.4dB EVM based on a 10.1–12.4GHz,-246.6dB FoM Fractional-N SubsamplingPLL’)中随机的在DTC的控制字上加上或者减去0.5个VCO周期，使得DTC的控制字在时间呈现出随机性，打散原来控制字中重复出现的控制字模式，以达到降低分数杂散能量的目的。但为配合随机加减0.5个VCO周期的做法，需要引入VCO输出的下降沿，一来显著增加了FBDV的功耗(大概增加25％的电流消耗)，二来同样会由于VCO输出的时钟信号占空比失真的问题而额外引入噪声。
文献2(ISSCC2017,Yuming He,‘A673μW 1.8-to-2.5GHz DividerlessFractional-N Digital PLL with an Inherent Frequency-Capture Capability and aPhase-Dithering Spur Mitigation for IoT Applications’)中则引入多抽头的LMS(最小均方误差算法)，将整个DTC量程范围分为若干个子范围，每一段单独做增益补偿，在一定程度能够改善DTC的线性度从而降低分数杂散的能量。多抽头LMS实现起来显著增大了数字电路的规模，并且同时需要急剧延长整个ADPLL的校准时间(多抽头会显著延长LMS的收敛时间)。
文献3(ISSCC2020,TaehoSeong,‘A-58dBc-Worst-Fractional-Spur and-234dB-FoM jitter5.5GHz Ring-DCO-Based Fractional-N DPLL Using a Time-Invariant-Probability Modulator,Generating a Nonlinearity-Robust DTC-Control Word’)中在数字算法中加入TIPM(时不变概率调制器)将DTC带分数杂散相关模式的控制字打散为随机控制字从而消除分数杂散。但为此必须加入另一个DTC作为互补，从而增加了电路开销以及功耗。
有鉴于此，如今迫切需要设计一种新的数字时间转换方式，以便克服现有数字时间转换方式存在的上述至少部分缺陷。
发明内容
本发明提供一种数字时间转换方法、数字时间转换器以及数字锁相环，可降低面积开销及功耗开销，同时降低设计复杂度。
为解决上述技术问题，根据本发明的一个方面，采用如下技术方案：
一种数字时间转换方法，所述方法包括：
在设计数字时间转换器DTC的温度计编码结构中的延迟单元时，各延迟单元设定不同的延迟；随机选择所用到的数字时间转换器DTC的若干延迟单元，得到对应的延时。
作为本发明的一种实施方式，利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到不同的延时。
作为本发明的一种实施方式，利用动态元素匹配DEM技术，对于同一个延迟控制字，其选择延迟的单元取决于历史控制字的情况，从而相同延迟控制字能够对应不同的延迟单元，实现相同延迟控制字产生不同延迟。
根据本发明的另一个方面，采用如下技术方案：一种数字时间转换器，所述数字时间转换器包括：
若干延迟单元，各延迟单元设定不同的延迟；
延迟单元选择模块，用以随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到对应的延时。
作为本发明的一种实施方式，所述延迟单元选择模块利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到不同的延时。
作为本发明的一种实施方式，所述延迟单元选择模块利用动态元素匹配DEM技术，对于同一个延迟控制字，其选择延迟的单元取决于历史控制字的情况，从而相同延迟控制字能够对应不同的延迟单元，实现相同延迟控制字产生不同延迟。
根据本发明的又一个方面，采用如下技术方案：一种数字锁相环，所述数字锁相环包括：上述的数字时间转换器。
作为本发明的一种实施方式，所述数字锁相环还包括：数字时间转换器DTC、时间数字转换器TDC、DTC增益补偿电路、积分差分调制器SDM、累加器Accum、反馈分频器FBDV、环路滤波器、数控振荡器DCO；
所述数字时间转换器DTC的输出端连接时间数字转换器TDC的输入端，所述时间数字转换器TDC的输出端分别连接环路滤波器及DTC增益补偿电路；
积分差分调制器SDM的输出端分别连接累加器Accum的输入端、反馈分频器FBDV的输入端；累加器Accum的输出端分别连接DTC增益补偿电路及一乘法器；DTC增益补偿电路的输出端连接所述乘法器，所述乘法器的输出端连接数字时间转换器DTC；
所述环路滤波器的输出端连接数控振荡器DCO，数控振荡器DCO的输出端连接反馈分频器FBDV的输入端；反馈分频器FBDV的输出端连接TDC。
作为本发明的一种实施方式，所述数字时间转换器DTC为8比特DTC，低4位(LSBs)是二进制编码，如b0为1pS(10e-12秒)，b1为2pS，b2为4pS以及b3为8pS；
高4位(MSBs)是温度计编码，即由1到15个16pS的b4组成高4位，此时温度计编码映射到二进制编码的b5则是2个b4(32pS)，b6是4个b4(64pS)，b7是8个b4(128pS)；
将高4位用到的15个b4依次编号为t1,t2……直到t15，然后将t1调成17pS，t3调成17pS，t4调成15pS，t5调成15pS，t7调成15pS，t8调成17pS，t11调成17pS，t12调成15pS，t13调成17pS，t15调成15pS；此时认为低4位二进制编码是理想的。
本发明的有益效果在于：本发明提出的数字时间转换方法、数字时间转换器以及数字锁相环，可显著降低DTC非线性引入的分数杂散的同时降低面积开销及功耗开销，并且同时降低设计复杂度(由于本发明采用DEM技术，其具有面积开销小，功耗开销小，设计复杂度低等特点)。
在数字域实现控制温度计编码结构中，各元素之间的匹配程度的灵活度高，并且开销也小。此外，模拟电路无需任何变动，并且在一定程度上简化了模拟电路的设计难点。
附图说明
图1为数字锁相环系统框图。
图2为本发明一实施例中数字时间转换方法的流程图。
图3为本发明一实施例中数字时间转换器的组成示意图。
图4为本发明一实施例中DTC的等效DNL图。
图5为本发明一实施例中关闭和开启本发明方法所对应的杂散对比示意图。
具体实施方式
下面结合附图详细说明本发明的优选实施例。
为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。
该部分的描述只针对几个典型的实施例，本发明并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本发明描述和保护的范围内。
说明书中的“连接”既包含直接连接，也包含间接连接。
本发明揭示了一种数字时间转换方法，图2为本发明一实施例中数字时间转换方法的流程图；请参阅图2，所述方法包括：
【步骤S1】在设计数字时间转换器DTC的温度计编码结构中的延迟单元时，各延迟单元设定不同的延迟。
【步骤S2】随机选择所用到的数字时间转换器DTC的若干延迟单元，得到对应的延时。
在本发明的一实施例中，利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到不同的延时。在一实施例中，利用动态元素匹配DEM技术，对于同一个延迟控制字，其选择延迟的单元取决于历史控制字的情况，从而相同延迟控制字能够对应不同的延迟单元，实现相同延迟控制字产生不同延迟。
本发明揭示一种数字时间转换器，图3为本发明一实施例中数字时间转换器的组成示意图；请参阅图3，所述数字时间转换器包括：若干延迟单元1及延迟单元选择模块2。各延迟单元1设定不同的延迟；延迟单元选择模块2用以随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到对应的延时。
在本发明的一实施例中，所述延迟单元选择模块2利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元1，得到不同的延时。在一实施例中，所述延迟单元选择模块2利用动态元素匹配DEM技术，对于同一个延迟控制字，其选择延迟的单元取决于历史控制字的情况，从而相同延迟控制字能够对应不同的延迟单元1，实现相同延迟控制字产生不同延迟。
本发明还揭示一种数字锁相环，所述数字锁相环包括：上述的数字时间转换器。可结合图1，在一实施例中，所述数字锁相环还包括：数字时间转换器DTC、时间数字转换器TDC、DTC增益补偿电路、积分差分调制器SDM、累加器Accum、反馈分频器FBDV、环路滤波器、数控振荡器DCO。所述数字时间转换器DTC的输出端连接时间数字转换器TDC的输入端，所述时间数字转换器TDC的输出端分别连接环路滤波器及DTC增益补偿电路。积分差分调制器SDM的输出端分别连接累加器Accum的输入端、反馈分频器FBDV的输入端；累加器Accum的输出端分别连接DTC增益补偿电路及一乘法器；DTC增益补偿电路的输出端连接所述乘法器，所述乘法器的输出端连接数字时间转换器DTC。所述环路滤波器的输出端连接数控振荡器DCO，数控振荡器DCO的输出端连接反馈分频器FBDV的输入端；反馈分频器FBDV的输出端连接TDC。
本发明并不局限于上述具体应用，在所有用到DTC去补偿SDM噪声的应用中，其都能极大的改善整个锁相环PLL系统中的分数杂散性能。
本发明为了减小PLL输出杂散能量，利用DEM技术随机选择所用到的DTC延迟单元，并且在设计DTC延迟单元时，不再将延迟单元延迟相同作为设计目标，而是合理优化不同延迟单元的延迟。并且本发明并不局限于示例中所述实现方法，比如每一个组成温度计编码的单元所增减的权重可以随机变化等。
本发明中首先加入DAC(数字模拟转换器)中常用到的DEM(动态元素匹配)技术，该技术能解决温度计编码结构中相同延迟单元的随机失配引起的分数杂散。如果组成温度计编码的延迟单元之间的随机失配很小，而此时分段编码(分段编码能够实现优于二进制编码的线性度，同时设计难度又远小于纯温度计编码结构)中二进制编码与温度计编码的延迟单元之间又存在失配(表现为较大的DNL)，则DEM将失去其作用，杂散能量则不能得到有效的抑制。
本发明中，不再将温度计编码结构中的延迟单元的延迟设计为相同值，而是通过合理设计温度计编码结构中延迟单元对应的延迟，这样能够有效减小PLL输出中的分数杂散能量。
本发明的一实施例中，在一8比特的数字时间转换器DTC中，低4位(LSBs)是二进制编码，如b0为1pS(10e-12秒)，b1为2pS，b2为4pS以及b3为8pS。高4位(MSBs)是温度计编码，即由1到15个16pS的b4组成高4位，此时温度计编码映射到二进制编码的b5则是2个b4(32pS)，b6是4个b4(64pS)，b7是8个b4(128pS)。将高4位用到的15个b4依次编号为t1,t2……直到t15，然后将t1调成17pS，t3调成17pS，t4调成15pS，t5调成15pS，t7调成15pS，t8调成17pS，t11调成17pS，t12调成15pS，t13调成17pS，t15调成15pS，这样得到的DNL将如图4所示(此时认为低4位二进制编码是理想的)。
与此同时，该发明并不局限于8bitDTC的应用，任意bit数目的DTC均可采用本发明方式以提高DTC线性度，并且这里提到的示例也并不是唯一的实现方法。
图5为实际应用中开启和关闭本发明所述方法，在ADPLL输出得到的频谱密度；如图5所示，开启本发明所述方法之后，最差的杂散能量能够改善12dB左右。
在本发明的一实施例中，延迟控制字高4位控制字为5(这里假设低4位控制字为0)，利用动态元素匹配DEM技术，在不同时刻它能够选择t1，t2，t3,t4,t5这几个延迟单元，得到的延时为80pS，也能够选择t3,t4,t5,t6,t7这几个延迟单元，此时得到的延时为78pS，同理还能够有其他组合。因此这种结构能够有效的破坏原始DTC控制字中带有的特殊数据模式，从而有效降低分数杂散。
相较于传统DTC追求的严格按照某种规律设计其结构内的各个延迟单元，本发明数字时间转换器完全跳出固有思维模式，从最根本的问题着手，通过利用元素匹配DEM技术，合理设计各延迟单元的延迟去破坏原始控制数据流的固定模式，从而达到减小分数杂散的目的。该技术不依赖于物理条件，比如工艺的精准度，电源电压的准度等，大大的简化了电路设计，从而降低整个系统的功耗以及复杂度。
综上所述，本发明提出的数字时间转换方法、数字时间转换器以及数字锁相环，可显著降低DTC非线性引入的分数杂散的同时降低面积开销及功耗开销，并且同时降低设计复杂度(由于本发明采用DEM技术，其具有面积开销小，功耗开销小，设计复杂度低等特点)。
在数字域实现控制温度计编码结构中，各元素之间的匹配程度的灵活度高，并且开销也小。此外，模拟电路无需任何变动，并且在一定程度上简化了模拟电路的设计难点。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。实施例中所涉及的效果或优点可因多种因素干扰而可能不能在实施例中体现，对于效果或优点的描述不用于对实施例进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (3)

1.一种数字锁相环，其特征在于，所述数字锁相环包括：数字时间转换器DTC、时间数字转换器TDC、DTC增益补偿电路、积分差分调制器SDM、累加器Accum、反馈分频器FBDV、环路滤波器及数控振荡器DCO；
所述数字时间转换器包括：若干延迟单元及延迟单元选择模块；各延迟单元设定不同的延迟；所述延迟单元选择模块用以随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到对应的延时；
所述数字时间转换器DTC的输入端分别连接参考时钟信号FREF、DTC增益补偿电路的输出端及累加器Accum的输出端；所述数字时间转换器DTC的输出端连接时间数字转换器TDC的输入端，所述时间数字转换器TDC的输出端分别连接环路滤波器及DTC增益补偿电路；
所述积分差分调制器SDM的输入端连接频率控制字信号FCW；所述积分差分调制器SDM的输出端分别连接累加器Accum的输入端、反馈分频器FBDV的输入端；累加器Accum的输出端分别连接DTC增益补偿电路及一乘法器；DTC增益补偿电路的输出端连接所述乘法器，所述乘法器的输出端连接数字时间转换器DTC；
所述环路滤波器的输出端连接数控振荡器DCO，数控振荡器DCO的输出端连接反馈分频器FBDV的输入端；反馈分频器FBDV的输出端连接TDC。
2.根据权利要求1所述的数字锁相环，其特征在于：
所述延迟单元选择模块利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的若干延迟单元，得到不同的延时。
3.根据权利要求1所述的数字锁相环，其特征在于：
所述延迟单元选择模块利用动态元素匹配DEM技术，对于同一个延迟控制字，其选择延迟的单元取决于历史控制字的情况，从而相同延迟控制字能够对应不同的延迟单元，实现相同延迟控制字产生不同延迟。
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