CN115378429A - 具有并联相位检测电路的锁相环和操作锁相环的方法 - Google Patents

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Abstract

公开了一种操作锁相环(PLL)的方法和锁相环。该方法包括：使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号，其中，多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；对多个相位检测信号之和进行滤波，以形成经滤波的相位检测信号；以及使用经滤波的相位检测信号来控制振荡器的频率，其中，振荡器被配置成提供时钟信号。

Description

具有并联相位检测电路的锁相环和操作锁相环的方法
技术领域
本发明总体上涉及用于锁相环(PLL)的系统和方法，并且在特定实施方式中，涉及用于具有并联相位检测电路的PLL的系统和方法。
背景技术
由于诸如硅锗(SiGe)的低成本半导体技术和精细几何互补金属氧化物半导体(CMOS)工艺的快速发展，在毫米波频率领域中的应用在过去几年中已经引起了极大的关注。高速双极和金属氧化物半导体(MOS)晶体管的可用性已经导致了对用于以60GHz、77GHz和80GHz以及超过100GHz的毫米波应用的集成电路的需求不断增长。这样的应用包括例如机动车辆雷达系统和多千兆比特通信系统。
毫米波系统中的关键部件之一是用于调谐射频(RF)振荡器的PLL。本质上，PLL是反馈回路，其接收相对较低频率的时钟信号，并将RF振荡器调谐到具有该时钟信号频率的预定倍数的频率。PLL通常包括提供高频周期信号的RF振荡器、将高频周期分成低频信号的分频器电路、将低频信号的相位与参考时钟的相位进行比较的相位检测器、以及对相位检测器的输出进行滤波以提供用于调谐RF振荡器的信号的环路滤波器。
在工作期间，PLL环路为参考路径中存在的相位噪声(例如，由于参考时钟和相位检测器引起的噪声)提供低通特性，并且为振荡器生成的相位噪声提供高通特性。因此，在低于PLL带宽的频率下，PLL会衰减振荡器相位噪声并通过参考路径噪声，而在高于PLL带宽的频率下，PLL会衰减参考路径噪声并通过振荡器相位噪声。因此，在低相位噪声振荡器可用的系统中配置具有低带宽的PLL是很常见的。以这种方式，可以在很宽的频率范围内抑制相对大量的参考路径噪声，以换取相对安静的振荡器的噪声占主导地位。
然而，具有低相位噪声特性的RF振荡器难以在毫米波频率下设计，因为在这些高频下电容器品质因数下降并且寄生效应增加。毫米波频率下相位噪声性能的提高通常以增加的功耗和增加的芯片面积为代价。减少由RF振荡器生成的PLL相位的量的一种方法是使用具有高带宽的PLL来控制振荡器的频率。然而，PLL的带宽的增加以参考路径噪声的相应的增加为代价。
发明内容
根据实施方式，一种操作锁相环(PLL)的方法，该方法包括：使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号，其中，多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；对多个相位检测信号之和进行滤波，以形成经滤波的相位检测信号；以及使用经滤波的相位检测信号来控制振荡器的频率，其中，该振荡器被配置成提供时钟信号。
根据另一实施方式，一种锁相环(PLL)包括：多个并联匹配的相位检测电路，多个并联匹配的相位检测电路中的每一个包括耦接至参考信号节点的第一输入端、耦接至时钟信号节点的第二输入端、以及被配置成提供相应的相位检测信号的输出端，其中，多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；环路滤波器，其耦接至多个并联匹配的相位检测电路的输出端；以及振荡器，其具有耦接至环路滤波器的输出端的频率控制输入端，其中，该振荡器被配置成提供时钟信号。
根据另一实施方式，一种锁相环(PLL)包括：多个并联耦接的相位检测信号路径，每个相位检测信号路径包括数字时间转换器和时间数字转换器，时间数字转换器的输入端耦接至数字时间转换器的输出端，其中，多个相位检测信号路径中的每一个被配置成将相同的相位检测特性应用于参考信号与分频时钟信号之间的相位差；求和电路，其耦接至多个相位检测信号路径中的每一个的输出端；数字环路滤波器，其耦接至求和电路的输出端；数控振荡器(DCO)，其耦接至数字环路滤波器的输出端；分频器，其耦接在DCO的输出端与多个相位检测信号路径之间，该分频器被配置成提供分频时钟信号；Δ-Σ调制器，其输出端耦接至分频器的模控输入端；以及减法电路，其输入端耦接至Δ-Σ调制器的输入端和Δ-Σ调制器的输出端并且其输出端耦接至多个相位检测信号路径的每个数字时间转换器的延迟控制输入端。
附图说明
为了更完整地理解本发明及其优点，现在参照结合附图给出的以下描述，在附图中：
图1A示出了根据实施方式的PLL的框图；图1B示出了比较实施方式PLL和常规PLL的相位噪声性能的曲线图；以及图1C示出了根据另一实施方式的PLL的框图；
图2A示出了根据实施方式的PLL的框图；以及图2B示出了实施方式相位检测信号路径的示意图；
图3A示出了根据实施方式的全数字PLL；图3B示出了时间数字转换器电路；图3C、图3D和图3E示出了根据另一实施方式的全数字PLL；以及图3F示出了在反馈路径中包括可编程整数分频器的ADPLL的实施方式；
图4A和图4B示出了实施方式校准电路连同实施方式相位检测信号路径的框图；
图5A和图5B示出了结合了根据实施方式的PLL的RF系统的框图；
图6示出了根据实施方式的方法的框图。
具体实施方式
下面详细讨论本优选实施方式的形成和使用。然而，应该理解，本发明提供了许多可应用的发明构思，这些发明构思可以在各种特定的上下文中实施。所讨论的特定实施方式仅说明制造和使用本发明的特定方式，并且不限制本发明的范围。
在一个实施方式中，PLL包括两个或更多个并联匹配相位检测电路。通过使用并联匹配相位检测电路，与使用单个相位检测电路相比，由PLL的相位检测功能生成的输入参考噪声的量可以减少。
图1A示出了根据本发明的实施方式的PLL 100。如图所示，PLL 100包括M个并联耦接的相位检测电路102、环路滤波器104、振荡器106和时钟分频器108。在工作期间，每个相位检测电路102将参考信号FREF的相位与分频时钟FDIV的相位进行比较，以形成多个相位比较信号，这些相位比较信号由求和器103组合并进一步由环路滤波器104滤波。在一些实施方式中，参考信号FREF可以被称为“参考时钟FREF”，相位检测电路102的参考时钟输入可以被称为“参考信号节点”，并且相位检测电路102的分频时钟信号输入可以被称为“时钟信号节点”，以及相位比较信号可以被称为“相位检测信号”。在各种实施方式中，M个相位检测电路102彼此匹配并且被配置成与输出特性具有相同的相位差。例如，M个相位检测电路102中的每一个可以与输出特性具有相同的输入，例如与输出变量特性具有相同的输入相位差。输出变量可以包括但不限于电压、电流或数字代码。因此，相位检测电路102的输出可以使用由求和器103表示的电压求和器或数字加法器进行组合。相位检测电路102可以被标称地设计为相同的。
由环路滤波器104产生的频率控制信号FOSC用于控制产生输出信号FPLL的振荡器106的频率。在一些实施方式中，PLL 100可以实现为模拟PLL，其中相位检测电路102使用相位频率检测器(PFD)和电荷泵来实现，环路滤波器104使用模拟滤波器诸如RC滤波器来实现，振荡器106使用具有模拟频率控制输入的振荡器例如下面关于图2A所讨论的压控振荡器(VCO)来实现。在其他实施方式中，PLL 100可以实现为全数字PLL(ADPLL)，其中相位检测器102使用时间数字转换器(TDC)来实现，环路滤波器104使用数字滤波器来实现，振荡器106使用如以下关于图3A和图3C至图3F所讨论的数控振荡器(DCO)来实现。时钟分频器108将FPLL的频率除以因子NDIV。因此，PLL 100的输出频率fPLL可以表示为：
fPLL＝NDIV·fREF,
其中，fREF是参考时钟FREF的频率。在各种实施方式中，时钟分频器108可以实现为整数分频器、分数分频器、计数器或如下面关于图3A和图3C所讨论的与分数分频器串联耦接的预分频器。在一些实施方式中，时钟分频器108可以被省略和/或PLL 100的输出频率fPLL可以使用如下面的实施方式中关于图3D所讨论的本领域已知的无分频器分数n PLL电路和方法来调整。
在各种实施方式中，使用并联相位检测器电路减少了由PLL的相位检测功能生成的噪声。通常，与具有单个相位检测电路102相比，具有M个并联耦接的相位检测器电路102导致由PLL的相位检测功能贡献的噪声功率的
Figure BDA0003639010100000041
降低。每个相位检测电路102可以相对于相位特性具有基本相同的阈值和/或相同的输出。在一些实施方式中，可以校准每个相位之间的相对延迟以确保通过每个相位检测器的延迟路径匹配。
图1B示出了表示图1A所示的PLL 100的相位检测电路102的相位噪声贡献的模拟相位噪声相对于频率的曲线图。轨迹122表示具有单相位检测电路102(例如，M＝1)的PLL100的相位检测功能的相位噪声贡献，并且轨迹124表示具有两个相位检测电路102(例如，M＝2)的PLL 100的相位检测功能的相位噪声贡献。从图1B的曲线图可以看出，对于PLL带宽(例如，3MHz)内的频率，表示具有两个相位检测电路102的PLL的轨迹124具有比表示具有单个相位检测电路的PLL的轨迹122低约3dB的相位噪声。
实施方式PLL也可以实现为“无分频器”PLL 150，如图1C所示。PLL 150类似于图1A中所示的PLL 100，除了不使用分频器108。相比之下，PLL 150根据本领域已知的无分频器PLL的工作原理进行工作，并且可以结合以下关于图3D讨论的工作原理。
图2A示出了可用于实现图1A中所示的PLL 100的模拟PLL 200的示意图。如图所示，图1A中所示的M个相位检测电路102中的每一个都是使用相位频率检测器(PFD)202以及其后的电荷泵204来实现的。图1A中所示的求和器103通过简单地将每个相应的电荷泵204的输出连接在一起来实现，以使它们的输出电流在工作期间加在一起。环路滤波器104使用模拟环路滤波器206实现，并且振荡器106使用压控振荡器(VCO)210实现。在工作期间，模拟环路滤波器206对电荷泵204的总输出进行滤波以产生调谐电压VTUNE。
图2B示出了PFD 202、电荷泵204和模拟环路滤波器206的可能实现的示意图。如图所示，PFD 202包括两个D型触发器222和224以及与门226。在工作期间，当参考时钟信号FREF具有在分频时钟信号FDIV的上升时钟沿之前的上升时钟沿时，触发器222响应于参考时钟信号FREF的上升沿而生成信号UP。在分频时钟信号FDIV的上升沿，触发器224瞬时生成信号DOWN。一旦信号UP和DOWN同时有效，与门226复位触发器222和224。类似地，当分频时钟信号FDIV具有在参考时钟信号FREF的上升时钟沿之前的上升时钟沿时，触发器224响应于分频时钟信号FDIV的上升沿而生成信号DOWN。在参考时钟信号FREF的上升沿，触发器222瞬时生成信号UP。一旦信号UP和DOWN同时有效，与门226复位触发器222和224。应该理解，图2B中所示的PFD 202的实现只是可以用于实现PFD 202的许多可能的PFD电路的一个示例。也可以使用逻辑和功能等效物以及本领域已知的其他PFD电路。
电荷泵204由电流源228和230以及开关232和234表示。当信号UP有效时，电流源228生成的电流ICP1经由开关232流向模拟环路滤波器206。类似地，当信号DOWN有效时，电流ICN1由电流源230生成，经由开关234流向模拟环路滤波器206。如图所示，其余M－1个电荷泵的电荷泵电流ICP2到ICPM和ICN2到ICNM与电流ICP1和ICN1一起被提供给环路滤波器206。图2B中所示的电荷泵204的实现仅是可用于实现电荷泵204的许多可能电荷泵电路中的一个。也可以使用本领域已知的其他电荷泵电路。
模拟环路滤波器206包括串联耦接的电容器C1和电阻器R，以及分流电容器C2。在替选实施方式中也可以使用其他模拟环路滤波器拓扑。
图3A示出了可用于实现图1A中所示的PLL 100的实施方式全数字PLL(ADPLL)300的示意图。在一个实施方式中，图1A中所示的每个相位检测电路102的功能是使用与用于校准并均衡每个相位检测路径的延迟的数字时间转换器(DTC)302串联耦接的时间数字转换器(TDC)304来实现的。在一些实施方式中，TDC 304可以被配置成提供多位输出。图1A中所示的求和器103、环路滤波器104和振荡器106可以分别使用数字求和器306(也称为“求和电路”)、数字环路滤波器308和数控振荡器(DCO)310来实现。图1A中所示的时钟分频器108是使用预分频器312来实现的，该预分频器312后跟多模分频器(MMD)314。
TDC 304可以使用本领域已知的时间数字转换器电路和方法例如使用游标内插器或抽头延迟线来实现；数字环路滤波器308可以使用本领域已知的数字滤波器例如一阶IIR数字滤波器来实现，并且DCO 310可以使用本领域已知的DCO结构例如具有数字可选择的LC谐振电容的有源LC振荡器(例如负电阻振荡器或考毕兹振荡器)来实现。应该理解，TDC304、数字环路滤波器308和DCO 310的这些实现只是这些电路的许多可能实现示例中的几个。
在各种实施方式中，使用量化器316控制MMD 314的分频比。如图所示，期望的分数分频比NFRAC_IN(也称为“分数分频值”或“分数分频输入”)被提供给量化器316，该量化器316在模控输入处向MMD 314提供过采样调制输出NMMD。在各种实施方式中，量化器316可以使用过采样调制器例如数字Δ-Σ调制器来实现。通过使用Δ-Σ调制器，由于Δ-Σ调制器的噪声整形特性，由MMS的改变分频比生成的杂散能量可以分布在多个频率上并推到更高的频率。根据PLL的设计方式，这种噪声整形杂散能量中的大部分可能会被推高到PLL的带宽之上，从而显著衰减分数杂散。例如，在一个实施方式中，使用三阶多级噪声整形(MASH)Δ-Σ调制器架构来实现量化器316。可替选地，可以使用除三阶之外的阶数的Δ-Σ调制器和/或具有非MASH架构的Δ-Σ调制器和/或连续的再量化器。
每个TDC 304与对应的DTC 302相关联，DTC 302被配置成对参考时钟信号FREF施加可调节延迟，以补偿量化器316的量化误差。该延迟可以经由耦接至校准电路320的延迟控制输入来设置。在一个实施方式中，通过使用数字减法器318(也称为“减法电路”和“量化误差确定电路”)从期望的分数分频比NFRAC_IN中减去MMD 314的输入NMMD来产生量化误差信号QERROR。在一个实施方式中，QERROR由累加器321累加以生成与量化器316引入的相位误差成比例的相位误差信号PERROR。在各种实施方式中，DTC 302产生校正由量化器316引入的相位误差信号PERROR所表示的该相位误差的延迟。在各种实施方式中，当累加的量化误差信号PERROR指示MMD的输出FDIV相对于参考信号FREF具有较大延迟时，DTC 302提供较少的延迟，并且当累加的量化误差信号PERROR指示MMD的输出FDIV相对于参考信号FREF具有较小的延迟时，DTC302提供较多的延迟。DTC 302可以使用本领域已知的数字时间转换器电路来实现，但不限于可变延迟长度的可选择延迟线和具有数字可选择电容性负载的反相器链。
除了提供可变延迟来补偿量化器316的量化误差之外，还可以校准DTC 302以均衡每个相位检测信号路径的延迟。在各种实施方式中，校准电路320可以被配置成修改每个块的相位误差信号PERROR，以便减小或最小化包括DTC 302和TDC 304的每个相位检测路径中的相对相位误差。下面参照图4A和图4B讨论如何实现该校准的示例。
图3B示出了可以用于实现图3A中所示的TDC 304的示例时间数字转换器电路的示意图。如图所示，TDC 304包括D型触发器338、数字求和器340和延迟块332、334和336。如图所示，延迟块332具有τ0+τ1的延迟，延迟块334具有τ0的延迟，并且延迟块336具有τ0+τ2的延迟。因为每个触发器338相对于分频时钟信号FDIV的上升沿以不同的延迟时间被计时，所以每个触发器338以不同的相位延迟对参考输入时钟FFREF进行采样。因此，由求和器340提供的触发器338的所有输出的和TDCOUT取决于参考时钟信号FREF与分频时钟信号FDIV之间的相位关系。当参考时钟信号FREF显著滞后于分频时钟信号FDIV时，求和输出TDCOUT为零，因为当触发器338已被计时时，参考时钟信号FREF未转变为高。另一方面，当参考时钟信号FREF显著领先于分频时钟信号FDIV时，求和输出TDCOUT为三。当参考时钟信号FREF与分频时钟信号FDIV相位接近时，求和输出TDCOUT为一或二是可能的。以这种方式，图3B所示的TDC 304将参考时钟信号FREF和分频时钟信号FDIV之间的相位差数字化。量化的LSB的大小与延迟块332、334和336之间的延迟差(例如，τ1和τ2)有关。应该理解，虽然为了简单起见示出了三个延迟块332、334和336，但是可以设置任何数量的延迟块。在一些实施方式中，可以使用本领域已知的延迟校准技术来校准延迟块332、334和336之间的延迟差τ1和τ2。应该理解的是，图3B中所描绘的TDC 304只是可用于实现根据本发明的实施方式的PLL中所使用的TDC的许多可能TDC电路中的一个。在替选实施方式中，可以使用本领域中已知的其他TDC电路。
图3C示出了根据本发明的另外的实施方式的ADPLL 350。ADPLL350类似于图3A所示的ADPLL 300，除了DTC 302被配置成延迟分频时钟FDIV而不是基准时钟FREF。在图3C的实施方式中，当量化误差信号PERROR指示MMD输出FDIV具有比FREF更低的延迟时，DTC 302提供更多的延迟，而当量化误差信号PERROR指示MMD输出FDIV具有比FREF更大的延迟分频比时，DTC302提供更少的延迟。
实施方式概念可以针对所示出的无分频器分数n PLL，例如，图3D中示出了根据另一实施方式的无分频器分数n PLL 360。如图所示，无分频器分数n PLL 360与图3A中所示的ADPLL 300的不同之处在于DCO 310的输出FPLL被提供给TDC 304而不被分频。替代地，使用被配置成应用本领域已知的无分频器频率控制方法的无分频器频率控制块362来调整输出频率。例如，无分频器频率控制块362可以被配置成通过下述方式来调整DCO的频率或相位：通过切换DCO的调谐电容器组、通过从环形振荡器选择相位、向DCO 310的输出施加可调节延迟、从耦接在DCO 310与TDC 304之间的可编程延迟线中选择抽头、或本领域已知的其他无分频器频率调整技术。在无分频器频率控制块362被配置成通过量化值来应用对FPLL的频率的调整的实施方式中，可以通过使用量化器316并使用相位误差信号PERROR来调整DTC302的延迟来实现进一步的分辨率，如以上实施方式中所述。尽管无分频器分数n PLL 360被示为具有被配置成延迟参考时钟FREF的DTC 302，但在替选实施方式中，DTC可以被配置成如图3C所示替代地延迟输出时钟FPLL。
在其他实施方式中，也可以如图3E所示实现无分频器整数N PLL，图3E示出了根据实施方式的无分频器整数N PLL 365。无分频器整数NPLL 365类似于图3D所示的无分频器分数N PLL，除了省略了支持分数N操作的量化器316、求和器318和累加器321。
图3F示出了在反馈路径中包括可编程整数分频器372的ADPLL 370的实施方式。在实施方式中，整数分频器372被配置成将输出时钟FPLL除以由分频器控制信号FCW设置的整数。尽管ADPLL 370被示为具有被配置成延迟参考时钟FREF的DTC 302，但在替选实施方式中，DTC可以被配置成如图3C所示替代地延迟输出时钟FPLL。
应当理解，为了说明的简单性，已经从图3A至图3F中省略了一些细节。例如，在一些实施方式中，TDC 304的输出可以耦接至校准电路320。这样的耦接在下面关于图4A和图4B概念性地描述，图4A和图4B示出了耦接至LMS校准块402的TDC 403的输出。
在实施方式中，每个相位检测信号路径的DTC 302可以被单独校准，以便均衡每个相位检测信号路径之间的相对延迟，并且针对每个相位检测信号路径均衡相位误差信号PERROR对DTC提供的延迟的影响。图4A示出了实施方式PLL的两个相位检测信号路径的详细视图400，其表示图3A、图3C、图3D、图3E和图3F中描绘的和上面讨论的ADPLL 300和350的相位检测信号路径。如图所示，每个相位检测信号路径包括DTC 302和TDC 304。每个相位检测信号路径的输入时钟通常表示为ck1和ck2，因为参考时钟FREF可以耦接至DTC 302(如图3A、图3D、图3E和图3F所示)，或者分频时钟RDIV可以耦接至DTC 302(如图3C所示)。除了DTC 302和TDC 304之外，每个相位检测信号路径还包括耦接至DTC 302的最小均方(LMS)校准块402。LMS校准块402可以共同实现图3A和图3C中所示的校准电路320的功能。在一个实施方式中，每个LMS校准块402被配置成将相位误差信号PERROR映射到应用于时钟信号ck2的对应的校准延迟。
图4B图示了示出LMS块402的一种可能实现的框图，LMS块402被配置成提供对应用于相位误差信号PERROR的增益和偏移的背景校准，以便为DTC 302生成控制信号DTCCTL。如图所示，LMS块402包括累加器404和406、乘法器412和414以及求和器410。在一个实施方式中，累加器404累加TDC 304的输出ei(k)以产生偏移校正信号woff,i，偏移校正信号woff,i经由求和器410与相位误差信号PERROR相加。增益校正信号glms,i是通过使用乘法器414将TDC 304的输出ei(k)乘以相位误差信号PERROR并使用累加器406对相乘信号进行累加来产生的。乘法器412将相位误差信号PERROR乘以增益校正信号glms,i以校正DTC 302相对于相位误差信号PERROR的增益。如图所示，累加器404具有校准增益因子γ并且累加器406具有校准增益因子g，其可以使用LMS算法在背景更新。在不使用量化器316的实施方式中，例如在图3F的包括固定分频器的实施方式中，可以省略乘法器412和414、累加器406和求和器410。在这样的实施方式中，累加器404的输出可以连接至DTC 302的控制输入DTCCTL。
在本发明的实施方式中，LMS算法确定描述每个相位检测信号路径的每个TDC 304的输出ei(k)的差或方差的误差度量。误差度量可以是各种输出ei(k)之间的方差、均方差或任何其他合适的误差度量。在PLL的工作期间，误差度量被监测并且变量γ和g被更新以使用本领域已知的LMS方法来减少和/或最小化误差度量。通过更新这些值，相位误差信号PERROR的增益和偏移以每个相位检测信号路径的相对延迟在相位误差信号PERROR的可用范围内基本匹配的方式校准。由于帮助生成相位误差信号PERROR的量化器316的输出是频繁变化的信号，因此将ei(k)乘以相位误差信号PERROR可以被配置成提供足够的信号活动性以确保在后台校准期间实践增益校准路径。在这方面，相位误差信号PERROR相对于后台校准算法充当训练序列或抖动信号。
LMS块402可以使用本领域已知的数字电路来实现。例如，求和器410可以使用数字加法器来实现，乘法器412和414可以使用数字乘法器来实现，并且累加器404和406可以使用本领域已知的累加器电路(例如耦接至寄存器的加法器)来实现。在一些实施方式中，使用数字乘法器和/或移位寄存器将校准因子γ和g应用于累加器404和406的输入或输出。在替选实施方式中，LMS块402可以使用可编程处理器诸如微控制器或微处理器或数字信号处理器(DSP)来实现。LMS块402可以使用本领域已知的控制器(未示出)实现的数字电路和/或可编程处理器来控制。
应当理解，图4B中描绘的LMS块402的实现表示可以实现DTC块302的相对延迟的许多方式之一。在替选实施方式中，其他校准方法例如其他随机梯度方法、最速下降方法、递归最小二乘法(RLS)、或旨在找到一方面消除图4A中的DTC 302与TDC 304之间的延迟失配另一方面也可以使用量化噪声PERROR的DTCCTL序列的任何前台校准。
图5A示出了实施方式雷达收发器502，其利用如根据上述各种实施方式所描述的实施方式PLL。如图所示，雷达收发器包括生成RF信号sLO(t)的实施方式PLL 504，RF信号sLO(t)可以使用本领域已知的频率调制技术进行频率调制。例如，在调频连续波(FMCW)雷达系统中，RF信号sLO(t)可以被调频以具有增加频率和/或减少频率的频率斜坡。可替选地，RF信号sLO(t)可以根据其他形状和图案例如矩形和正弦进行频率调制。在雷达应用中，LO信号可能处于超高频(SHF)或极高频(EHF)频带(例如，机动车辆应用中在76GHz与81GHz之间)。
在发射信号路径以及接收信号路径中处理LO信号sLO(t)。由TX天线512辐射的发射信号sRF(t)是通过例如使用RF功率放大器520放大LO信号sLO(t)而生成的。放大器520的输出耦合至TX天线512。由RX天线514提供的接收信号yRF(t)被提供给混频器524。在本示例中，接收信号yRF(t)(即，天线信号)由RF放大器523(增益g)预放大，使得混频器在其RF输入处接收经放大的信号g yRF(t)。混频器524还在其参考输入处接收LO信号sLO(t)并且被配置成将经放大的信号g yRF(t)下变频到基带中。在混频器输出处的所得到的基带信号表示为yBB(t)。基带信号yBB(t)由模拟基带信号处理链530进一步处理，模拟基带信号处理链530基本上包括一个或更多个滤波器(例如，带通滤波器531)以去除不期望的边带和镜像频率，以及一个或更多个放大器例如放大器532。可以提供给模数转换器的模拟输出信号表示为y(t)。
在本示例中，混频器524将RF信号g yRF(t)(经放大的天线信号)下变频到基带。相应的基带信号(混频器输出信号)由yBB(t)表示。下变频可以在单个阶段(即，从RF频带到基带)或经由一个或更多个中间阶段(从RF频带到IF频带并随后到基带)来完成。应当理解，雷达收发器502只是可以利用根据本发明的实施方式的PLL的许多可能系统之一。
图5B示出了实施方式RF收发器552，其利用如根据以上各种实施方式描述的实施方式PLL。RF收发器502可以用在例如RF通信系统中。如图所示，RF收发器552包括耦接至发射信号路径和接收信号路径的基带处理器554。发射信号路径包括数模转换器(DAC)556、上变频器558、功率放大器560、可以耦接至发射天线564的发射滤波器562。接收信号路径包括模数转换器(ADC)574、下变频器572、低噪声放大器(LNA)570和可以耦接至接收天线566的接收滤波器568。可以使用根据本文描述的任何实施方式的PLL电路来实现的PLL 670被配置成将发射本地振荡器信号TXLO提供给发射信号路径的上变频器558，并且将接收本地振荡器信号RXLO提供给接收信号路径的下变频器572。在所示的实施方式中，示出了从参考信号FREF得到信号TXLO和RXLO的单个PLL 670，其可以适用于半双工发射和接收。在替选实施方式中，例如，可以使用两个单独的实施方式PLL来实现全双工RF收发器。
在工作期间，基带处理器554在数字域中生成基带信号，使用数模转换器(DAC)556将该基带信号转换到模拟域以形成模拟基带信号。可以使用本领域已知的DAC电路来实现DAC 556。使用上变频器558将模拟基带信号上变频到RF频率，上变频器558可以例如使用一个或更多个RF混频电路来实现。使用实施方式功率放大器560放大上变频器的输出，并且使用发射滤波器562对得到的经放大的RF信号进行滤波并将其提供给发射天线564。发射滤波器562可以使用本领域已知的RF滤波器电路和系统来实现，包括但不限于无源LC滤波器、表面声波(SAW)滤波器。
接收信号路径包括模数转换器(ADC)574、下变频器572、低噪声放大器(LNA)570和可以耦接至接收天线566的接收滤波器568。在工作期间，接收滤波器568对由接收天线566接收的RF信号进行滤波，经滤波的接收信号由LNA 570放大，其输出由下变频器572下变频。经下变频的模拟信号由ADC 574数字化，并且经数字化的输出由基带处理器554处理。接收滤波器568可以实现为本领域已知的RF滤波器电路和系统，包括但不限于无源LC滤波器、表面声波(SAW)滤波器；下变频器572可以使用本领域已知的下变频器电路和系统来实现，例如一个或更多个RF混频器电路，并且ADC 574可以使用本领域已知的ADC电路来实现。
在一些实施方式中，RF收发器552的所有电路可以在单个单片半导体集成电路上实现。可替选地，RF收发器552的部件可以使用多个部件来划分。应当理解，RF收发器552只是可以利用根据本发明的实施方式的功率放大器的许多系统之一。
图6示出了根据本发明的实施方式的方法600的框图。方法600可以由以上实施方式中描述的任何PLL系统来执行。在步骤602中，使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号。多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差。在模拟实施方式诸如图1A和图1C的实施方式中，可以使用PFD来实现多个相位检测器。在数字实施方式诸如图3A至图3F的实施方式中，可以使用时间数字转换器来实现多个相位检测器。
在步骤604中，对多个相位检测信号的和进行滤波，以形成经滤波的相位检测信号。根据特定系统的配置，可以使用模拟滤波器或数字滤波器来执行该滤波。
在步骤606中，使用经滤波的相位检测信号来控制振荡器的频率。在各种实施方式中，振荡器被配置成提供时钟信号。在一些实施方式中，可以使用如图1A、图2A、图3A、图3C和图3F的实施方式中所示的分频器对该时钟信号进行分频。可替选的，如图3D的实施方式所示，时钟信号可以不被分频。
此处总结了本发明的实施方式。根据本文提交的整个说明书和权利要求书，也可以理解其他实施方式。
示例1.一种操作锁相环(PLL)的方法，所述方法包括：使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号，其中，多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；对多个相位检测信号之和进行滤波，以形成经滤波的相位检测信号；以及使用经滤波的相位检测信号来控制振荡器的频率，其中，振荡器被配置成提供所述时钟信号。
示例2.根据示例1的方法，其中：多个并联匹配的相位检测电路中的每一个包括相位频率检测器(PFD)和耦接至所述PFD的输出端的电荷泵；以及对多个相位检测信号之和进行滤波包括使用模拟环路滤波器。
示例3.根据示例1或2之一的方法，其中：并联匹配的相位检测电路中的每一个包括时间数字转换器；以及对多个相位检测信号之和进行滤波包括使用数字环路滤波器。
示例4.根据示例1至3之一的方法，还包括：对振荡器的频率进行分频以形成分频时钟信号，其中，对振荡器的频率进行分频包括使用耦接至振荡器的输出端的分频器。
示例5.根据示例1至4之一的方法，还包括：将分数分频值应用于量化器的输入；以及利用量化器的输出控制分频器的分频比。
示例6.根据示例4或5的方法，还包括：确定量化器的量化误差；以及在比较参考信号的相位与时钟信号的相位之前基于所确定的量化误差将参考信号或分频时钟信号延迟一个延迟时间。
示例7.根据示例6的方法，其中，将参考信号或分频时钟信号延迟包括使用耦接至多个并联匹配的相位检测电路的相应输入端的多个并联的数字时间转换器。
示例8.一种锁相环(PLL)，包括：多个并联匹配的相位检测电路，多个并联匹配的相位检测电路中的每一个包括耦接至参考信号节点的第一输入端、耦接至时钟信号节点的第二输入端、以及被配置成提供相应的相位检测信号的输出端，其中，多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；环路滤波器，其耦接至多个并联匹配的相位检测电路的输出端；以及振荡器，其具有耦接至环路滤波器的输出端的频率控制输入端，其中，振荡器被配置成提供时钟信号。
示例9.根据示例8的PLL，其中：多个并联匹配的相位检测电路中的每一个包括相位频率检测器(PFD)和耦接至PFD的输出的电荷泵；以及环路滤波器包括模拟滤波器。
示例10.根据示例8或9之一的方法，其中：并联匹配的相位检测电路中的每一个包括时间数字转换器；以及环路滤波器包括数字滤波器。
示例11.根据示例10的PLL，其中，时间数字转换器被配置成提供多位输出。
示例12.根据示例8至11之一的PLL，还包括时钟分频器，其被配置成接收时钟信号并将分频时钟信号提供给时钟信号节点。
示例13.根据示例12的PLL，还包括量化器，其耦接在分数分频输入与时钟分频器的模控输入之间。
示例14.根据示例13的PLL，还包括：量化误差确定电路，其耦接至量化器，量化误差确定电路被配置成提供量化器的确定的量化误差值；以及数字时间转换器，其耦接在参考信号节点与多个并联匹配的相位检测电路中的每一个的第一输入端之间，或者耦接在时钟分频器的输出端与多个并联匹配的相位检测电路的每个的第二输入端之间，数字时间转换器被配置成基于所确定的量化误差值向参考信号节点处的参考信号或向时钟分频器的输出端处的分频时钟信号提供第一延迟。
示例15.根据示例14的PLL，其中，数字时间转换器包括耦接至多个并联匹配的相位检测电路的相应的第一输入端或第二输入端的多个并联的数字时间转换器。
示例16.根据示例15的PLL，还包括校准电路，其被配置成针对多个并联的数字时间转换器中的每一个单独地校准第一延迟与所确定的量化误差值之间的关系。
示例17.一种锁相环(PLL)，包括：多个并联耦接的相位检测信号路径，每个相位检测信号路径包括数字时间转换器和时间数字转换器，时间数字转换器的输入端耦接至数字时间转换器的输出端，其中，多个相位检测信号路径中的每一个被配置成将相同的相位检测特性应用于参考信号与分频时钟信号之间的相位差；求和电路，其耦接至多个相位检测信号路径中的每一个的输出端；数字环路滤波器，其耦接至求和电路的输出端；数控振荡器(DCO)，其耦接至数字环路滤波器的输出端；分频器，其耦接在DCO的输出端与多个相位检测信号路径之间，分频器被配置成提供分频时钟信号；Δ-Σ调制器，其输出端耦接至分频器的模控输入端；以及减法电路，其输入端耦接至Δ-Σ调制器的输入端和Δ-Σ调制器的输出端，并且其输出端耦接至多个相位检测信号路径的每个数字时间转换器的延迟控制输入端。
示例18.根据示例17的PLL，还包括校准电路，其被配置成单独地校准提供给多个相位检测信号路径的每个数字时间转换器的延迟控制输入端的值与由多个相位检测信号路径的每个数字时间转换器所提供的延迟之间的关系。
示例19.根据示例17或18之一的PLL，其中，多个相位检测信号路径中的每一个的数字时间转换器包括被配置成接收参考信号的输入端。
示例20.根据示例17至19之一的PLL，其中，多个相位检测信号路径中的每一个的数字时间转换器包括被配置成接收分频时钟信号的输入端。
虽然已经参考说明性实施方式描述了本发明，但是该描述不旨在以限制意义进行解释。通过参考描述，示例性实施方式的各种修改及组合以及本发明的其他实施方式对本领域技术人员而言将是明显的。因此，所附权利要求旨在涵盖任何这样的修改或实施方式。

Claims (20)

1.一种操作锁相环的方法，所述方法包括：
使用多个并联匹配的相位检测电路将参考信号的相位与时钟信号的相位进行比较，以提供多个相位检测信号，其中，所述多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；
对所述多个相位检测信号之和进行滤波，以形成经滤波的相位检测信号；以及
使用经滤波的相位检测信号来控制振荡器的频率，其中，所述振荡器被配置成提供所述时钟信号。
2.根据权利要求1所述的方法，其中：
所述多个并联匹配的相位检测电路中的每一个包括相位频率检测器PFD和耦接至所述PFD的输出端的电荷泵；以及
对所述多个相位检测信号之和进行滤波包括使用模拟环路滤波器。
3.根据权利要求1所述的方法，其中：
所述多个并联匹配的相位检测电路中的每一个包括时间数字转换器；以及
对所述多个相位检测信号之和进行滤波包括使用数字环路滤波器。
4.根据权利要求1所述的方法，还包括：
对所述振荡器的频率进行分频以形成分频时钟信号，其中，对所述振荡器的频率进行分频包括使用耦接至所述振荡器的输出端的分频器。
5.根据权利要求4所述的方法，还包括：
将分数分频值应用于量化器的输入；以及
利用所述量化器的输出控制所述分频器的分频比。
6.根据权利要求5所述的方法，还包括：
确定所述量化器的量化误差；以及
在比较所述参考信号的相位与所述时钟信号的相位之前，基于所确定的量化误差将所述参考信号或所述分频时钟信号延迟一个延迟时间。
7.根据权利要求6所述的方法，其中，将所述参考信号或所述分频时钟信号延迟包括使用耦接至所述多个并联匹配的相位检测电路的相应输入端的多个并联的数字时间转换器。
8.一种锁相环PLL，包括：
多个并联匹配的相位检测电路，所述多个并联匹配的相位检测电路中的每一个包括耦接至参考信号节点的第一输入端、耦接至时钟信号节点的第二输入端、以及被配置成提供相应的相位检测信号的输出端，其中，所述多个并联匹配的相位检测电路中的每一个被配置成与输出特性具有相同的相位差；
环路滤波器，其耦接至所述多个并联匹配的相位检测电路的输出端；以及
振荡器，其具有耦接至所述环路滤波器的输出端的频率控制输入端，其中，所述振荡器被配置成提供时钟信号。
9.根据权利要求8所述的PLL，其中：
所述多个并联匹配的相位检测电路中的每一个包括相位频率检测器PFD和耦接至所述PFD的输出端的电荷泵；以及
所述环路滤波器包括模拟滤波器。
10.根据权利要求8所述的PLL，其中：
所述多个并联匹配的相位检测电路中的每一个包括时间数字转换器；以及
所述环路滤波器包括数字滤波器。
11.根据权利要求10所述的PLL，其中，所述时间数字转换器被配置成提供多位输出。
12.根据权利要求8所述的PLL，还包括时钟分频器，其被配置成接收所述时钟信号并且将分频时钟信号提供给所述时钟信号节点。
13.根据权利要求12所述的PLL，还包括量化器，其耦接在分数分频输入与所述时钟分频器的模控输入端之间。
14.根据权利要求13所述的PLL，还包括：
量化误差确定电路，其耦接至所述量化器，所述量化误差确定电路被配置成提供所述量化器的确定的量化误差值；以及
数字时间转换器，其耦接在所述参考信号节点与所述多个并联匹配的相位检测电路中的每一个的第一输入端之间，或者耦接在所述时钟分频器的输出端与所述多个并联匹配的相位检测电路的每一个的第二输入端之间，所述数字时间转换器被配置成基于所确定的量化误差值向所述参考信号节点处的参考信号或向所述时钟分频器的输出端处的分频时钟信号提供第一延迟。
15.根据权利要求14所述的PLL，其中，所述数字时间转换器包括耦接至所述多个并联匹配的相位检测电路的相应的第一输入端或第二输入端的多个并联的数字时间转换器。
16.根据权利要求15所述的PLL，还包括校准电路，其被配置成针对所述多个并联的数字时间转换器中的每一个，单独地校准所述第一延迟与所确定的量化误差值之间的关系。
17.一种锁相环PLL，包括：
多个并联耦接的相位检测信号路径，每个相位检测信号路径包括数字时间转换器和时间数字转换器，所述时间数字转换器的输入端耦接至所述数字时间转换器的输出端，其中，所述多个相位检测信号路径中的每一个被配置成将相同的相位检测特性应用于参考信号与分频时钟信号之间的相位差；
求和电路，其耦接至所述多个相位检测信号路径中的每一个的输出端；
数字环路滤波器，其耦接至所述求和电路的输出端；
数控振荡器DCO，其耦接至所述数字环路滤波器的输出端；
分频器，其耦接在所述DCO的输出端与所述多个相位检测信号路径之间，所述分频器被配置成提供所述分频时钟信号；
Δ-Σ调制器，其输出端耦接至所述分频器的模控输入端；以及
减法电路，其输入端耦接至所述Δ-Σ调制器的输入端和所述Δ-Σ调制器的输出端，并且其输出端耦接至所述多个相位检测信号路径的每个数字时间转换器的延迟控制输入端。
18.根据权利要求17所述的PLL，还包括校准电路，其被配置成单独地校准提供给所述多个相位检测信号路径的每个数字时间转换器的延迟控制输入端的值与由所述多个相位检测信号路径的每个数字时间转换器所提供的延迟之间的关系。
19.根据权利要求17所述的PLL，其中，所述多个相位检测信号路径中的每一个的数字时间转换器包括被配置成接收所述参考信号的输入端。
20.根据权利要求17所述的PLL，其中，所述多个相位检测信号路径中的每一个的数字时间转换器包括被配置成接收所述分频时钟信号的输入端。
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