CN101911493A - 具有门控时间-数字转换器的数字锁相环路 - Google Patents
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Abstract
本发明揭示一种数字PLL(DPLL)，其包括时间-数字转换器(TDC)及控制单元。所述TDC经周期性地启用短持续时间以量化相位信息且在剩余时间中经停用以降低功率消耗。所述TDC接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差。所述控制单元基于主参考信号产生启用信号且通过所述启用信号而启用及停用所述TDC。在一个设计中，所述控制单元延迟所述主参考信号以获得所述第一参考信号及第二参考信号、基于所述主参考信号及所述第二参考信号而产生所述启用信号，且通过所述启用信号而门控主时钟信号以针对所述TDC获得所述第一时钟信号。
Description
技术领域
本发明大体来说涉及电子设备，且更明确地说涉及一种数字锁相环路。
背景技术
锁相环路(PLL)为许多电子电路的组成部分，且在通信电路中尤为重要。举例来说，数字电路使用时钟来触发同步电路(例如，触发器)。发射器及接收器使用本机振荡器(LO)信号以分别用于升频转换及降频转换。用于无线通信系统的无线装置(例如，蜂窝式电话)通常针对数字电路使用时钟且针对发射器及接收器使用LO信号。通过振荡器来产生时钟及LO信号且常常通过PLL来控制时钟及LO信号的频率。
PLL通常包括各种电路块，所述电路块用于调整来自振荡器的振荡器信号的频率及/或相位。这些电路块可消耗相对大量的功率，对于例如蜂窝式电话的便携装置来说，此可能为不理想的。因此，在此项技术中存在对在不影响性能的情况下降低PLL的功率消耗的技术的需要。
发明内容
本文描述一种具有良好性能及低功率消耗的数字PLL(DPLL)。DPLL为通过数字电路而非模拟电路实施的PLL。所述数字实施方案可提供某些优点，例如，较低成本、较小电路面积等。
在一个设计中，所述DPLL利用时间-数字转换器(time-to-digital converter，TDC)，所述TDC在不影响操作的情况下经动态地启用及停用以降低功率消耗。所述TDC经周期性地启用短时间周期来量化振荡器的相位信息且在剩余时间中经停用以降低功率消耗。
在一个设计中，所述DPLL包括所述TDC及控制单元。所述TDC接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差。所述控制单元基于(例如，仅基于)主参考信号产生启用信号且通过所述启用信号启用及停用所述TDC。
在一个设计中，所述控制单元将所述主参考信号延迟第一持续时间以获得所述第一参考信号且进一步将所述第一参考信号延迟第二持续时间以获得第二参考信号。所述控制单元基于所述主参考信号及所述第二参考信号而产生所述启用信号。所述控制单元接着通过所述启用信号而门控主时钟信号来获得所述第一时钟信号。第一及/或第二持续时间可为可编程的且可基于所述主时钟信号的频率而选择。所述启用信号在第一及第二持续期间中为有效的。所述第一时钟信号具有在所述第一参考信号的每一前沿周围的至少一个时钟循环且在所述剩余时间中经门控关断。
下文进一步详细描述本发明的各种方面及特征。
附图说明
图1展示DPLL的框图。
图2展示TDC的示意图。
图3展示TDC内的信号的时序图。
图4展示具有门控TDC的DPLL的框图。
图5展示时钟控制单元内的信号的时序图。
图6展示门控TDC内的信号的时序图。
图7展示时钟控制单元的框图。
图8展示可编程延迟单元的示意图。
图9展示用于操作具有门控TDC的DPLL的过程。
图10展示无线通信装置的框图。
具体实施方式
图1展示DPLL 100的设计的框图。在此设计中，DPLL 100实施两点或双端口调制以实现宽带调制。在DPLL 100内，将调制信号提供到低通调制路径及高通调制路径两者。在高通调制路径中，缩放单元110接收调制信号且通过增益缩放调制信号，且提供经缩放的调制信号。在低通调制路径中，求和器112接收调制信号且将调制信号与用于通信的频率信道的中心频率的静态值求和。输入累加器114累加求和器112的输出且提供输入相位。所述累加基本上将频率转换成相位。输入累加器114由参考(REF)信号来触发，其可具有fref的固定频率。在DPLL 100内的各种电路块及信号通过REF信号而更新，且t为REF信号的索引。
求和器116接收并从输入相位减去反馈相位且提供相位误差。环路滤波器118对相位误差进行滤波且提供经滤波的相位误差。环路滤波器118设定DPLL 100的环路动态。求和器120将来自环路滤波器118的经滤波的相位误差与来自缩放单元110的经缩放调制信号求和且针对振荡器130提供控制信号。控制信号调整振荡器130的频率，以使得振荡器的相位遵循调制的相位。控制信号可具有任何数目的位的分辨率，例如，8、12、16、20、24或更多位的分辨率。
调制信号的带宽可由使用DPLL 100的应用来确定且可比DPLL的封闭环路带宽宽。低通调制路径的带宽由环路滤波器118来确定且可为相对窄的(例如，小于100KHz)以实现所要噪声滤波及环路动态。通过经由单独的高通及低通调制路径应用调制信号，DPLL 100可以比DPLL的封闭环路带宽宽的信号带宽来调制振荡器130。可如2005年6月21日发布的标题为“具有前向增益自适应模块的锁相环路(PHASE LOCKED LOOPHAVING A FORWARD GAIN ADAPTATION MODULE)”的美国专利第6,909,331号中所描述而确定缩放单元110的增益。
振荡器130可为数字控制振荡器(DCO)、电压控制振荡器(VCO)、电流控制振荡器(ICO)或频率可由控制信号调整的某一其它类型的振荡器。振荡器130可在fosc的标称频率下操作，所述频率可由使用DPLL 100的应用来确定。举例来说，DPLL 100可用于无线通信装置，且fosc可为数百兆赫(MHz)或数千兆赫(GHz)。REF信号可基于晶体振荡器(XO)、电压控制晶体振荡器(VCXO)、温度补偿晶体振荡器(TCXO)，或具有准确频率的某一其它类型的振荡器而产生。REF信号的频率可比振荡器信号的频率低得多。举例来说，fref可为数十兆赫，而fosc可为几千兆赫。
在DPLL 100的反馈路径中，分频器132接收来自振荡器130的振荡器信号、以整数因数(例如，1、2、3、4等)来对振荡器信号的频率进行分频，且提供射频(RF)时钟。RF累加器140针对每一RF时钟循环递增一。当由REF信号触发时，锁存器142锁存RF累加器140的输出，且提供粗输出相位。TDC 150接收RF时钟及REF信号、在由REF信号触发时确定RF时钟的相位，且提供指示RF时钟与REF信号之间的精细相位差的TDC输出。TDC 150量化超过REF信号分辨率的振荡器130的相位信息且实施用于DPLL 100的分数相位传感器。求和器144将来自锁存器142的粗输出相位与TDC输出求和且提供反馈相位，所述反馈相位为对振荡器130的相位的估计。
数字电路所消耗的功率量通常与用于触发数字电路的时钟的频率有关。在DPLL 100中的大部分电路块可基于REF信号(其可具有相对低的频率)操作。RF累加器140及TDC 150基于RF时钟(其频率比REF信号的频率高许多倍)操作。因此，RF累加器140及TDC 150可能为DPLL 100的总功率消耗一大部分(例如，大约50％)负责。分频器132对振荡器信号进行下分频且提供在较低频率下的RF时钟，其可降低RF累加器140及TDC 150的功率消耗。可通过在DPLL 100已锁定之后停用RF累加器140而实现进一步功率降低。在RF累加器140经停用的情况下，可基于来自TDC 150的精细输出相位及来自输入累加器114的输入相位的精细部分而确定相位误差，如2007年11月29日申请的标题为“基于部分输入及输出相位而操作的数字锁项环路(DIGITALPHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUTPHASES)”的共同转让的美国专利申请案序号第11/947,587号中所描述。如下文所描述，可通过动态地门控TDC 150接通及关断而实现进一步功率降低。
图2展示图1中的TDC 150的设计的示意图。TDC 150将RF时钟的相位与REF信号的相位进行比较且提供具有多个(B个)位的分辨率的经检测相位差。
TDC 150包括Z＝2B个延迟元件210a到210z、Z个D触发器220a到220z及温度计/二进制转换器(thermometer-to-binary converter)230。延迟元件210a到210z经串联耦合，其中延迟元件210a接收RF时钟。每一延迟元件210可通过反相器及/或其它类型的逻辑元件实施以获得所要的延迟分辨率。延迟元件210a到210z可提供大约一个RF时钟循环的总延迟。举例来说，如果RF时钟频率为2GHz，则一个RF时钟循环为500微微秒(ps)，且每一延迟元件210可提供大约500/Z ps的延迟。
D触发器220a到220z使其D输入分别耦合到延迟元件210a到210z的输出，且其时钟输入接收REF信号。每一D触发器220对相关联延迟元件210的输出进行取样且将经取样的输出提供到转换器230。在逻辑高电平下的D触发器的数目对在逻辑低电平下的D触发器的数目指示RF时钟与REF信号之间的相位差。此相位差可具有1/Z个RF时钟循环的分辨率。反相器228接收REF信号且将经反相的REF信号提供到转换器230。转换器230接收来自D触发器220a到220z的Z个输出、在由经反相的REF信号触发时将这Z个输出转换成B位二进制值，且提供B位二进制值作为TDC输出。
大体来说，TDC 150可被设计为具有任何数目的位的分辨率。举例来说，视所要的延迟分辨率、给定集成电路(IC)工艺可具有的最小延迟等而定，B可为8或更大。所要延迟分辨率可视使用DPLL 100的应用、RF时钟频率等而定。
图3展示图2中的TDC 150内的各种信号的时序图。RF时钟展示在图3的顶部处。来自延迟元件210a到210z的Z个经延迟信号D1到DZ分别展示于RF时钟以下。D1到DZ信号经由逐渐增多的延迟元件被延迟逐渐增大的量。D1到DZ信号可通过REF信号的前沿/上升沿而锁存，此可相对于这些经延迟信号的前沿在任何时间发生。将来自D触发器220a到220z的Z个经锁存信号Q1到QZ分别提供到转换器230。
如上文所提，RF时钟频率可比REF信号频率高许多倍。举例来说，RF时钟可在2GHz下，REF信号可在57MHz下，且大约35个RF时钟循环可存在于每一REF信号循环中。Z个延迟元件210a到210z在RF时钟下操作且其输出可在每一RF时钟循环中转变。此外，可存在许多串联耦合的延迟元件210以获得精细相位分辨率。延迟元件210可由此归因于其高操作频率及大数目的延迟元件两者而消耗大量功率。
在一方面中，通过动态地将TDC启用小量时间以俘获相位信息且在剩余时间中停用TDC，可为TDC 150实现较低功率消耗。可通过门控关断RF时钟(除在REF信号的每一前沿周围的小窗口期间外)而实现此。如在图3中所展示，在每一REF信号循环对Z个延迟元件210a到210z的输出仅俘获一次。REF信号可用于产生每一前沿周围的小窗口。TDC 150可在此小窗口期间经启用以获得相位信息且可在所述窗口之外经停用以节省功率。
图4展示具有门控TDC的DPLL 400的设计的框图。在此设计中，DPLL 400包括在图1中的DPLL 100内的所有电路块。DPLL 400进一步包括接收来自分频器132的RF时钟及REF信号的时钟控制单元148。控制单元148产生门控RF时钟，所述门控RF时钟在REF信号的前沿周围的仅一部分时间中经启用。控制单元148还针对TDC 150产生第一参考(REF1)信号且针对输入累加器114、锁存器142及DPLL 400内的其它块产生另一参考(REFA)信号。
图5展示图4中的时钟控制单元148内的各种信号的时序图。RF时钟展示于图5的顶部处，且REF信号展示于RF时钟以下。通过将REF信号延迟Tdelay1的持续时间来获得REF1信号。通过将REF1信号延迟Tdelay2的持续时间来获得第二参考(REF2)信号。基于REF信号及REF2信号而产生启用信号。启用信号从REF信号的前沿到REF2信号的前沿在逻辑高电平下，且在剩余时间在逻辑低电平下。RF时钟通过启用信号而门控以产生门控RF时钟，其可包括一个或一个以上RF时钟循环。REF信号的前沿用于接通RF时钟门控。REF2信号的前沿用于关断RF时钟门控。REF1信号的前沿用于触发并启用在TDC 150内的核心电路。
返回参看图2，门控RF时钟(而非RF时钟)可提供到延迟元件210a。REF1信号(而非REF信号)可提供到D触发器220a到220z的时钟输入且提供到反相器228。
图6展示图2中的TDC 150内的各种信号与门控RF时钟的时序图。RF时钟及启用信号展示于图6的顶部处以供参考。门控RF时钟展示于启用信号以下。来自延迟元件210a到210z的Z个延迟信号D1到DZ分别展示于门控RF时钟以下。D1到DZ信号通过REF1信号的前沿而锁存，此发生在启用信号上的有效窗口期间。来自D触发器220a到220z的Z个经锁存信号Q1到QZ分别提供到转换器230。
如在图6中所展示，TDC 150的功能性未受到门控接通/关断RF时钟的影响，因为仅在短时间周期中需要振荡器130的相位信息。门控RF时钟及D1到DZ信号在REF1信号的每一前沿周围的持续时间中为有效的。大体来说，门控RF时钟对于在REF1信号的前沿之前的任何数目的RF时钟循环且对于在所述前沿之后的任何数目的RF时钟循环可为有效的。然而，可能需要最小化门控RF时钟中的时钟循环的数目以降低功率消耗。可产生启用信号来传递仅一个或两个RF时钟循环。在一个设计中，启用信号可传递在REF1信号的前沿之前的大约一个RF时钟循环及在REF1信号的前沿之后的大约一个RF时钟循环。通过动态地控制TDC 150且仅当必要时启用所述TDC，可为TDC 150节约大部分(例如，90％)的功率。
图7展示图4中的时钟控制单元148的设计的示意图。在控制单元148内，可编程延迟单元712接收REF信号并将REF信号延迟Tdelay1且提供REF1信号。可编程延迟单元714接收REF1信号并将REF1信号延迟Tdelay2且提供REF2信号。启用信号上的有效窗口的持续时间以及REF1信号的前沿相对于此窗口的位置由Tdelay1及Tdelay2确定，所述延迟可为固定或可配置延迟。反相器716使REF2信号反相且提供经反相的REF2信号。AND门718接收经反相的REF2信号及REF信号且提供启用信号。AND门720接收启用信号及RF时钟且提供门控RF时钟。AND门720为接通及关断RF时钟的门控电路。
D触发器722及D触发器724经串联耦合。D触发器722在其D输入处接收REF1信号且在其时钟输入处接收RF时钟。D触发器724在其D输入处接收D触发器722的Q输出并在其时钟输入处接收RF时钟且提供REFA信号。D触发器722及D触发器724对REF1信号重新计时，以使得REFA信号与RF时钟为时间对准的。
图8展示可编程延迟单元712的设计的示意图，其还可用于可编程延迟单元714。在此设计中，可编程延迟单元712包括串联耦合的K个延迟元件810a到810k。延迟元件810a接收REF信号。多路复用器(Mux)820接收延迟元件810a到810k的输出且提供一个延迟元件810的输出作为REF1信号。选择信号可选择适当数目的延迟元件810以获得所要的延迟量。待选择的延迟元件810的数目可基于各种因素，例如，RF时钟的频率、由每一延迟元件提供的延迟量等。
在一个设计中，通过可编程延迟单元712的延迟量Tdelay1及/或通过可编程延迟单元714的延迟量Tdelay2可基于RF时钟频率而变化。举例来说，振荡器130可在1.5GHz与4GHz之间操作，且Tdelay1及/或Tdelay2可与RF时钟频率成反比例。
图4及图7展示通过门控接通及关断RF时钟来启用及停用TDC 150的设计。还可以其它方式启用及停用TDC 150以降低功率消耗。
图9展示用于操作具有门控TDC的DPLL的过程900的设计。可基于(例如，仅基于)主参考信号(例如，REF信号)来产生启用信号(框912)。在框912的一个设计中，可将主参考信号延迟第一持续时间以获得第一参考信号(例如，REF1信号)，且可将第一参考信号延迟第二持续时间以获得第二参考信号(例如，REF2信号)。第一及/或第二持续时间可为可编程的且可基于主时钟信号(例如，RF时钟)的频率而选择。启用信号可基于主参考信号及第二参考信号而产生(例如，如图7中所展示)且可在第一及第二持续时间中为有效的。主时钟信号可直接来自振荡器或可通过对振荡器输出进行分频而获得。
可基于启用信号来启用及停用TDC(框914)。在框914的一个设计中，可通过启用信号来门控主时钟信号以获得第一时钟信号(例如，门控RF时钟)。主时钟信号可为连续的。第一时钟信号可在第一参考信号的每一前沿周围具有至少一个时钟循环且在剩余时间中可被门控关断。可基于门控第一时钟信号来启用及停用TDC。还可以其它方式来启用及停用TDC。当TDC经启用时，可获得指示第一时钟信号与第一参考信号之间的相位差的TDC输出(框916)。当DPLL未被锁定时可启用RF累加器，且在DPLL已锁定之后停用RF累加器(框918)。
可将本文中所描述的具有门控TDC的DPLL用于各种应用，例如，通信、计算、网络连接、个人电子设备等。举例来说，DPLL可用于无线通信装置、蜂窝式电话、个人数字助理(PDA)、手持装置、游戏装置、计算装置、膝上型计算机、消费型电子装置、个人计算机、无绳电话等。下文描述DPLL在无线通信装置中的实例使用。
图10展示用于无线通信系统的无线通信装置1000的设计的框图。无线装置1000可为蜂窝式电话、终端、手持机、无线调制解调器等。所述无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统等。
无线装置1000能够提供经由接收路径及发射路径的双向通信。在接收路径上，由基站(未图示)发射的信号由天线1010予以接收且被提供到接收器1012。接收器1012调节且数字化经接收信号且将样本提供到区段1020以用于进一步处理。在发射路径上，发射器1016接收来自区段1020的待发射的数据、处理并调节数据，且产生经调制信号，所述经调制信号经由天线1010而发射到基站。接收器1012及发射器1016可支持CDMA、GSM等。
区段1020包括各种处理、接口及存储器单元，例如，调制解调器处理器1022、精简指令集计算机/数字信号处理器(RISC/DSP)1024、控制器/处理器1026、存储器1028、输入/输出(I/O)电路1030及DPLL/振荡器1032。调制解调器处理器1022可执行针对数据发射及接收的处理，例如，编码、调制、解调、解码等。RISC/DSP 1024可执行针对无线装置1000的一般及专门处理。控制器/处理器1026可指导在区段1020内的各种单元的操作。存储器1028可存储用于区段1020内的各种单元的数据及/或指令。I/O电路1030可与外部I/O装置1040通信。
DPLL/振荡器1032可针对区段1020内的处理单元产生时钟且还可产生REF信号。DPLL/振荡器1014可产生接收LO信号，接收器1012使用所述接收LO信号用于降频转换及/或解调。DPLL/振荡器1018可产生发射LO信号，发射器1016使用所述发射LO信号用于升频转换及/或调制。DPLL/振荡器1014、1018及/或1032可通过图4中的DPLL400及振荡器130而实施。参考振荡器1042可针对DPLL/振荡器1032及/或其它DPLL/振荡器而产生准确时钟信号。参考振荡器1042可为XO、VCXO、TCXO等。
可将本文中所描述的具有门控TDC的DPLL用于接收器1012及/或发射器1016中的频率合成，其可在广泛范围的频率上操作。DPLL可与DCO一起用于实施全数字锁相环路(ADPLL)。
可在IC、模拟IC、RF IC(RFIC)、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上实施本文中所捕述的具有门控TDC的DPLL。还可通过各种IC工艺技术(如，互补金属氧化物半导体(CMOS)、N沟道MOS(NMOS)、P沟道MOS(PMOS)、双极结晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaA)等)来制造DPLL。DPLL可通过深亚微米RFCMOS晶体管来实施且可能能够实现良好性能及高级别的集成。
实施本文中所描述的具有门控TDC的DPLL的设备可为独立装置或可为较大装置的一部分。装置可为(i)独立IC、(ii)可包括一组用于存储数据及/或指令的存储器IC的一个或一个以上IC、(iii)例如RF接收器(RFR)或RF发射器/接收器(RTR)的RFIC、(iv)例如移动台调制解调器(MSM)的ASIC、(v)可嵌入于其它装置内的模块、(vi)接收器、蜂窝式电话、无线装置、手持机或移动单元、(vii)等。
提供本发明的先前描述以使任何所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于了解对本发明的各种修改，且在不脱离本发明的范围的情况下，可将本文中定义的一般原理应用于其它变体。因此，并不希望将本发明限于本文中所描述的实例及设计，而应赋予其与本文所揭示的原理及新颖特征一致的最广范围。
Claims (25)
1.一种设备，其包含：
时间-数字转换器(TDC)，其经配置以接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差；以及
控制单元，其经配置以基于主参考信号来产生启用信号且基于所述启用信号来启用及停用所述TDC。
2.根据权利要求1所述的设备，其中所述控制单元经配置以仅基于所述主参考信号来产生所述启用信号。
3.根据权利要求1所述的设备，其中所述控制单元经配置以延迟所述主参考信号以获得第二参考信号，且基于所述主参考信号及所述第二参考信号来产生所述启用信号。
4.根据权利要求3所述的设备，其中所述控制单元经配置以将所述主参考信号延迟可编程持续时间以获得所述第二参考信号，所述可编程持续时间基于所述第一时钟信号的频率而选择，且其中所述启用信号在所述可编程持续时间中为有效的。
5.根据权利要求3所述的设备，其中所述控制单元包含
第一延迟单元，其经配置以将所述主参考信号延迟第一持续时间且提供所述第一参考信号，以及
第二延迟单元，其经配置以将所述第一参考信号延迟第二持续时间且提供所述第二参考信号，且其中所述启用信号在所述第一及第二持续时间中为有效的。
6.根据权利要求1所述的设备，其中所述控制单元经配置以通过所述启用信号来门控主时钟信号以获得所述第一时钟信号，所述主时钟信号为连续的，且所述第一时钟信号在所述第一参考信号的每一前沿周围具有至少一个时钟循环且在剩余时间中被门控关断。
7.根据权利要求6所述的设备，其进一步包含：
分频器，其经配置以对振荡器信号进行分频且提供所述主时钟信号。
8.根据权利要求1所述的设备，其中所述TDC包含
多个延迟元件，其经串联耦合且经配置以接收所述第一时钟信号，
多个触发器，其耦合到所述多个延迟元件且经配置以在数据输入处接收所述多个延迟元件的输出且在时钟输入处接收所述第一参考信号，以及
转换器，其经配置以接收所述多个触发器的输出且提供所述TDC输出。
9.根据权利要求1所述的设备，其进一步包含：
射频(RF)累加器，其经配置以接收主时钟信号且对所述主时钟信号的循环的数目进行计数，
其中所述RF累加器及所述TDC为数字锁相环路(DPLL)的一部分，且其中所述RF累加器在所述DPLL未被锁定时被启用且在所述DPLL已锁定之后被停用。
10.一种集成电路，其包含：
时间-数字转换器(TDC)，其经配置以接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差；以及
控制单元，其经配置以基于主参考信号来产生启用信号且基于所述启用信号来启用及停用所述TDC。
11.根据权利要求10所述的集成电路，其中所述控制单元经配置以延迟所述主参考信号以获得第二参考信号，且基于所述主参考信号及所述第二参考信号来产生所述启用信号。
12.根据权利要求11所述的集成电路，其中所述控制单元经配置以将所述主参考信号延迟可编程持续时间以获得所述第二参考信号，所述可编程持续时间基于所述第一时钟信号的频率而选择，且其中所述启用信号在所述可编程持续时间中为有效的。
13.根据权利要求11所述的集成电路，其中所述控制单元包含
第一延迟单元，其经配置以将所述主参考信号延迟第一持续时间且提供所述第一参考信号，以及
第二延迟单元，其经配置以将所述第一参考信号延迟第二持续时间且提供所述第二参考信号，且其中所述启用信号在所述第一及第二持续时间中为有效的。
14.根据权利要求10所述的集成电路，其中所述控制单元经配置以通过所述启用信号来门控主时钟信号以获得所述第一时钟信号，所述主时钟信号为连续的，且所述第一时钟信号在所述第一参考信号的每一前沿周围具有至少一个时钟循环且在剩余时间中被门控关断。
15.一种操作数字锁相环路(DPLL)的方法，其包含：
基于主参考信号产生启用信号；以及
在由所述启用信号启用时执行时间-数字转换。
16.根据权利要求15所述的方法，其中所述产生所述启用信号包含
将所述主参考信号延迟第一持续时间以获得第一参考信号，
将所述第一参考信号延迟第二持续时间以获得第二参考信号，以及
基于所述主参考信号及所述第二参考信号产生所述启用信号。
17.根据权利要求16所述的方法，其中所述执行时间-数字转换包含
通过所述启用信号门控主时钟信号以获得第一时钟信号，所述第一时钟信号在所述第一参考信号的每一前沿周围具有至少一个时钟循环且在剩余时间中被门控关断，以及
确定所述第一时钟信号与所述第一参考信号之间的相位差。
18.根据权利要求17所述的方法，其进一步包含：
基于所述主时钟信号的频率来选择所述第一持续时间或所述第二持续时间或两者。
19.一种设备，其包含：
用于基于主参考信号产生启用信号的装置；以及
用于在由所述启用信号启用时执行时间-数字转换的装置。
20.根据权利要求19所述的设备，其中所述用于产生所述启用信号的装置包含
用于将所述主参考信号延迟第一持续时间以获得第一参考信号的装置，
用于将所述第一参考信号延迟第二持续时间以获得第二参考信号的装置，以及
用于基于所述主参考信号及所述第二参考信号产生所述启用信号的装置。
21.根据权利要求20所述的设备，其中所述用于执行时间-数字转换的装置包含
用于通过所述启用信号门控主时钟信号以获得第一时钟信号的装置，所述第一时钟信号在所述第一参考信号的每一前沿周围具有至少一个时钟循环且在剩余时间中被门控关断，以及
用于确定所述第一时钟信号与所述第一参考信号之间的相位差的装置。
22.根据权利要求21所述的设备，其进一步包含：
用于基于所述主时钟信号的频率来选择所述第一持续时间或所述第二持续时间或两者的装置。
23.一种无线装置，其包含：
数字锁相环路(DPLL)，其包含
时间-数字转换器(TDC)，其经配置以接收第一时钟信号及第一参考信号且提供TDC输出，所述TDC输出指示所述第一时钟信号与所述第一参考信号之间的相位差；以及
控制单元，其经配置以基于主参考信号来产生启用信号且基于所述启用信号来启用及停用所述TDC。
24.根据权利要求23所述的无线装置，其中所述DPLL包含
射频(RF)累加器，其经配置以接收主时钟信号且对所述主时钟信号的循环的数目进行计数，所述RF累加器在所述DPLL未被锁定时被启用且在所述DPLL已锁定之后被停用。
25.根据权利要求23所述的无线装置，其中所述DPLL包含
第一调制路径，其经配置以处理调制信号且提供输入相位信号，以及
第二调制路径，其经配置以处理所述调制信号且提供经缩放调制信号，且其中所述输入相位信号是在环路滤波器之前应用，且所述经缩放调制信号是在所述环路滤波器之后应用。
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