KR101228394B1 - 게이팅된 시간-디지털 변환기를 갖는 디지털 위상-록 루프 - Google Patents

게이팅된 시간-디지털 변환기를 갖는 디지털 위상-록 루프 Download PDF

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Abstract

디지털 PLL (DPLL) 은 시간-디지털 변환기 (TDC) 및 제어 유닛을 포함한다. 주기적으로, TDC는, 위상 정보를 양자화하기 위해 짧은 지속기간 동안 인에이블되고, 전력 소비를 감소시키기 위해 나머지 시간 동안 디스에이블된다. TDC는 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 제 1 클록 신호와 제 1 레퍼런스 신호 사이의 위상차를 나타내는 TDC 출력을 제공한다. 제어 유닛은 메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 그 인에이블 신호로 TDC를 인에이블 및 디스에이블시킨다. 일 설계에서, 제어 유닛은, 제 1 레퍼런스 신호 및 제 2 레퍼런스 신호를 획득하기 위해 메인 레퍼런스 신호를 지연시키고, 메인 레퍼런스 신호 및 제 2 레퍼런스 신호에 기초하여 인에이블 신호를 생성하며, TDC에 대한 제 1 클록 신호를 획득하기 위해 인에이블 신호로 메인 클록 신호를 게이팅한다.

Description

게이팅된 시간-디지털 변환기를 갖는 디지털 위상-록 루프{DIGITAL PHASE-LOCKED LOOP WITH GATED TIME-TO-DIGITAL CONVERTER}
본 발명은, 일반적으로 전자기기에 관한 것으로, 더 상세하게는, 디지털 위상-록 루프에 관한 것이다.
위상-록 루프 (PLL) 는 많은 전자 회로의 필수 부품이며, 통신 회로에서는 특히 중요하다. 예를 들어, 디지털 회로는 동기식 회로, 예를 들어, 플립-플롭을 트리거링하기 위해 클록을 사용한다. 송신기 및 수신기는, 각각, 주파수 상향변환 및 하향변환을 위해 로컬 오실레이터 (LO) 신호들을 사용한다. 통상적으로, 무선 통신 시스템을 위한 무선 디바이스들 (예를 들어, 셀룰러 전화기) 은, 디지털 회로를 위한 클록들, 및 송신기 및 수신기를 위한 LO 신호들을 사용한다. 클록들 및 LO 신호들은 오실레이터 내에서 생성되며, 그들의 주파수들은 종종 PLL 로 제어된다.
통상적으로, PLL 은 오실레이터로부터의 오실레이터 신호의 주파수 및/또는 위상을 조정하는데 사용되는 다양한 회로 블록들을 포함한다. 이들 회로 블록들은 비교적 큰 양의 전력을 소비할 수도 있으며, 이는, 셀룰러 전화기와 같은 휴대용 디바이스에 바람직하지 않을 수도 있다. 따라서, 성능에 영향을 주지 않으면서 PLL 의 전력 소비를 감소시키기 위한 기술에 대한 필요성이 당업계에 존재한다.
양호한 성능 및 더 낮은 전력 소비를 갖는 디지털 PLL (DPLL) 이 여기에 설명된다. DPLL 은 아날로그 회로 대신에 디지털 회로로 구현되는 PLL 이다. 디지털 구현은, 더 낮은 비용, 더 적은 회로 영역 등과 같은 특정한 이점들을 제공할 수도 있다.
일 설계에서, DPLL 은, 동작에 영향을 주지 않으면서 전력 소비를 감소시키기 위해 동적으로 인에이블 및 디스에이블되는 시간-디지털 변환기 (TDC) 를 이용한다. 주기적으로, TDC는, 오실레이터의 위상 정보를 양자화하기 위해 짧은 시간 주기 동안 인에이블되고, 전력 소비를 감소시키기 위해 남은 시간 동안 디스에이블된다.
일 설계에서, DPLL 은 TDC 및 제어 유닛을 포함한다. TDC는 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하며, 그 제 1 클록 신호와 그 제 1 레퍼런스 신호 사이의 위상차를 나타내는 TDC 출력을 제공한다. 제어 유닛은, 메인 레퍼런스 신호에 기초하여 (예를 들어, 그 신호에만 기초하여) 인에이블 신호를 생성하고, 그 인에이블 신호로 TDC를 인에이블 및 디스에이블시킨다.
일 설계에서, 제어 유닛은, 제 1 레퍼런스 신호를 획득하기 위해 제 1 지속기간만큼 메인 레퍼런스 신호를 지연시키고, 제 2 레퍼런스 신호를 획득하기 위해 제 2 지속기간만큼 제 1 레퍼런스 신호를 추가적으로 지연시킨다. 제어 유닛은, 메인 레퍼런스 신호 및 제 2 레퍼런스 신호에 기초하여 인에이블 신호를 생성한다. 그 후, 제어 유닛은, 제 1 클록 신호를 획득하기 위해 인에이블 신호로 메인 클록 신호를 게이팅한다. 제 1 및/또는 제 2 지속기간은 프로그래밍가능할 수도 있으며, 메인 클록 신호의 주파수에 기초하여 선택될 수도 있다. 인에이블 신호는 제 1 및 제 2 지속기간 동안 활성화된다. 제 1 클록 신호는, 제 1 레퍼런스 신호의 각각의 리딩 에지 (leading edge) 주변에서 적어도 하나의 클록 사이클을 가지며, 나머지 시간 동안 게이팅 오프된다.
본 발명의 다양한 양태들 및 특성들은 더 상세히 후술된다.
도 1은 DPLL 의 블록도를 도시한다.
도 2는 TDC의 개략도를 도시한다.
도 3은 TDC 내의 신호들의 타이밍도를 도시한다.
도 4는 게이팅된 TDC를 갖는 DPLL의 블록도를 도시한다.
도 5는 클록 제어 유닛 내의 신호들의 타이밍도를 도시한다.
도 6은 게이팅된 TDC 내의 신호들의 타이밍도를 도시한다.
도 7은 클록 제어 유닛의 블록도를 도시한다.
도 8은 프로그래밍가능한 지연 유닛의 개략도를 도시한다.
도 9는 게이팅된 TDC를 갖는 DPLL 을 동작시키기 위한 프로세스를 도시한다.
도 10은 무선 통신 디바이스의 블록도를 도시한다.
도 1은 DPLL (100) 의 일 설계의 블록도를 도시한다. 이러한 설계에서, DPLL (100) 은, 와이드밴드 변조를 달성하기 위해 2-포인트 또는 듀얼-포트 변조를 구현한다. DPLL (100) 내에서, 로우패스 변조 경로 및 하이패스 변조 경로 양자에 변조 신호가 제공된다. 하이패스 변조 경로에서, 스케일링 유닛 (110) 은 변조 신호를 수신하고, 그 변조 신호를 일 이득으로 스케일링하며, 스케일링된 변조 신호를 제공한다. 로우패스 변조 경로에서, 합산기 (112) 는 변조 신호를 수신하며, 통신에 사용되는 주파수 채널의 중심 주파수에 대한 정적값 (static value) 과 그 변조 신호를 합산한다. 입력 누산기 (114) 는 합산기 (112) 의 출력을 누산하고, 입력 위상을 제공한다. 본질적으로, 누산은 주파수를 위상으로 변환시킨다. 입력 누산기 (114) 는, fref 의 고정된 주파수를 가질 수도 있는 레퍼런스 (REF) 신호에 의해 트리거링된다. DPLL (100) 내의 다양한 회로 블록들 및 신호들은 REF 신호로 업데이트되며, t는 REF 신호에 대한 인덱스이다.
합산기 (116) 는 피드백 위상을 수신하고, 입력 위상으로부터 그 피드백 위상을 감산하며, 위상 에러를 제공한다. 루프 필터 (118) 는 위상 에러를 필터링하고, 필터링된 위상 에러를 제공한다. 루프 필터 (118) 는 DPLL (100) 의 루프 다이나믹스 (loop dynamics) 를 셋팅한다. 합산기 (120) 는, 루프 필터 (118) 로부터의 필터링된 위상 에러와 스케일링 유닛 (110) 으로부터의 스케일링된 변조 신호를 합산하며, 오실레이터 (130) 에 대한 제어 신호를 제공한다. 제어 신호는, 오실레이터의 위상이 변조 위상을 따라가도록 오실레이터 (130) 의 주파수를 조정한다. 제어 신호는, 임의의 수의 비트 해상도, 예를 들어, 8, 12, 16, 20, 24, 또는 더 많은 비트 해상도를 가질 수도 있다.
변조 신호의 대역폭은, DPLL (100) 이 사용되는 애플리케이션에 의해 결정될 수도 있으며, DPLL의 폐쇄-루프 대역폭보다 더 넓을 수도 있다. 로우패스 변조 경로의 대역폭은 루프 필터 (118) 에 의해 결정되며, 원하는 잡음 필터링 및 루프 다이나믹스를 달성하기 위해 비교적 협소할 수도 있다 (예를 들어, 100KHz 미만). 별개의 하이패스 및 로우패스 변조 경로들을 통해 변조 신호를 적용함으로써, DPLL (100) 은 DPLL의 폐쇄-루프 대역폭보다 더 넓은 신호 대역폭으로 오실레이터 (130) 를 변조할 수 있다. 스케일링 유닛 (110) 의 이득은, 발명의 명칭이 "순방향 이득 적응성 모듈을 갖는 위상 록 루프 (PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE)" 이고 2005년 6월 21일자로 이슈된 미국 특허 제 6,909,331 호에 설명된 바와 같이 결정될 수도 있다.
오실레이터 (130) 는, 디지털적으로 제어된 오실레이터 (DCO), 전압 제어된 오실레이터 (VCO), 전류 제어된 오실레이터 (ICO), 또는 주파수가 제어 신호에 의해 제어될 수 있는 몇몇 다른 타입의 오실레이터일 수도 있다. 오실레이터 (130) 는, DPLL (100) 이 사용되는 애플리케이션에 의해 결정될 수도 있는 fosc 의 공칭 주파수로 동작할 수 있다. 예를 들어, DPLL (100) 은 무선 통신 디바이스에 대해 사용될 수도 있으며, fosc 는 수백 메가헤르츠 (MHz) 또는 수 기가헤르츠 (GHz) 일 수도 있다. REF 신호는, 크리스탈 오실레이터 (XO), 전압 제어된 크리스탈 오실레이터 (VCXO), 온도 보상된 크리스탈 오실레이터 (TCXO), 또는 정확한 주파수를 갖는 몇몇 다른 타입의 오실레이터에 기초하여 생성될 수도 있다. REF 신호의 주파수는 오실레이터 신호의 주파수보다 훨씬 더 낮을 수도 있다. 예를 들어, fref 는 수십 MHz 일 수도 있지만, fosc 는 수 GHz 일 수도 있다.
DPLL (100) 의 피드백 경로에서, 분할기 (132) 는 오실레이터 (130) 로부터 오실레이터 신호를 수신하고, 그 오실레이터 신호를 정수 팩터 (예를 들어, 1, 2, 3, 4, 등) 로 주파수 분할하며, 무선 주파수 (RF) 클록을 제공한다. RF 누산기 (140) 는 각각의 RF 클록 사이클에 대해 일만큼 증분한다. 래치 (142) 는, REF 신호에 의해 트리거링될 경우 RF 누산기 (140) 의 출력을 래치하며, 코오스 (coarse) 출력 위상을 제공한다. TDC (150) 는 RF 클록 및 REF 신호를 수신하고, REF 신호에 의해 트리거링될 경우 RF 클록의 위상을 결정하며, RF 클록과 REF 신호 사이의 정확한 위상차를 나타내는 TDC 출력을 제공한다. TDC (150) 는, REF 신호의 해상도를 초과하는 오실레이터 (130) 의 위상 정보를 양자화하고, DPLL (100) 에 대한 부분 위상 센서를 구현한다. 합산기 (144) 는 래치 (142) 로부터의 코오스 출력 위상과 TDC 출력을 합산하며, 오실레이터 (130) 의 위상의 추정치인 피드백 위상을 제공한다.
통상적으로, 디지털 회로에 의해 소비되는 전력의 양은, 디지털 회로를 트리거링하는데 사용되는 클록의 주파수에 관련된다. DPLL (100) 내의 대부분의 회로 블록들은, 비교적 낮은 주파수를 가질 수도 있는 REF 신호에 기초하여 동작할 수도 있다. RF 누산기 (140) 및 TDC (150) 는, REF 신호보다 주파수에서 다수배 더 높을 수도 있는 RF 클록에 기초하여 동작한다. 따라서, RF 누산기 (140) 및 TDC (150) 는, DPLL (100) 의 총 전력 소비의 큰 부분 (예를 들어, 약 50%) 을 담당할 수도 있다. 분할기 (132) 는 오실레이터 신호를 분할하고, 더 낮은 주파수로 RF 클록을 제공하며, 이는, RF 누산기 (140) 및 TDC (150) 에 의한 전력 소비를 감소시킬 수도 있다. 추가적인 전력 감소는, DPLL (100) 이 클록킹된 이후 RF 누산기 (140) 를 디스에이블시킴으로써 달성될 수도 있다. 발명의 명칭이 "부분적인 입력 및 출력 위상들에 기초하여 동작하는 디지털 위상-록 루프 (DIGITAL PHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUT PHASES)" 이고 2007년 11월 29일자로 출원되고, 공동으로 양도된 미국 특허 출원 제 11/947,587 호에 설명된 바와 같이, RF 누산기 (140) 가 디스에이블되는 동안, 위상 에러는, TDC (150) 로부터의 정확한 출력 위상 및 입력 누산기 (114) 로부터의 입력 위상의 정확한 부분에 기초하여 결정될 수도 있다. 후술될 바와 같이, 추가적인 전력 감소는, TDC (150) 를 동적으로 게이팅 온 및 오프함으로써 달성될 수도 있다.
도 2는 도 1의 TDC (150) 의 일 설계의 개략도를 도시한다. TDC (150) 는, REF 신호의 위상에 대해 RF 클록의 위상을 비교하며, 검출된 위상차를 다수의 (B) 비트 해상도로 제공한다.
TDC (150) 는, Z＝2B 개의 지연 엘리먼트들 (210a 내지 210z), Z개의 D 플립-플롭 (220a 내지 220z), 및 온도계-바이너리 변환기 (230) 를 포함한다. 지연 엘리먼트들 (210a 내지 210z) 은 직렬로 커플링되며, 지연 엘리먼트 (210a) 는 RF 클록을 수신한다. 각각의 지연 엘리먼트 (210) 는, 원하는 지연 해상도를 획득하기 위해 인버터들 및/또는 다른 타입의 로직 엘리먼트들로 구현될 수도 있다. 지연 엘리먼트들 (210a 내지 210z) 은 약 일 RF 클록 사이클의 총 지연을 제공할 수도 있다. 예를 들어, RF 클록 주파수가 2GHz 이면, 일 RF 클록 사이클은 500 피코초 (ps) 이며, 각각의 지연 엘리먼트 (210) 는 약 500/Z ps 의 지연을 제공할 수도 있다.
D 플립-플롭들 (220a 내지 220z) 은, 각각, 지연 엘리먼트들 (210a 내지 210z) 의 출력들에 커플링된 D 개의 입력들을 갖고, 그들의 클록 입력들은 REF 신호를 수신한다. 각각의 D 플립-플롭 (220) 은 관련 지연 엘리먼트 (210) 의 출력을 샘플링하며, 샘플링된 출력을 변환기 (230) 에 제공한다. 로직 로우 (logic low) 에서의 D 플립-플롭들의 수에 대한 로직 하이 (logic high) 에서의 D 플립-플롭들의 수는, RF 클록과 REF 신호 사이의 위상차를 나타낸다. 이러한 위상차는 1/Z RF 클록 사이클의 해상도를 가질 수도 있다. 인버터 (228) 는 REF 신호를 수신하며, 인버팅된 REF 신호를 변환기 (230) 에 제공한다. 변환기 (230) 는 D 플립-플롭들 (220a 내지 220z) 로부터 Z개의 출력들을 수신하고, 인버팅된 REF 신호에 의해 트리거링될 경우 이들 Z개의 출력들을 B비트 바이너리 값으로 변환하며, TDC 출력에서 B비트 바이너리 값을 제공한다.
일반적으로, TDC (150) 는 임의의 수의 비트 해상도로 설계될 수도 있다. 예를 들어, B는 원하는 지연 해상도, 소정의 집적 회로 (IC) 프로세스에 이용가능한 최소의 지연 등에 의존하여 8 이상일 수도 있다. 원하는 지연 해상도는, DPLL (100) 이 사용되는 애플리케이션, RF 클록 주파수 등에 의존할 수도 있다.
도 3은 도 2의 TDC (150) 내의 다양한 신호들의 타이밍도를 도시한다. RF 클록은 도 3의 상단에 도시되어 있다. 지연 엘리먼트들 (210a 내지 210z) 로부터의 Z개의 지연된 신호들 D1 내지 DZ 는, 각각, RF 클록의 아래에 도시되어 있다. D1 내지 DZ 신호들은, 점차 더 많은 지연 엘리먼트들을 통해 점차 더 많은 양만큼 지연된다. D1 내지 DZ 신호들은 REF 신호의 리딩/상승 에지로 래치될 수도 있으며, 이는, 이들 지연된 신호들의 리딩 에지들에 관한 임의의 시간에서 발생할 수도 있다. D 플립-플롭 (220a 내지 220z) 로부터의 Z개의 래치된 신호들 (Q1 내지 QZ) 은, 각각, 변환기 (230) 에 제공된다.
상술된 바와 같이, RF 클록 주파수는 REF 신호 주파수보다 다수배 더 높을 수도 있다. 예를 들어, RF 클록은 2GHz 에 존재할 수도 있고, REF 신호는 57MHz 에 존재할 수도 있으며, 약 35개의 RF 클록 사이클들은 각각의 REF 신호 사이클에 존재할 수도 있다. Z개의 지연 엘리먼트들 (210a 내지 210z) 은 RF 클록에서 동작하며, 그들의 출력은 각각의 RF 클록 사이클에서 트랜지션할 수도 있다. 또한, 정확한 위상 해상도를 획득하기 위해 직렬로 커플링된 많은 지연 엘리먼트들 (210) 이 존재할 수도 있다. 따라서, 지연 엘리먼트들 (210) 은, 그들의 높은 동작 주파수 및 많은 수의 지연 엘리먼트들로 인해 더 큰 양의 전력을 소비할 수도 있다.
일 양태에서, 더 적은 양의 시간 동안 TDC가 위상 정보를 캡쳐할 수 있기 위해 동적으로 인에이블시키고 나머지 시간 동안 TDC를 디스에이블시킴으로써, 더 적은 전력 소비가 TDC (150) 에 대해 달성될 수도 있다. 이것은, REF 신호의 각각의 리딩 에지 주변의 작은 윈도우 동안을 제외하고 RF 클록을 게이팅 오프함으로써 달성될 수도 있다. 도 3에 도시된 바와 같이, Z개의 지연 엘리먼트들 (210a 내지 210z) 의 출력들은 매 REF 신호 사이클 당 하나만 캡쳐된다. REF 신호는 각각의 리딩 에지 주변의 작은 윈도우를 생성하기 위해 사용될 수도 있다. TDC (150) 는 위상 정보를 획득하기 위해 이러한 작은 윈도우 동안 인에이블될 수도 있으며, 전력을 보존하기 위해 그 윈도우의 외부에서 디스에이블될 수도 있다.
도 4는 게이팅된 TDC 를 갖는 DPLL (400) 의 일 설계의 블록도를 도시한다. 이러한 설계에서, DPLL (400) 은, 도 1의 DPLL (100) 내의 모든 회로 블록들을 포함한다. DPLL (400) 은, 분할기 (132) 로부터의 RF 클록 및 REF 신호를 수신하는 클록 제어 유닛 (148) 을 더 포함한다. 제어 유닛 (148) 은, REF 신호의 리딩 에지들 주변에서 시간의 일부 동안에만 인에이블되는 게이팅된 RF 클록을 생성한다. 또한, 제어 유닛 (148) 은 TDC (150) 에 대한 제 1 레퍼런스 (REF1) 신호, 및 입력 누산기 (114), 래치 (142), 및 DPLL (400) 내의 다른 블록들에 대한 또 다른 레퍼런스 (REFA) 신호를 생성한다.
도 5는 도 4의 클록 제어 유닛 (148) 내의 다양한 신호들의 타이밍도를 도시한다. RF 클록은 도 5의 상단에 도시되어 있고, REF 신호는 RF 클록 아래에 도시되어 있다. REF1 신호는 Tdelay1 의 지속기간만큼 REF 신호를 지연시킴으로써 획득된다. 제 2 레퍼런스 (REF2) 신호는 Tdelay2 의 지속기간만큼 REF1 신호를 지연시킴으로써 획득된다. 인에이블 신호는, REF 신호 및 REF2 신호에 기초하여 생성된다. 인에이블 신호는 REF 신호의 리딩 에지로부터 REF2 신호의 리딩 에지까지 로직 하이에 존재하고, 나머지 시간 동안 로직 로우에 존재한다. RF 클록은, RF 클록의 하나 이상의 클록들을 포함할 수도 있는 게이팅된 RF 클록을 생성하기 위해 인에이블 신호로 게이팅된다. REF 신호의 리딩 에지는 RF 클록 게이팅을 턴 온하기 위해 사용된다. REF2 신호의 리딩 에지는 RF 클록 게이팅을 턴 오프하기 위해 사용된다. REF1 신호의 리딩 에지는 TDC (150) 내의 코어 회로들을 트리거링 및 인에이블하기 위해 사용된다.
도 2를 다시 참조하면, (RF 클록 대신) 게이팅된 RF 클록이 지연 엘리먼트 (210a) 에 제공될 수도 있다. (REF 신호 대신) REF1 신호가, D 플립-플롭 (220a 내지 220z) 의 클록 입력들 및 인버터 (228) 에 제공될 수도 있다.
도 6은, 게이팅된 RF 클록을 갖는 도 2의 TDC (150) 내의 다양한 신호들의 타이밍도를 도시한다. RF 클록 및 인에이블 신호는 참조를 위해 도 6의 상단에 도시되어 있다. 게이팅된 RF 클록은 인에이블 신호 아래에 도시되어 있다. 지연 엘리먼트들 (210a 내지 210z) 로부터의 Z개의 지연된 신호들 D1 내지 DZ 는, 각각, 게이팅된 RF 클록 아래에 도시되어 있다. D1 내지 DZ 신호들은 REF1 신호의 리딩 에지에 의해 래치되며, 이는, 인에이블 신호 상의 활성 윈도우 동안 발생한다. D 플립-플롭들 (220a 내지 220z) 로부터의 Z개의 래치된 신호들 (Q1 내지 QZ) 은, 각각, 변환기 (230) 에 제공된다.
도 6에 도시된 바와 같이, 오실레이터 (130) 의 위상 정보가 짧은 시간 주기 동안에만 필요하기 때문에, TDC (150) 의 기능은 RF 클록의 게이팅 온/오프에 영향을 받지 않는다. 게이팅된 RF 클록 및 D1 내지 DZ 신호들은, REF1 신호의 각각의 리딩 에지 주변의 시간 지속기간 동안 유효하다. 일반적으로, 게이팅된 RF 클록은, REF1 신호의 리딩 에지 이전의 임의의 수의 RF 클록 사이클, 및 그 리딩 에지 이후의 임의의 수의 RF 클록 사이클 동안 유효할 수도 있다. 그러나, 전력 소비를 감소시키기 위해, 게이팅된 RF 클록에서의 클록 사이클들의 수를 최소화하는 것이 바람직할 수도 있다. 인에이블 신호는 하나 또는 2개의 RF 클록 사이클만을 패스 (pass) 하도록 생성될 수도 있다. 일 설계에서, 인에이블 신호는, 리딩 에지 이전에 약 1개의 RF 클록 사이클, 및 REF1 신호의 리딩 에지 이후에 약 1개의 RF 클록 사이클을 패스할 수도 있다. 필요한 경우에만 TDC (150) 를 동적으로 제어하고 그 TDC를 인에이블시킴으로써, 전력의 큰 부분 (예를 들어, 90%) 이 TDC (150) 에 대해 절약될 수도 있다.
도 7은, 도 4의 클록 제어 유닛 (148) 의 일 설계의 개략도를 도시한다. 제어 유닛 (148) 내에서, 프로그래밍가능 지연 유닛 (712) 은 REF 신호를 수신하고, 그 REF 신호를 Tdelay1 만큼 지연시키며, REF1 신호를 제공한다. 프로그래밍가능 지연 유닛 (714) 은 REF1 신호를 수신하고, 그 REF1 신호를 Tdelay2 만큼 지연시키며, REF2 신호를 제공한다. 인에이블 신호 상의 활성 윈도우의 지속기간 뿐만 아니라 이러한 윈도우에 대한 REF1 신호의 리딩 에지의 위치는, 고정 또는 구성가능한 지연들인 Tdelay1 및 Tdelay2 에 의해 결정된다. 인버터 (716) 는 REF2 신호를 인버팅하고, 인버팅된 REF2 신호를 제공한다. AND 게이트 (718) 는 인버팅된 REF2 신호 및 REF 신호를 수신하고, 인에이블 신호를 제공한다. AND 게이트 (720) 는 인에이블 신호 및 RF 클록을 수신하며, 게이팅된 RF 클록을 제공한다. AND 게이트 (720) 는, RF 클록을 스위칭 온 및 오프하는 게이팅 회로이다.
D 플립-플롭들 (722 및 724) 은 직렬로 커플링되어 있다. D 플립-플롭 (722) 은 그의 D 입력에서 REF1 신호 및 그의 클록 입력에서 RF 클록을 수신한다. D 플립-플롭 (724) 은 그의 D 입력에서 D 플립-플롭 (722) 의 Q 출력 및 그의 클록 입력에서 RF 클록을 수신하고, REFA 신호를 제공한다. D 플립-플롭 (722 및 724) 은, REFA 신호가 RF 클록과 시간 정렬되도록 REF1 신호를 리클록킹 (reclock) 한다.
도 8은, 프로그래밍가능 지연 유닛 (714) 에 대해 또한 사용될 수도 있는, 프로그래밍가능 지연 유닛 (712) 의 일 설계의 개략도를 도시한다. 이러한 설계에서, 프로그래밍가능 지연 유닛 (712) 은 직렬로 커플링된 K개의 지연 엘리먼트들 (810a 내지 810k) 을 포함한다. 지연 엘리먼트 (810a) 는 REF 신호를 수신한다. 멀티플렉서 (Mux) (820) 는 지연 엘리먼트들 (810a 내지 810k) 의 출력들을 수신하고, 하나의 지연 엘리먼트 (810) 의 출력을 REF1 신호로서 제공한다. 선택 신호는, 원하는 양의 지연을 획득하기 위해 적절한 수의 지연 엘리먼트들 (810) 을 선택할 수도 있다. 선택할 지연 엘리먼트들 (810) 의 수는, RF 클록의 주파수, 각각의 지연 엘리먼트에 의해 제공된 지연의 양 등과 같은 다양한 팩터들에 기초할 수도 있다.
일 설계에서, 프로그래밍가능 지연 유닛 (712) 에 의한 지연의 양 Tdelay1 및/또는 프로그래밍가능 지연 유닛 (714) 에 의한 지연의 양 Tdelay2 은, RF 클록 주파수에 기초하여 변할 수도 있다. 예를 들어, 오실레이터 (130) 는 1.5GHz 와 4GHz 사이에서 동작할 수도 있으며, Tdelay1 및/또는 Tdelay2 는 RF 클록 주파수에 반비례할 수도 있다.
도 4 및 도 7은, RF 클록을 게이팅 온 및 오프함으로써 TDC (150) 가 인에이블 및 디스에이블되는 일 설계를 도시한다. 또한, TDC (150) 는, 전력 소비를 감소시키기 위해 다른 방식으로 인에이블 및 디스에이블될 수도 있다.
도 9는, 게이팅된 TDC를 갖는 DPLL을 동작시키기 위한 프로세스 (900) 의 일 설계를 도시한다. 인에이블 신호는, 메인 레퍼런스 신호 (예를 들어, REF 신호) 에 기초하여 (예를 들어, 그 신호에만 기초하여) 생성될 수도 있다 (블록 912). 블록 912의 일 설계에서, 메인 레퍼런스 신호는 제 1 레퍼런스 신호 (예를 들어, REF1 신호) 를 획득하기 위해 제 1 지속기간만큼 지연될 수도 있고, 제 1 레퍼런스 신호는 제 2 레퍼런스 신호 (예를 들어, REF2 신호) 를 획득하기 위해 제 2 지속기간만큼 지연될 수도 있다. 제 1 및/또는 제 2 지속기간은 프로그래밍가능할 수도 있으며, 메인 클록 신호 (예를 들어, RF 클록) 의 주파수에 기초하여 선택될 수도 있다. 인에이블된 신호는 (도 7에 도시된 바와 같이) 메인 레퍼런스 신호 및 제 2 레퍼런스 신호에 기초하여 생성될 수도 있으며, 제 1 및 제 2 지속기간 동안 활성일 수도 있다. 메인 클록 신호는 오실레이터로부터의 직접적인 신호일 수도 있거나, 그 오실레이터의 출력을 주파수 분할함으로써 획득될 수도 있다.
TDC는 인에이블 신호에 기초하여 인에이블 및 디스에이블될 수도 있다 (블록 914). 블록 914의 일 설계에서, 메인 클록 신호는, 제 1 클록 신호 (예를 들어, 게이팅된 RF 클록) 를 획득하기 위해 인에이블 신호로 게이팅될 수도 있다. 메인 클록 신호는 연속적일 수도 있다. 제 1 클록 신호는 제 1 레퍼런스 신호의 각각의 리딩 에지 주변에서 적어도 하나의 클록 사이클을 가질 수도 있으며, 나머지 시간 동안 게이팅 오프될 수도 있다. TDC는 게이팅된 제 1 클록 신호에 기초하여 인에이블 및 디스에이블될 수도 있다. 또한, TDC는 다른 방식으로 인에이블 및 디스에이블될 수도 있다. 제 1 클록 신호와 제 1 레퍼런스 신호 사이의 위상차를 나타내는 TDC 출력은, TDC가 인에이블될 경우 획득될 수도 있다 (블록 916). RF 누산기는, DPLL이 록킹되지 않을 경우 인에이블될 수도 있고, DPLL이 록킹된 이후 디스에이블될 수도 있다 (블록 918).
여기에 설명되어 있는 게이팅된 TDC를 갖는 DPLL은, 통신, 컴퓨팅, 네트워킹, 개인용 전자기기 등과 같은 다양한 애플리케이션에 대해 사용될 수도 있다. 예를 들어, DPLL은, 무선 통신 디바이스, 셀룰러 전화기, 개인 휴대 정보 단말기 (PDA), 핸드헬드 디바이스, 게이밍 디바이스, 컴퓨팅 디바이스, 랩탑 컴퓨터, 소비자 전자 디바이스, 개인용 컴퓨터, 코드리스 전화기 등에 대해 사용될 수도 있다. 무선 통신 디바이스에서의 DPLL의 일 예시적인 사용이 후술된다.
도 10은, 무선 통신 시스템에 대한 무선 통신 디바이스 (1000) 의 일 설계의 블록도를 도시한다. 무선 디바이스 (1000) 는 셀룰러 전화기, 단말기, 핸드셋, 무선 모뎀 등일 수도 있다. 무선 통신 시스템은, 코드 분할 다중 액세스 (CDMA) 시스템, 이동 통신을 위한 글로벌 시스템 (GSM) 시스템 등일 수도 있다.
무선 디바이스 (1000) 는, 수신 경로 및 송신 경로를 통해 양방향 통신을 제공할 수 있다. 수신 경로 상에서, 기지국 (미도시) 에 의해 송신된 신호들은 안테나 (1010) 에 의해 수신되고 수신기 (1012) 에 제공된다. 수신기 (1012) 는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 샘플들을 섹션 (1020) 에 제공한다. 송신 경로 상에서, 송신기 (1016) 는 섹션 (1020) 으로부터 송신될 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하며, 안테나 (1010) 를 통해 기지국으로 송신되는 변조된 신호를 생성한다. 수신기 (1012) 및 송신기 (1016) 는 CDMA, GSM 등을 지원할 수도 있다.
섹션 (1020) 은, 예를 들어, 모뎀 프로세서 (1022), 감소된 명령 세트 컴퓨터/디지털 신호 프로세서 (RISC/DSP) (1024), 제어기/프로세서 (1026), 메모리 (1028), 입력/출력 (I/O) 회로 (1030), 및 DPLL/오실레이터 (1032) 와 같은 다양한 프로세싱, 인터페이스 및 메모리 유닛들을 포함한다. 모뎀 프로세서 (1022) 는, 데이터 송신 및 수신을 위한 프로세싱, 예를 들어, 인코딩, 변조, 복조, 디코딩 등을 수행할 수도 있다. RISC/DSP (1024) 는 무선 디바이스 (1000) 에 대한 일반적이고 특수화된 프로세싱을 수행할 수도 있다. 제어기/프로세서 (1026) 는, 섹션 (1020) 내의 다양한 유닛들의 동작을 안내할 수도 있다. 메모리 (1028) 는, 섹션 (1020) 내의 다양한 유닛들에 대한 데이터 및/또는 명령들을 저장할 수도 있다. I/O 회로 (1030) 는 외부 I/O 디바이스들 (1040) 과 통신할 수도 있다.
DPLL/오실레이터 (1032) 는 섹션 (1020) 내의 프로세싱 유닛들에 대한 클록들을 생성할 수도 있고, 또한, REF 신호를 생성할 수도 있다. DPLL/오실레이터 (1014) 는, 주파수 하향변환 및/또는 복조를 위하여 수신기 (1012) 에 의해 사용되는 수신 LO 신호를 생성할 수도 있다. DPLL/오실레이터 (1018) 는, 주파수 상향변환 및/또는 변조를 위하여 송신기 (1016) 에 의해 사용되는 송신 LO 신호를 생성할 수도 있다. DPLL/오실레이터 (1014, 1018 및/또는 1032) 는 도 4의 DPLL (400) 및 오실레이터 (130) 으로 구현될 수도 있다. 레퍼런스 오실레이터 (1042) 는, DPLL/오실레이터 (1032) 및/또는 다른 DPLL/오실레이터에 대한 정확한 클록 신호를 생성할 수도 있다. 레퍼런스 오실레이터 (1042) 는 XO, VCXO, TCXO 등일 수도 있다.
여기에 설명되어 있는 게이팅된 TDC를 갖는 DPLL은, 광범위한 범위의 주파수들에 걸쳐 동작할 수도 있는 수신기 (1012) 및/또는 송신기 (1016) 에서의 주파수 통합을 위해 사용될 수도 있다. DPLL은 ADPLL (all-digital phase-locked loop) 를 구현하기 위해 DCO와 함께 사용될 수도 있다.
여기에 설명되어 있는 게이팅된 TDC를 갖는 DPLL은, IC, 아날로그 IC, RF IC (RFIC), 믹싱된-신호 IC, 주문형 집적 회로 (ASIC), 배선 회로 기판 (PCB), 전자 디바이스 등 상에서 구현될 수도 있다. 또한, DPLL은, 상보성 금속 산화물 반도체 (CMOS), N-채널 MOS (NMOS), P-채널 MOS (PMOS), 바이폴라 접합 트랜지스터 (BJT), 바이폴라-CMOS (BiCMOS), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수도 있다. DPLL은 딥 서브-미크론 RFCMOS 트랜지스터들로 구현될 수도 있으며, 양호한 성능 및 높은 레벨의 집적을 달성할 수 있을 수도 있다.
여기에 설명되어 있는 게이팅된 TDC를 갖는 DPLL을 구현하는 장치는 단독형 디바이스일 수도 있거나, 더 큰 디바이스의 일부일 수도 있다. 디바이스는, (i) 단독형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수도 있는 하나 이상의 IC들의 세트, (iii) RF 수신기 (RFR) 또는 RF 송신기/수신기 (RTR) 와 같은 RFIC, (iv) 이동국 모뎀 (MSM) 과 같은 ASIC, (v)다른 디바이스들 내에 삽입도리 수도 있는 모듈, (vi) 수신기, 셀룰러 전화기, 무선 디바이스, 핸드셋, 또는 이동 유닛, (vii) 등일 수도 있다.
본 발명의 이전의 설명은 당업자가 본 발명을 제조 또는 이용할 수 있도록 제공된다. 본 발명에 대한 다양한 변형들은 당업자에게는 용이하게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어나지 않고도 다른 변경들에 적용될 수도 있다. 따라서, 본 발명은 여기에 설명된 예들 및 설계들로 제한하려는 것이 아니라, 여기에 개시된 원리들 및 신규한 특성들에 부합하는 최광의 범위를 허여하려는 것이다.

Claims (25)

  1. 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC); 및
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 인에이블 및 디스에이블시키도록 구성되는 제어 유닛을 포함하고,
    상기 제어 유닛은, 상기 메인 레퍼런스 신호에만 기초하여 상기 인에이블 신호를 생성하도록 구성되는, 장치.
  2. 삭제
  3. 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC); 및
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 인에이블 및 디스에이블시키도록 구성되는 제어 유닛을 포함하고,
    상기 제어 유닛은, 제 2 레퍼런스 신호를 획득하기 위해 상기 메인 레퍼런스 신호를 지연시키고, 상기 메인 레퍼런스 신호 및 상기 제 2 레퍼런스 신호에 기초하여 상기 인에이블 신호를 생성하도록 구성되는, 장치.
  4. 제 3 항에 있어서,
    상기 제어 유닛은, 상기 제 2 레퍼런스 신호를 획득하기 위해 상기 제 1 클록 신호의 주파수에 기초하여 선택된 프로그래밍가능한 지속기간만큼 상기 메인 레퍼런스 신호를 지연시키도록 구성되며,
    상기 인에이블 신호는 상기 프로그래밍가능한 지속기간 동안 활성인, 장치.
  5. 제 3 항에 있어서,
    상기 제어 유닛은,
    제 1 지속기간만큼 상기 메인 레퍼런스 신호를 지연시키고 상기 제 1 레퍼런스 신호를 제공하도록 구성되는 제 1 지연 유닛, 및
    제 2 지속기간만큼 상기 제 1 레퍼런스 신호를 지연시키기고 상기 제 2 레퍼런스 신호를 제공하도록 구성되는 제 2 지연 유닛을 포함하며,
    상기 인에이블 신호는 상기 제 1 지속기간 및 상기 제 2 지속기간 동안 활성인, 장치.
  6. 제 1 항에 있어서,
    상기 제어 유닛은, 상기 제 1 클록 신호를 획득하기 위해 상기 인에이블 신호로 메인 클록 신호를 게이팅하도록 구성되며,
    상기 메인 클록 신호는 연속이고, 상기 제 1 클록 신호는, 상기 제 1 레퍼런스 신호의 각각의 리딩 에지 주변에서 적어도 하나의 클록 사이클을 가지며, 나머지 시간 동안 게이팅 오프되는, 장치.
  7. 제 6 항에 있어서,
    오실레이터 신호를 주파수 분할하고, 상기 메인 클록 신호를 제공하도록 구성되는 분할기를 더 포함하는, 장치.
  8. 제 1 항에 있어서,
    상기 TDC는,
    직렬로 커플링되며, 상기 제 1 클록 신호를 수신하도록 구성되는 복수의 지연 엘리먼트들,
    상기 복수의 지연 엘리먼트들에 커플링되며, 데이터 입력에서 상기 복수의 지연 엘리먼트들의 출력들 및 클록 입력에서 상기 제 1 레퍼런스 신호를 수신하도록 구성되는 복수의 플립-플롭들, 및
    상기 복수의 플립-플롭들의 출력을 수신하고 상기 TDC 출력을 제공하도록 구성되는 변환기를 포함하는, 장치.
  9. 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC);
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 인에이블 및 디스에이블시키도록 구성되는 제어 유닛; 및
    메인 클록 신호를 수신하고 상기 메인 클록 신호의 사이클들의 수를 카운팅하도록 구성되는 무선 주파수 (RF) 누산기를 포함하고,
    상기 RF 누산기 및 상기 TDC는 디지털 위상-록 루프 (DPLL) 의 일부이고,
    상기 RF 누산기는, 상기 DPLL이 록킹되지 않을 경우 인에이블되고, 상기 DPLL이 록킹된 이후 디스에이블되는, 장치.
  10. 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC); 및
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 디스에이블시키도록 구성되는 제어 유닛을 포함하고,
    상기 제어 유닛은, 상기 메인 레퍼런스 신호에만 기초하여 상기 인에이블 신호를 생성하도록 구성되는, 집적 회로.
  11. 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC); 및
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 디스에이블시키도록 구성되는 제어 유닛을 포함하고,
    상기 제어 유닛은, 제 2 레퍼런스 신호를 획득하기 위해 상기 메인 레퍼런스 신호를 지연시키고, 상기 메인 레퍼런스 신호 및 상기 제 2 레퍼런스 신호에 기초하여 상기 인에이블 신호를 생성하도록 구성되는, 집적 회로.
  12. 제 11 항에 있어서,
    상기 제어 유닛은, 상기 제 2 레퍼런스 신호를 획득하기 위해 상기 제 1 클록 신호의 주파수에 기초하여 선택된 프로그래밍가능한 지속기간만큼 상기 메인 레퍼런스 신호를 지연시키도록 구성되며,
    상기 인에이블 신호는 상기 프로그래밍가능한 지속기간 동안 활성인, 집적 회로.
  13. 제 11 항에 있어서,
    상기 제어 유닛은,
    제 1 지속기간만큼 상기 메인 레퍼런스 신호를 지연시키고 상기 제 1 레퍼런스 신호를 제공하도록 구성되는 제 1 지연 유닛, 및
    제 2 지속기간만큼 상기 제 1 레퍼런스 신호를 지연시키기고 상기 제 2 레퍼런스 신호를 제공하도록 구성되는 제 2 지연 유닛을 포함하며,
    상기 인에이블 신호는 상기 제 1 지속기간 및 상기 제 2 지속기간 동안 활성인, 집적 회로.
  14. 제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC); 및
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 디스에이블시키도록 구성되는 제어 유닛을 포함하고,
    상기 제어 유닛은, 상기 제 1 클록 신호를 획득하기 위해 상기 인에이블 신호로 메인 클록 신호를 게이팅하도록 구성되며,
    상기 메인 클록 신호는 연속이고, 상기 제 1 클록 신호는, 상기 제 1 레퍼런스 신호의 각각의 리딩 에지 주변에서 적어도 하나의 클록 사이클을 가지며, 나머지 시간 동안 게이팅 오프되는, 집적 회로.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 디지털 위상-록 루프 (DPLL) 를 포함하며,
    상기 DPLL은,
    제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC); 및
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 인에이블 및 디스에이블시키도록 구성되는 제어 유닛을 포함하고,
    상기 제어 유닛은, 상기 메인 레퍼런스 신호에만 기초하여 상기 인에이블 신호를 생성하도록 구성되는, 무선 디바이스.
  24. 디지털 위상-록 루프 (DPLL) 를 포함하며,
    상기 DPLL은,
    제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC);
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 인에이블 및 디스에이블시키도록 구성되는 제어 유닛; 및
    메인 클록 신호를 수신하고, 상기 메인 클록 신호의 사이클들의 수를 카운팅하도록 구성되는 무선 주파수 (RF) 누산기를 포함하고,
    상기 RF 누산기는, 상기 DPLL이 록킹되지 않을 경우 인에이블되고, 상기 DPLL이 록킹된 이후 디스에이블되는, 무선 디바이스.
  25. 디지털 위상-록 루프 (DPLL) 를 포함하며,
    상기 DPLL은,
    제 1 클록 신호 및 제 1 레퍼런스 신호를 수신하고, 상기 제 1 클록 신호와 상기 제 1 레퍼런스 신호 사이의 위상차를 나타내는 시간-디지털 변환기 (TDC) 출력을 제공하도록 구성되는 시간-디지털 변환기 (TDC);
    메인 레퍼런스 신호에 기초하여 인에이블 신호를 생성하고, 상기 인에이블 신호에 기초하여 상기 TDC를 인에이블 및 디스에이블시키도록 구성되는 제어 유닛;
    변조 신호를 프로세싱하고 입력 위상 신호를 제공하도록 구성되는 제 1 변조 경로; 및
    상기 변조 신호를 프로세싱하고 스케일링된 변조 신호를 제공하도록 구성되는 제 2 변조 경로를 포함하고,
    상기 입력 위상 신호는 루프 필터 이전에 적용되고, 상기 스케일링된 변조 신호는 상기 루프 필터 이후에 적용되는, 무선 디바이스.
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