KR101033775B1 - 데이터 신호를 이용하여 내부 클락신호를 발생하는 내부 클락 발생회로 및 발생 방법 및 회로 - Google Patents

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Abstract

데이터 신호를 이용하여 내부 클락신호를 발생하는 내부 클락 발생회로 및 발생 방법 및 회로이 개시된다. 본 발명의 내부 클락 발생회로에서, 내부 클락 신호는 데이터 신호의 천이에 응답하여 천이되며, 데이터 신호(DIN)가 천이되지 않는 경우에도, 일정한 대기 시간(TW)마다 교호적으로 천이된다. 상기 본 발명의 내부 클락 발생회로에 의하면, 별도의 외부 클락 신호의 제공없이도 내부 클락 신호를 생성할 수 있으므로, 회로의 구성이 간단하게 되며, 또한, 락킹이 요구되지 않으므로, 동작 시간이 감소된다. 그리고, 내부 클락 신호가 상기 데이터 신호에 의존하여 발생되므로, 데이터의 셋업-홀드(set-up hold)가 용이하게 컨트롤된다.

Description

데이터 신호를 이용하여 내부 클락신호를 발생하는 내부 클락 발생회로 및 발생 방법 및 회로{Internal Clock Generating Circuit and Method using Data Signal to generate Internal Clock Signal}
본 발명은 내부 클락 발생회로 및 발생 방법에 관한 것으로서, 특히 데이터 신호를 이용하여 내부 클락신호를 발생하는 내부 클락 발생회로 및 발생 방법에 관한 것이다.
대부분의 반도체 칩은 내부 클락 신호를 사용하며, 또한 내부 클락 신호를 생성하는 내부 클락 발생회로를 내장한다. 이때, 상기 내부 클락 신호는 반도체 칩의 내부의 다양한 신호들을 하나의 기준 시간으로 제어하여, 외부에서 제공되는 데이터 신호가 적절히 처리되도록 한다.
종래의 내부 클락 발생회로는 주로 PLL이나 DLL을 이용하여 구현되는 방식으로, 외부 클락신호를 락킹(locking)하여 내부 클락신호를 생성한다. 그런데, 이러한 종래의 내부 클락 발생회로에서는, 별도의 외부 클락 신호가 요구되므로, 외부 클락신호를 공급하기 위한 별도의 공급라인 등 복잡한 구성이 요구되며, 또한, 동작 초기에 상기 외부 클락 신호를 락킹하기 위한 별도의 락킹 시간이 요구되는 문제점을 지닌다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 별도의 외부 클락 신호를 사용하지 않고, 내부 클락 신호를 발생하는 내부 클락 발생회로 및 방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 내부 클락 발생회로에 관한 것이다. 본 발명의 내부 클락 발생회로는 데이터 신호의 천이를 감지하는 천이 감지 블락; 및 주기 확인 모드에서 상기 데이터 신호의 단위 주기를 확인하여 주기 디지털 데이터를 생성하며, 내부 클락 발생 모드에서 상기 천이 감지 블락에서 감지되는 상기 데이터 신호의 천이에 대하여 대기 시간에 따라 천이하는 내부 클락신호를 발생하는 내부 클락 발생 블락으로서, 상기 대기 시간은 상기 주기 디지털 데이터에 의하여 결정되는 상기 내부 클락 발생 블락을 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 내부 클락 발생방법에 관한 것이다. 본 발명의 내부 클락 발생방법은 주기 확인 모드에서 데이터 신호의 단위 주기를 확인하여 주기 디지털 데이터를 생성하는 A)단계; 및 내부 클락 발생 모드에서 상기 데이터 신호의 천이로부터 대기 시간의 경과에 따라 반복하여 천이되는 내부 클락신호를 발생하는 B)단계로서, 상기 대기 시간은 상기 주기 디지털 데이터에 의하여 결정되는 상기 B)단계를 구비한다.
본 발명의 내부 클락 발생회로에서, 내부 클락 신호는 데이터 신호의 천이에 응답하여 천이되며, 데이터 신호(DIN)가 천이되지 않는 경우에도, 일정한 대기 시간(TW)마다 교호적으로 천이된다. 상기 본 발명의 내부 클락 발생회로에 의하면, 별도의 외부 클락 신호의 제공없이도 내부 클락 신호를 생성할 수 있으므로, 회로의 구성이 간단하게 되며, 또한, 락킹이 요구되지 않으므로, 동작 시간이 감소된다. 그리고, 내부 클락 신호가 상기 데이터 신호에 의존하여 발생되므로, 그리고, 내부 클락 신호가 상기 데이터 신호에 의존하여 발생되므로, 데이터의 셋업-홀드(set-up hold)가 용이하게 컨트롤된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 내부 클락 발생회로를 개략적으로 나타내는 블락도이다.
도 2는 도 1의 내부 클락 발생회로에서 주기 확인 모드의 동작을 설명하기 위한 도면이다.
도 3은 도 1의 천이 감지 블락을 구체적으로 나타내는 도면이다.
도 4는 도 1의 내부 클락 발생 파트를 자세히 나타내는 도면이다.
도 5는 도 4의 반주기 천이 유닛을 보다 자세히 나타내는 도면이다.
도 6은 도 5의 상승 감지 그룹을 자세히 나타내는 회로도이다.
도 7은 도 5의 하강 감지 그룹을 자세히 나타내는 회로도이다.
도 8은 도 5의 상승 구동 그룹을 구체적으로 나타내는 도면이다.
도 9는 도 5의 하강 구동 그룹을 구체적으로 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 내부 클락 발생회로의 주요신호의 동작을 설명하기 위한 타이밍도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 내부 클락 발생회로를 개략적으로 나타내는 블락도이다. 본 발명의 내부 클락 발생회로는 데이터 신호를 이용하여 내부 클락 신호를 생성한다. 이때, 상기 데이터 신호는 단위 시간별로 대응하는 논리상태를 가진다. 그러므로, 현재의 단위 시간에서의 상기 데이터 신호의 논리상태는 이전의 논리상태와 동일할 수도 있으며, 이전의 논리상태로부터 천이될 수도 있다.
도 1을 참조하면, 본 발명의 내부 클락 발생회로는 천이 감지 블락(100) 및 내부 클락 발생 블락(BGIC)을 구비한다.
상기 천이 감지 블락(100)은 데이터 신호의 천이(transition)를 감지하여 '천이 정보'를 제공한다. 본 실시예에서, 상기 '천이 정보'는 상승 천이 확인 신호(PCTA_R)와 하강 천이 확인 신호(PCTA_F)로 구성된다.
상기 내부 클락 발생 블락(BGIC)은 모드 신호(XMOD)가 "H"로 되는 주기 확인 모드(도 2의 MTDG)에서, 데이터 선을 통하여 제공되는 신호 즉, 상기 데이터 신호(DIN)의 단위 주기(도 2의 TCLK)를 확인하여 주기 디지털 데이터(TDIG)를 생성한다.
그리고, 상기 내부 클락 발생 블락(BGIC)은 모드 신호(XMOD)가 "L"로 되는 내부 클락 발생 모드(도 2의 MGIC)에서, 상기 천이 정보를 통하여 감지되는 상기 데이터 신호(DIN)의 천이로부터 대기 시간(도 2의 TW)의 경과에 따라 반복하여 천이되는 내부 클락신호(ICLK)를 발생한다. 이때, 상기 대기 시간(TW)은 상기 주기 디지털 데이터(TDIG)에 의하여 결정된다. 바람직한 실시예에서는, 상기 대기 시간(TW)은 상기 데이터 신호(DIN)의 단위 주기(TCLK)의 1/2이다.
이와 같이, 시간 개념의 단위 주기(TCLK)를 확인하여 디지털 데이터인 주기 디지털 데이터(TDIG)를 생성하고, 상기 주기 디지털 데이터(TDIG)를 이용하여 상기 대기 시간(TW)을 결정하는 것은 카운터(counter) 등을 이용하여 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는, 설명의 간략화를 위하여, 그에 대한 구체적인 기술은 생략된다.
도 3은 도 1의 천이 감지 블락(100)을 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 천이 감지 블락(100)은 상승 천이 확인부(110) 및 하강 천이 확인부(120)를 구비한다.
상승 천이 확인부(110)는 상기 데이터 신호(DIN)의 상승 천이에 응답하여 "L" 펄스로 발생되는 상기 상승 천이 확인 신호(PCTA_R)를 제공한다(도 10a의 t11들 참조).
그리고, 하강 천이 확인부(120)는 상기 데이터 신호(DIN)의 하강 천이에 응답하여 "L" 펄스로 발생되는 상기 하강 천이 확인 신호(PCTA_F)를 제공한다(도 10a의 t12들 참조).
다시 도 1을 참조하면, 상기 내부 클락 발생 블락(BGIC)은 구체적으로 내부 클락 발생 파트(200) 및 내부 클락 천이 파트(300)를 구비한다.
상기 내부 클락 발생 파트(200)는 상기 주기 확인 모드(MTDG)에서 상기 주기 디지털 데이터(TDIG)를 생성한다. 또한, 상기 내부 클락 발생 파트(200)는 상기 내부 클락 발생 모드(MGIC)에서 상기 천이 정보를 통하여 감지되는 상기 데이터 신호(DIN)의 천이로부터 상기 대기 시간의 경과에 따라 반복하여 "L" 펄스로 발생되는 클락 천이 신호(XCKT)를 제공한다.
도 4는 도 1의 내부 클락 발생 파트(200)를 자세히 나타내는 도면이다. 도 4를 참조하면, 상기 내부 클락 발생 파트(200)는 상승 천이 응답부(210), 하강 천이 응답부(220), 통합 천이 응답부(230) 및 내부 클락 천이부(PICT)를 구비한다.
상기 상승 천이 응답부(210)는 상승 천이 확인 신호(PCTA_R)에 응답하는 상승 천이 응답 신호(PCTB_R)를 발생한다. 이때, 상기 상승 천이 응답 신호(PCTB_R)는 상승 천이 확인 신호(PCTA_R)의 펄스의 후행단부(lagging edge)에 응답하여 "L" 펄스로 발생된다(도 10a의 t21들 참조).
상기 하강 천이 응답부(220)는 하강 천이 확인 신호(PCTA_F)에 응답하는 하강 천이 응답 신호(PCTB_F)를 발생한다. 이때, 상기 하강 천이 응답 신호(PCTB_F)는 하강 천이 확인 신호(PCTA_F)의 펄스의 후행단부에 응답하여 "L" 펄스로 발생된다(도 10a의 t22들 참조).
상기 통합 천이 응답부(230)는 상기 상승 천이 확인 신호(PCTA_R) 및 상기 하강 천이 확인 신호(PCTA_F)에 응답하는 리셋신호(RST)를 제공한다. 이때, 리셋신호(RST)는 상기 상승 천이 확인 신호(PCTA_R) 및 상기 하강 천이 확인 신호(PCTA_F)의 펄스의 선행단부(leading edge)에 응답하여 "L" 펄스로 발생된다(도 10a의 t23들 및 t24들 참조).
상기 내부 클락 천이부(PICT)는 상기 주기 확인 모드(MTDG)에서 상기 주기 디지털 데이터(TDIG)를 생성한다. 그리고, 상기 내부 클락 천이부(PICT)는 상기 내부 클락 발생 모드(MGIC)에서 상기 상승 천이 응답 신호(PCTB_R) 및 상기 하강 천이 응답 신호(PCTB_F)에 응답하는 상기 클락 천이 신호(XCKT)를 제공한다. 이때, 상기 클락 천이 신호(XCKT)는 상기 상승 천이 응답 신호(PCTB_R) 및 상기 하강 천이 응답 신호(PCTB_F)의 펄스에 응답하여 "L" 펄스로 발생된다. 또한, 상기 클락 천이 신호(XCKT)는 상기 내부 클락 발생 모드(MGIC)에서 상기 대기 시간(TW)마다 반복하여 펄스로 발생되되, 상기 리셋신호(RST)에 응답하여 펄스의 발생이 차단된다.
상기 내부 클락 천이부(PICT)는 구체적으로 반주기 천이 유닛(240) 및 클락 천이 생성 유닛(250)을 구비한다.
상기 반주기 천이 유닛(240)은 상기 주기 확인 모드(MTDG)에서 상기 주기 디지털 데이터(TDIG)를 생성하며, 상기 내부 클락 발생 모드(MGIC)에서 상승 반주기 신호(XHT_R) 및 하강 반주기 신호(XHT_F)를 발생한다.
이때, 상기 상승 반주기 신호(XHT_R)는 상기 상승 천이 응답 신호(PCTB_R)에 응답하여 상기 대기 시간(TW)의 지연으로 "L" 펄스를 발생한다(도 10a의 t31 참조). 그리고, 상기 상승 반주기 신호(XHT_R)는, 상기 하강 반주기 신호(XHT_F)의 펄스 발생에 대하여, 상기 대기 시간(TW)의 지연으로 "L" 펄스를 발생한다. 하지만, 상기 대기 시간(TW) 내에 상기 리셋신호(RST)의 펄스가 발생되면, 상기 상승 반주기 신호(XHT_R)의 펄스 발생은 차단된다(도 10a의 t32 참조).
그리고, 상기 하강 반주기 신호(XHT_F)는 상기 하강 천이 응답 신호(PCTB_F)에 응답하여 상기 대기 시간(TW)의 지연으로 "L" 펄스를 발생한다(도 10a의 t33 참조). 그리고, 상기 하강 반주기 신호(XHT_F)는, 상기 상승 반주기 신호(XHT_R)의 펄스 발생에 대하여, 상기 대기 시간(TW)의 지연으로 "L" 펄스를 발생한다. 하지만, 상기 대기 시간(TW) 내에 상기 리셋신호(RST)의 펄스가 발생되면, 상기 하강 반주기 신호(XHT_F)으 펄스 발생은 차단된다(도 10a의 t34 참조).
도 5는 도 4의 반주기 천이 유닛(240)을 보다 자세히 나타내는 도면이다. 도 5를 참조하면, 상기 반주기 천이 유닛(240)은 상승 감지 그룹(241), 상승 구동 그룹(243), 하강 감지 그룹(245) 및 하강 구동 그룹(247)을 구비한다.
상기 상승 감지 그룹(241)은 상기 상승 천이 응답 신호(PCTB_R), 상기 상승 반주기 신호(XHT_R), 상기 리셋신호(RST) 및 상기 하강 감지 그룹(245)에서 제공되는 하강 천이 구동 신호(EN_F)를 수신하며, 상승 천이 구동 신호(EN_R)를 제공한다. 이때, 상기 상승 천이 구동 신호(EN_R)는, 상기 리셋신호(RST)가 "H"의 활성화 상태에서 발생되는 상기 상승 천이 응답 신호(PCTB_R)의 펄스 및 하강 천이 구동 신호(EN_F)의 "L"로의 비활성화에 응답하여 "H"로 활성화되며(도 10a의 t41 및 t42 참조), 상기 리셋신호(RST) 및 상기 상승 반주기 신호(XHT_R)의 펄스에 응답하여, "L"로 비활성화된다(도 10a의 t43 및 t44 참조).
상기 상승 구동 그룹(243)은 상기 상승 천이 구동 신호(EN_R)를 수신하며, 상기 상승 반주기 신호(XHT_R)를 발생한다. 상기 상승 반주기 신호(XHT_R)는 상기 상승 천이 구동 신호(EN_R)의 "H"로의 활성화에 상기 대기 시간(TW)으로 지연하여 응답하여 "L"로 펄스를 발생한다(도 10a의 t45 참조). 이때, 상기 대기 시간(TW) 중에 상기 상승 천이 구동 신호(EN_R)의 "L"로의 비활성화가 발생되면, 상기 상승 반주기 신호(XHT_R)의 펄스는 발생이 차단되어 생성되지 않는다(도 10a의 t46 참조).
상기 하강 감지 그룹(245)은 상기 하강 천이 응답 신호(PCTB_F), 상기 하강 반주기 신호(XHT_F), 상기 리셋신호(RST) 및 상기 상승 감지 그룹(241)에서 제공되는 상승 천이 구동 신호(EN_R)를 수신하며, 하강 천이 구동 신호(EN_F)를 제공한다. 이때, 상기 하강 천이 구동 신호(EN_F)는, 상기 리셋신호(RST)가 "H"의 활성화 상태에서 발생되는 상기 하강 천이 응답 신호(PCTB_F)의 펄스 및 상승 천이 구동 신호(EN_R)의 "L"로의 비활성화에 응답하여 "H"로 활성화되며(도 10a의 t51 및 t52 참조), 상기 리셋신호(RST) 및 상기 하강 반주기 신호(XHT_F)의 펄스에 응답하여, "L"로 비활성화된다(도 10a의 t53 및 t54 참조).
상기 하강 구동 그룹(247)은 상기 하강 천이 구동 신호(EN_F)를 수신하며, 상기 하강 반주기 신호(XHT_F)를 발생한다. 상기 하강 반주기 신호(XHT_F)는 상기 하강 천이 구동 신호(EN_F)의 "H"로의 활성화에 상기 대기 시간(TW)으로 지연하여 응답하여 "L"로 펄스를 발생한다(도 10a의 t55 참조). 이때, 상기 대기 시간(TW) 중에 발생되는 상기 하강 천이 구동 신호(EN_F)의 "L"로의 비활성화가 발생되면, 상기 하강 반주기 신호(XHT_F)의 펄스는 발생이 차단되어 생성되지 않는다(도 10a의 t56 참조).
도 6은 도 5의 상승 감지 그룹(241)을 자세히 나타내는 회로도이다. 도 6을 참조하면, 상기 상승 감지 그룹(241)은 제1 상승 논리 로직(241a) 및 제2 상승 논리 로직(241b)을 구비한다.
상기 제1 상승 논리 로직(241a)은 상기 상승 천이 응답 신호(PCTB_R), 상기 하강 천이 구동 신호(EN_F) 및 제2 상승 논리 로직(241b)에서 출력되는 상승 출력신호(n241)를 수신하며, 상기 상승 천이 구동 신호(EN_R)를 발생한다. 이때, 상기 상승 천이 구동 신호(EN_R)는 상기 상승 천이 응답 신호(PCTB_R) 및 상기 하강 천이 구동 신호(EN_F)의 "L" 펄스에 응답하여 "H"로 활성화되며, 상기 상승 출력신호(n241)의 활성화에 응답하여 "L"로 비활성화된다.
상기 제2 상승 논리 로직(241b)은 상기 리셋신호(RST), 상기 상승 반주기 신호(XHT_R) 및 상기 상승 천이 구동 신호(EN_R)를 수신하며, 상기 상승 출력신호(n241)를 발생한다. 이때, 상기 상승 출력신호(n241)는 상기 리셋신호(RST) 및 상기 상승 반주기 신호(XHT_R)의 "L" 펄스에 응답하여 "H"로 활성화되며, 상기 상승 천이 구동 신호(EN_R)의 활성화에 응답하여 "L"로 비활성화된다.
도 7은 도 5의 하강 감지 그룹(245)을 자세히 나타내는 회로도이다. 도 7을 참조하면, 상기 하강 감지 그룹(245)은 제1 하강 논리 로직(245a) 및 제2 하강 논리 로직(245b)을 구비한다.
상기 제1 하강 논리 로직(245a)은 상기 하강 천이 응답 신호(PCTB_F), 상기 상승 천이 구동 신호(EN_R) 및 제2 하강 논리 로직(245b)에서 출력되는 하강 출력신호(n245)를 수신하며, 상기 하강 천이 구동 신호(EN_F)를 발생한다. 이때, 상기 하강 천이 구동 신호(EN_F)는 상기 하강 천이 응답 신호(PCTB_F) 및 상기 상승 천이 구동 신호(EN_R)의 "L" 펄스에 응답하여 "H"로 활성화되며, 상기 하강 출력신호(n245)의 활성화에 응답하여 "L"로 비활성화된다.
상기 제2 하강 논리 로직(245b)은 상기 리셋신호(RST), 상기 하강 반주기 신호(XHT_F) 및 상기 하강 천이 구동 신호(EN_F)를 수신하며, 상기 하강 출력신호(n245)를 발생한다. 이때, 상기 하강 출력신호(n245)는 상기 리셋신호(RST) 및 상기 하강 반주기 신호(XHT_F)의 "L" 펄스에 응답하여 "H"로 활성화되며, 상기 하강 천이 구동 신호(EN_F)의 활성화에 응답하여 "L"로 비활성화된다.
도 8은 도 5의 상승 구동 그룹(243)을 구체적으로 나타내는 도면이다. 도 8을 참조하면, 상기 상승 구동 그룹(243)은 분주기(243a), 먹서(243b), 오실레이터(243c), 카운터(243d), 반주기 래치(243e) 및 비교기(243f)를 구비한다.
상기 분주기(243a)는 상기 데이터 신호(DIN)의 주기를 2배로 확대하여 주기확장신호(EDN1)로 출력한다. 상기 먹서(243b)는, 상기 모드 신호(XMOD)에 따라, 상기 주기확장신호(EDN1) 및 상승 천이 구동 신호(EN_R) 중의 어느 하나를 인에이블 신호(XEN1)로 출력한다. 본 실시예에서는, 상기 모드 신호(XMOD)가 "H"로 되는 상기 주기 확인 모드에서는, 상기 주기확장신호(XEN1)가 선택되어 상기 인에이블 신호(XEN1)로 출력된다. 그리고, 상기 모드 신호(XMOD)가 "L"로 되는 상기 내부 클락 발생 모드에서는, 상기 상승 천이 구동 신호(EN_R)가 선택되어 상기 인에이블 신호(XEN1)로 출력된다.
상기 오실레이터(243c)는 상기 인에이블 신호(XEN1)의 "H"로의 천이에 응답하여 인에이블되며, 오실레이션 신호(OSC1)를 생성한다. 상기 카운터(243d)는 상기 인에이블 신호(XEN1)의 "H"로의 천이에 응답하여 리셋되며, 상기 오실레이션 신호(OSC1)의 "H"로의 천이수를 카운팅하여 카운팅 신호(CNT1)를 발생한다.
상기 반주기 래치(243e)는 상기 모드 신호(XMOD)의 "H"로의 천이에 응답하여 리셋한다. 그리고, 상기 반주기 래치(243e)는 상기 모드 신호(XMOD)의 "L"로의 천이에 응답하여 상기 카운팅 신호(CNT1)의 데이터값을 1/2로 나누어 래치하여, 상기 주기 디지털 데이터(TDIG)를 발생한다. 본 실시예에서, 나머지값에 대한 처리는 올림 또는 버림의 방법으로 수행될 수도 있으며, 또한, 나머지값에 대응하는 별도의 회로가 구성될 수도 있다.
이때, 상기 주기 디지털 데이터(TDIG)는 상기 데이터 신호(DIN)의 주기에 대응하는 데이터 값을 가지게 된다.
그리고, 상기 내부 클락 발생 모드에서, 상기 비교기(243f)는, 상기 카운팅 신호(CNT1)가 상기 주기 디지털 데이터(TDIG)와 일치할 때, "L" 펄스로 발생되는 상승 반주기 신호(XHT_R)를 발생한다.
그 결과, 상기 내부 클락 발생 모드에서, 상승 반주기 신호(XHT_R)는 상기 상승 천이 구동 신호(EN_R)의 "L"펄스 종료로부터 상기 데이터 신호(DIN)의 반주기가 경과한 후에, "L" 펄스로 발생된다.
도 9는 도 5의 하강 구동 그룹(247)을 구체적으로 나타내는 도면이다. 도 9를 참조하면, 상기 하강 구동 그룹(247)은 분주기(247a), 먹서(247b), 오실레이터(247c), 카운터(247d), 반주기 래치(247e) 및 비교기(247f)를 구비한다.
상기 분주기(247a)는 상기 데이터 신호(DIN)의 주기를 2배로 확대하여 주기확장신호(EDN2)로 출력한다. 상기 먹서(247b)는, 상기 모드 신호(XMOD)에 따라, 상기 주기확장신호(EDN2) 및 하강 천이 구동 신호(EN_F) 중의 어느 하나를 인에이블 신호(XEN2)로 출력한다. 본 실시예에서는, 상기 모드 신호(XMOD)가 "H"로 되는 상기 주기 확인 모드에서는, 상기 주기확장신호(XEN2)가 선택되어 상기 인에이블 신호(XEN2)로 출력된다. 그리고, 상기 모드 신호(XMOD)가 "L"로 되는 상기 내부 클락 발생 모드에서는, 상기 하강 천이 구동 신호(EN_F)가 선택되어 상기 인에이블 신호(XEN2)로 출력된다.
상기 오실레이터(247c)는 상기 인에이블 신호(XEN2)의 "H"로의 천이에 응답하여 인에이블되며, 오실레이션 신호(OSC2)를 생성한다. 상기 카운터(247d)는 상기 인에이블 신호(XEN2)의 "H"로의 천이에 응답하여 리셋되며, 상기 오실레이션 신호(OSC2)의 "H"로의 천이수를 카운팅하여 카운팅 신호(CNT2)를 발생한다.
상기 반주기 래치(247e)는 상기 모드 신호(XMOD)의 "H"로의 천이에 응답하여 리셋한다. 그리고, 상기 반주기 래치(247e)는 상기 모드 신호(XMOD)의 "L"로의 천이에 응답하여 상기 카운팅 신호(CNT2)의 데이터값을 1/2로 나누어 래치하여, 상기 주기 디지털 데이터(TDIG)를 발생한다. 본 실시예에서, 나머지값에 대한 처리는 올림 또는 버림의 방법으로 수행될 수도 있으며, 또한, 나머지값에 대응하는 별도의 회로가 구성될 수도 있다.
이때, 상기 주기 디지털 데이터(TDIG)는 상기 데이터 신호(DIN)의 주기에 대응하는 데이터 값을 가지게 된다.
그리고, 상기 내부 클락 발생 모드에서, 상기 비교기(243f)는, 상기 카운팅 신호(CNT2)가 상기 주기 디지털 데이터(TDIG)와 일치할 때, "L" 펄스로 발생되는 하강 반주기 신호(XHT_F)를 발생한다.
그 결과, 상기 내부 클락 발생 모드에서, 하강 반주기 신호(XHT_F)는 상기 하강 천이 구동 신호(EN_F)의 "L"펄스 종료로부터 상기 데이터 신호(DIN)의 반주기가 경과한 후에, "L" 펄스로 발생된다.
본 실시예에서, 상기 상승 구동 그룹(243)과 상기 하강 구동 그룹(247)은 동일한 구성으로 구현된다. 이때, 공정상의 차이를 무시하면, 상기 상승 구동 그룹(243)의 주기 디지털 데이터와 상기 하강 구동 그룹(247)의 주기 디지털 데이터는 동일하게 된다. 그러므로, 본 명세서에서는, 이해의 편의를 위하여, 상기 상승 구동 그룹(243)의 주기 디지털 데이터와 상기 하강 구동 그룹(247)의 주기 디지털 데이터는 동일한 참조부호로 나타난다.
다시 도 4를 참조하면, 상기 클락 천이 생성 유닛(250)은 상기 상승 천이 응답 신호(PCTB_R), 상기 상승 반주기 신호(XHT_R), 상기 하강 천이 응답 신호(PCTB_F) 및 상기 하강 반주기 신호(XHT_F)에 각각 응답하는 상기 천이 클락신호(XCKT)를 발생한다.
이때, 상기 상승 천이 응답 신호(PCTB_R), 상기 상승 반주기 신호(XHT_R), 상기 하강 천이 응답 신호(PCTB_F) 및 상기 하강 반주기 신호(XHT_F) 중의 어느하나가 "L"로 발생하면, 상기 천이 클락신호(XCKT)도 "L"펄스를 발생한다(도 10a 참조).
다시 도 1을 참조하면, 상기 내부 클락 천이 파트(300)는 상기 클락 천이 신호(XCKT)에 응답하여 상기 내부 클락 신호(ICLK)를 발생한다. 이때, 상기 내부 클락 신호(ICLK)는 상기 클락 천이 신호(XCKT)의 펄스에 응답하여 논리상태가 교호적으로 천이된다.
이에 따라, 상기 내부 클락 신호(ICLK)는 도 10b에 나타나는 바와 같이, 데이터 신호(DIN)의 천이에 응답하여 천이되며, 데이터 신호(DIN)가 천이되지 않는 경우에도, 일정한 대기 시간(TW)마다 교호적으로 천이된다.
상기 본 발명의 내부 클락 발생회로에 의하면, 별도의 외부 클락 신호의 제공없이도 내부 클락 신호를 생성할 수 있으므로, 회로의 구성이 간단하게 되며, 또한, 락킹이 요구되지 않으므로, 동작 시간이 감소된다. 그리고, 내부 클락 신호가 상기 데이터 신호에 의존하여 발생되므로, 데이터의 셋업-홀드(set-up hold)가 용이하게 컨트롤된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 본 실시예에서, 별도의 상기 상승 천이 확인 신호와 상기 하강 천이 확인 신호가 '천이정보'를 구성하는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 상기 상승 천이 확인 신호와 상기 하강 천이 확인 신호를 하나의 신호로 '천이정보'를 구성하는 실시예에 의해서도 구현될 수 있음은 당업자에게는 자명하다.
또한, 본 실시예에서는, '주기 디지털 데이터'의 생성이 상기 '주기 디지털 데이터를 이용하는 블락 내서 수행되는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 '주기 디지털 데이터'의 생성이 상기 '주기 디지털 데이터를 이용하는 블락과 분리되는 별개의 블락에서 수행될 수 있음 또한, 당업자에게는 자명하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 내부 클락 발생회로에 있어서,
    데이터 신호의 천이를 감지하는 천이 감지 블락; 및
    주기 확인 모드에서 상기 데이터 신호의 단위 주기를 확인하여 주기 디지털 데이터를 생성하며, 내부 클락 발생 모드에서 상기 천이 감지 블락에서 감지되는 상기 데이터 신호의 천이에 대하여 대기 시간에 따라 천이하는 내부 클락신호를 발생하는 내부 클락 발생 블락으로서, 상기 대기 시간은 상기 주기 디지털 데이터에 의하여 결정되는 상기 내부 클락 발생 블락을 구비하는 것을 특징으로 하는 내부 클락 발생회로.
  2. 제1 항에 있어서, 상기 대기 시간은
    상기 단위 주기의 1/2인 것을 특징으로 하는 내부 클락 발생회로.
  3. 제1 항에 있어서, 상기 천이 감지 블락은
    상기 데이터 신호의 상승 천이에 응답하는 상승 천이 확인 신호를 제공하는 상승 천이 확인부; 및
    상기 데이터 신호의 하강 천이에 응답하는 하강 천이 확인 신호를 제공하는 하강 천이 확인부를 구비하는 것을 특징으로 하는 내부 클락 발생회로.
  4. 제1 항에 있어서, 상기 내부 클락 발생 블락은
    상기 주기 확인 모드에서 상기 주기 디지털 데이터를 생성하며, 상기 내부 클락 발생 모드에서 상기 천이 감지 블락에서 감지되는 상기 데이터 신호의 천이로부터 상기 대기 시간의 경과마다 반복하여 펄스로 발생되는 클락 천이 신호를 제공하는 내부 클락 발생파트; 및
    상기 클락 천이 신호의 펄스에 응답하여 논리상태가 교호적으로 천이되는 상기 내부 클락 신호를 발생하는 내부 클락 천이 파트를 구비하는 것을 특징으로 하는 내부 클락 발생회로.
  5. 제4 항에 있어서, 상기 내부 클락 발생파트는
    상기 천이 감지 블락에서 제공되는 상승 천이 확인 신호에 응답하는 상승 천이 응답 신호를 발생하는 상승 천이 응답부로서, 상기 상승 천이 확인 신호는 상기 데이터 신호의 상승 천이에 응답하는 상기 상승 천이 응답부;
    상기 천이 감지 블락에서 제공되는 하강 천이 확인 신호의 펄스에 응답하는 하강 천이 응답 신호를 발생하는 하강 천이 응답부로서, 상기 하강 천이 확인 신호는 상기 데이터 신호의 하강 천이에 응답하여 펄스로 발생되는 상기 하강 천이 응답부;
    상기 상승 천이 확인 신호 및 상기 하강 천이 확인 신호에 응답하는 리셋신호를 제공하는 통합 천이 응답부; 및
    상기 주기 확인 모드에서 상기 주기 디지털 데이터를 생성하며, 상기 내부 클락 발생 모드에서 상기 상승 천이 응답 신호 및 상기 하강 천이 응답 신호에 응답하는 상기 클락 천이 신호를 제공하는 내부 클락 천이부로서, 상기 클락 천이 신호는 상기 대기 시간마다 반복하여 펄스로 발생되되, 상기 리셋신호에 응답하여 펄스의 발생이 차단되는 상기 내부 클락 천이부를 구비하는 것을 특징으로 하는 내부 클락 발생회로.
  6. 제5 항에 있어서, 상기 내부 클락 천이부는
    상기 주기 확인 모드에서 상기 주기 디지털 데이터를 생성하며, 상기 내부 클락 발생 모드에서 상승 반주기 신호 및 하강 반주기 신호를 발생하는 반주기 천이 유닛으로서, 상기 상승 반주기 신호 및 상기 하강 반주기 신호는 각각 상기 상승 천이 응답 신호 및 상기 하강 천이 응답 신호에 응답하여 상기 대기 시간의 지연으로 펄스로 발생되되, 상기 리셋신호에 응답하여 펄스 발생이 차단되는 상기 반주기 천이 유닛; 및
    상기 상승 천이 응답 신호, 상기 상승 반주기 신호, 상기 하강 천이 응답 신호 및 상기 하강 반주기 신호에 각각 응답하는 상기 천이 클락신호를 발생하는 클락 천이 생성 유닛을 구비하는 것을 특징으로 하는 내부 클락 발생회로.
  7. 제6 항에 있어서, 상기 반주기 천이 유닛은
    상승 천이 구동 신호를 발생하는 상승 감지 그룹으로서, 상기 상승 천이 구동 신호는 상기 상승 천이 응답 신호 및 하강 천이 구동 신호에 응답하여 활성화되며, 상기 리셋신호 및 상기 상승 반주기 신호에 따라 비활성화되는 상기 상승 감지 그룹;
    상기 상승 반주기 신호를 발생하는 상승 구동 그룹으로서, 상기 상승 반주기 신호는 상기 상승 천이 구동 신호의 활성화에 상기 대기 시간으로 지연하여 응답하여 펄스를 발생하되, 상기 대기 시간 중에 발생되는 상기 상승 천이 구동 신호의 비활성화에 응답하여 펄스의 발생이 차단되는 상기 상승 구동 그룹;
    상기 하강 천이 구동 신호를 발생하는 하강 감지 그룹으로서, 상기 하강 천이 구동 신호는 상기 하강 천이 응답 신호 및 상기 상승 천이 구동 신호에 응답하여 활성화되며, 상기 리셋신호 및 상기 하강 반주기 신호에 따라 비활성화되는 상기 하강 감지 그룹; 및
    상기 하강 반주기 신호를 발생하는 하강 구동 그룹으로서, 상기 하강 반주기 신호는 상기 하강 천이 구동 신호의 활성화에 상기 대기 시간으로 지연하여 응답하여 펄스를 발생하되, 상기 대기 시간 중에 발생되는 상기 하강 천이 구동 신호의 비활성화에 응답하여 펄스의 발생이 차단되는 상기 하강 구동 그룹을 구비하는 것을 특징으로 하는 내부 클락 발생회로.
  8. 내부 클락 발생방법에 있어서,
    주기 확인 모드에서 데이터 신호의 단위 주기를 확인하여 주기 디지털 데이터를 생성하는 A)단계; 및
    내부 클락 발생 모드에서 상기 데이터 신호의 천이로부터 대기 시간의 경과에 따라 반복하여 천이되는 내부 클락신호를 발생하는 B)단계로서, 상기 대기 시간은 상기 주기 디지털 데이터에 의하여 결정되는 상기 B)단계를 구비하는 것을 특징으로 하는 내부 클락 발생방법.
  9. 제8 항에 있어서, 상기 대기 시간은
    상기 단위 주기의 1/2인 것을 특징으로 하는 내부 클락 발생방법.
  10. 제8 항에 있어서, 상기 내부 클락신호는
    상기 내부 클락 발생 모드에서, 상기 데이터 신호의 앞선 천이로부터 다음 천이가 발생할 때까지 상기 대기 시간의 경과마다 반복하여 천이되는 것을 특징으로 하는 내부 클락 발생방법.
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