CN104753527A - 具有介稳防止级的相位侦测器 - Google Patents

Abstract

本发明公开了一种相位侦测器，用来比较一第一频率信号的相位以及一第二频率信号的相位，所述相位侦测器包含有一相位侦测级以及一介稳防止级。所述相位侦测级是用来接收所述第一频率信号以及所述第二频率信号，并且依据所述第一频率信号的相位以及所述第二频率信号的相位来输出一相位比较结果。所述介稳防止级是用来接收所述相位比较结果，并且依据所述相位比较结果输出一稳定相位比较结果。

Description

具有介稳防止级的相位侦测器

技术领域

本发明涉及相位侦测器，尤其涉及一种具有介稳（metastable）防止级的相位侦测器。

背景技术

在集成电路中，一条路径的信号延迟（Path Delay）是由于逻辑闸所造成的延迟（Gate Delay）和路径绕线长短所起的延迟（Wire Delay）所构成。随着集成电路制程的缩小化，路径绕线的宽度变窄，将使其电阻值相对提高，进而影响绕线的信号延迟，因此频率偏移（Clock Skew）越发受到重视。例如在双倍数据传输率同步动态随机存取内存（Double-Data-Rate StaticDynamic Random Access Memory,SDRAM）中，内部信号的相位若是无法与外部信号的相位同步，将使内存在撷取数据时抓到不正确的数值。为了解决这个问题，一般皆采用锁相回路（Phase-Locked Loop,PLL）或是延迟锁定回路（Delay-Locked Loop,DLL）来处理频率与数据同步的问题。

在锁相回路以及延迟锁定回路中，最重要的组件之一是相位比较器，一般来说，设计者会使用防止振荡的电路来侦测欲锁定信号的相位，并针对规格与制程来进行客制化的设计，然而，客制化设计的缺点在于一旦制程更换或是参数发生改变，便需要重新针对更新后的制程或是参数来重新设计以及验证。

有鉴于此，如何改善相位比较器的设计复杂度，并维持原本应有的效能，已成为此领域亟需解决的问题。

发明内容

根据本发明的优选实施例，揭露一种具有介稳（metastable）防止级的相位侦测器。

依据本发明的一优选实施例，提出一种相位侦测器，用来比较一第一频率信号的相位以及一第二频率信号的相位，所述相位侦测器包含有一相位侦测级以及一介稳防止级。其中所述相位侦测级是用来接收所述第一频率信号以及所述第二频率信号，并且依据所述第一频率信号的相位以及所述第二频率信号的相位来输出一相位比较结果。所述介稳防止级是用来接收所述相位比较结果，并且依据所述相位比较结果输出一稳定相位比较结果。

本发明实现一个应用在一延迟锁定回路（Delay-Locked Loop,DLL）（例如一数字延迟锁定回路）中的相位侦测器，所述相位侦测器可以完全是由半导体制造商所提供的复数个标准组件（standard cell）构成，也就是说，所述相位侦测器的一布局图可以是使用一自动化布局软件（automated layout tool）来实现，而不会有介稳（metastable）的问题。因此在制程转换时免除了传统的客制化相位侦测器需要重新设计的问题。本发明亦可应用于一锁相回路（Phase Lock Loop,PLL）或频率数据回复（Clock Data Recovery,CDR）电路中。

附图说明

图1为依据本发明一相位侦测器的优选实施例的示意图。

其中，附图标记说明如下：

100                  相位侦测器

102                  相位侦测级

104                  介稳防止级

1042、1044           介稳防止子级

106                  同步级

1022、10422          第一正反器

1024、10424          第二正反器

10442                第三正反器

1062                 正反器

CLK1                 第一频率信号

CLK2            第二频率信号

R1              第一比较信号

R2              第二比较信号

RM1             第一稳定比较信号

RM2             第二稳定比较信号

RS2             第二同步稳定比较信号

D               数据输入端

Q               数据输出端

CLK             频率输入端

具体实施方式

在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的申请专利范围并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或者通过其它装置或连接手段间接地电气连接至所述第二装置。

本发明实现一个应用在一延迟锁定回路（Delay-Locked Loop,DLL）（例如一数字延迟锁定回路）中的相位侦测器，所述相位侦测器可以完全是由半导体制造商所提供的复数个标准组件（standard cell）构成，也就是说，所述相位侦测器的一布局图可以是使用一自动化布局软件（automated layout tool）来实现，而不会有介稳（metastable）的问题。因此在制程转换时免除了传统的客制化相位侦测器需要重新设计的问题。本发明亦可应用于一锁相回路（Phase Lock Loop,PLL）或频率数据回复（Clock Data Recovery,CDR）电路中。

图1为依据本发明一相位侦测器100的示范性实施例的示意图。相位侦测器100是用来比较一第一频率信号CLK1的相位以及一第二频率信号CLK2的相位彼此之间的关系，并且产生一相位侦测器比较结果。具体来说，所述组比较结果是用来指示第一频率信号CLK1的相位是超前或是落后于第二频率信号CLK2的相位。相位侦测器100包含有一相位侦测级102、一介稳防止级104以及一同步级106。其中相位侦测级102是用来接收第一频率信号CLK1以及第二频率信号CLK2，并且依据第一频率信号CLK1的相位以及第二频率信号CLK2的相位来输出一相位比较结果。相位侦测级102包含有一第一正反器（flip-flop）1022和一第二正反器1024，其中第一正反器1022具有一数据输入端D、一频率输入端CLK以及一数据输出端Q，其中第二频率信号CLK2是输入至第一正反器1022的数据输入端D，第一频率信号CLK1是输入至第一正反器1022的频率输入端CLK。第二正反器1024具有一数据输入端D、一频率输入端CLK以及一数据输出端Q，其中第一频率信号CLK1是输入至第二正反器1024的数据输入端D，第二频率信号CLK2是输入至第二正反器1024的频率输入端CLK。其中所述相位比较结果包含有第一正反器1022的数据输出端Q所输出的一第一比较信号R1以及第二正反器1024的数据输出端Q所输出的一第二比较信号R2。

由于第一频率信号CLK1以及第二频率信号CLK2各自的相位可能非常接近，因此对于第一正反器1022和第二正反器1024来说，极有可能会违反设置时间（setup time）和保持时间（hold time）的规范，也就是会发生介稳效应，导致第一比较信号R1和第二比较信号R2的不稳定。因此，介稳防止级104是用来接第一比较信号R1和第二比较信号R2，并且据以输出一稳定相位比较结果。介稳防止级104包含有两级串接的介稳防止子级1042和介稳防止子级1044，其中介稳防止子级1042包含有一第一正反器10422和一第二正反器10424；而介稳防止子级1044包含有一第三正反器10442以及一第四正反器10444。应注意的是，介稳防止子级的数目不以两级为限，亦可为仅有一级，然一般对于较先进的制程来说以两级以上较为保险。第一正反器10422、第二正反器10424、第三正反器10442以及第四正反器10444之间的连接方式如图1所示。介稳防止级104所输出的所述稳定相位比较结果包含有第三正反器10442的一数据输出端Q所输出的一第一稳定比较信号RM1以及第二正反器10444的一数据输出端Q所输出的一第二稳定比较信号RM2。

由于第一稳定比较信号RM1和第二稳定比较信号RM2分别是属于第一频率信号CLK1的频率域和第二频率信号CLK2的频率域，因此最后可以使用同步级106来同步第一稳定比较信号RM1和第二稳定比较信号RM2。具体来说，同步级106是利用一正反器1062来将第二稳定比较信号RM2同步至第一频率信号CLK1的频率域，正反器1062包含有一数据输入端D、一频率输入端CLK以及一数据输出端Q，其中数据输入端D是接收第二稳定比较信号RM2，并且频率输入端CLK接收第一频率信号CLK1，以及数据输出端Q会输出同步于第一稳定比较信号RM1的一第二同步稳定比较信号RS2。

最后，第一稳定比较信号RM1和第二同步稳定比较信号RS2便可组成上述的所述相位侦测器比较结果。本发明的相位侦测器100可应用于全数字延迟锁定回路，这样一来，整体的数字延迟锁定回路便可以完全使用半导体制造商所提供的标准组件来设计，并且使用一自动化布局软件来实现其布局图。请注意，本发明的应用并不以延迟锁定回路为限，而是可以应用于任何需要使用相位侦测器的场合。举例来说，本发明的相位侦测器100亦可应用于一锁相回路或频率数据回复电路中。此外，图1中的第一正反器1022和10422、第二正反器1024和10424、第三正反器10422、正反器1062可以是任何具有数据保持功能的频率触发形式的缓存器，举例来说，可以使用D型正反器来实现。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种具有介稳防止级的相位侦测器，用来比较一第一频率信号的相位以及一第二频率信号的相位，其特征在于，所述相位侦测器包含有：

一相位侦测级，用来接收所述第一频率信号以及所述第二频率信号，并且依据所述第一频率信号的相位以及所述第二频率信号的相位来输出一相位比较结果，以及；

一介稳防止级，用来接收所述相位比较结果，并且依据所述相位比较结果输出一稳定相位比较结果。

2.如权利要求1所述的相位侦测器，其特征在于，所述相位侦测级与所述介稳防止级仅包含标准组件。

3.如权利要求1所述的相位侦测器，其特征在于，所述相位侦测级包含有：

一第一正反器，具有一数据输入端、一频率输入端以及一数据输出端，所述第二频率信号是输入至所述第一正反器的所述数据输入端，所述第一频率信号是输入至所述第一正反器的所述频率输入端；以及

一第二正反器，具有一数据输入端、一频率输入端以及一数据输出端，所述第一频率信号是输入至所述第二正反器的所述数据输入端，所述第二频率信号是输入至所述第二正反器的所述频率输入端；

所述相位比较结果包含有所述第一正反器的所述数据输出端所输出的一第一比较信号以及所述第二正反器的所述数据输出端所输出的一第二比较信号。

4.如权利要求1所述的相位侦测器，其特征在于，所述相位比较结果包含一第一比较信号以及一第二比较信号，以及所述介稳防止级包含有：

一第一正反器，具有一数据输入端、一频率输入端以及一数据输出端，所述第一比较信号是输入至所述第一正反器的所述数据输入端，所述第一频率信号是输入至所述第一正反器的所述频率输入端；以及

一第二正反器，具有一数据输入端、一频率输入端以及一数据输出端，所述第二比较信号是输入至所述第二正反器的所述数据输入端，所述第二频率信号是输入至所述第二正反器的所述频率输入端；

所述稳定相位比较结果包含有所述第一正反器的所述数据输出端所输出的一第一稳定比较信号以及所述第二正反器的所述数据输出端所输出的一第二稳定比较信号。

5.如权利要求1所述的相位侦测器，其特征在于，所述稳定相位比较结果包含一第一稳定比较信号以及一第二稳定比较信号，以及所述相位侦测器另包含有：

一同步级，用来同步所述第一稳定比较信号以及所述第二稳定比较信号。

6.如权利要求5所述的相位侦测器，其特征在于，所述同步级仅包含标准组件。

7.如权利要求5所述的相位侦测器，其特征在于，所述同步级包含有：

一正反器，具有一数据输入端、一频率输入端以及一数据输出端，所述数据输入端是接收所述第二稳定比较信号，并且所述频率输入端接收所述第一频率信号，以及所述数据输出端会输出同步于所述第一稳定比较信号的一第二同步稳定比较信号。

8.如权利要求1所述的相位侦测器，其特征在于，所述相位侦测器是应用于一延迟锁定回路电路。

9.如权利要求1所述的相位侦测器，其特征在于，所述相位侦测器是应用于一锁相回路电路。

10.如权利要求1所述的相位侦测器，其特征在于，所述相位侦测器是应用于一频率与数据回复电路。