KR20180020048A - 클락 검출기 및 클락 검출 방법 - Google Patents

클락 검출기 및 클락 검출 방법 Download PDF

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Abstract

클락 검출기는, 입력클락을 제1 지연시간만큼 지연하여 출력하는 제1 지연회로와, 입력클락 및 제1 지연회로의 출력을 입력받아 입력클락의 에지에 동기되어 펄스를 발생시키는 에지검출회로와, 에지검출회로의 출력신호를 제2 지연시간만큼 지연한 후 반전하여 출력하는 제2 지연/인버팅 회로와, 제2 지연/인버팅 회로의 출력신호에 동기되어 입력클락의 상태에 대응되는 제1 출력신호를 발생시키는 제1 플립플랍과, 제2 지연/인버팅 회로의 출력신호에 동기되어 제1 플립플랍의 출력신호의 상태에 대응되는 제2 출력신호를 발생시키는 제2 플립플랍과, 그리고 제1 출력신호 및 제2 출력신호를 입력받아 클락 페일이 발생되는 구간에서 트리거링되는 클락검출신호를 발생시키는 클락검출회로를 포함한다.

Description

클락 검출기 및 클락 검출 방법{Clock detector and clock detecting method}
본 개시의 여러 실시예들은 클락 검출기에 관한 것으로서, 특히 합성 가능한 디지털 로직회로로 구현되는 클락 검출기 및 클락 검출 방법에 관한 것이다.
단일 칩 시스템(SOC; System On Chip)은 하나의 집적회로에 집적되는 컴퓨터나 전자 시스템 부품을 의미한다. 즉 디지털 신호, 아날로그 신호, 혼성 신호와 RF(Radio Frequency) 기능 등의 다양한 기능들이 단일 칩에 구현되어 있다. 이와 같이 다양한 신호 처리 기능을 갖는 단일 칩 시스템에서는 여러 개의 클락 소스를 사용하고 있으며, 이 경우 칩 내부 또는 외부에 다양한 클락 소스들(clock sources)이 요구된다. 단일 칩 시스템 내에서 신호 처리를 하는 과정에서, 여러 클락 소스들 사이의 스위칭 동작을 통해 입력클락을 변경할 수 있다. 어느 하나의 클락 소스로부터의 입력클락을 사용하다가, 다른 클락 소스로부터의 입력클락이 요구되는 경우, 입력클락을 스위칭하기 전에 변경될 클락 소스로부터의 입력클락이 정상적으로 발생되는지를 확인한 후에 스위칭을 수행할 필요가 있다.
본 출원이 해결하고자 하는 과제는, 조합로직회로(combinational logic circuit)와 순차로직회로(sequential logic circuit)이 합성된 구성을 가지며, 순차로직회로를 동작시키기 위한 별도의 외부 클락을 요구하지 않는 클락 검출기 및 클락 검출 방법을 제공하는 것이다.
본 개시의 일 예에 따른 클락 검출기는, 입력클락을 제1 지연시간만큼 지연하여 출력하는 제1 지연회로와, 입력클락 및 제1 지연회로의 출력을 입력받아 입력클락의 에지에 동기되어 펄스를 발생시키는 에지검출회로와, 에지검출회로의 출력신호를 제2 지연시간만큼 지연한 후 반전하여 출력하는 제2 지연/인버팅 회로와, 제2 지연/인버팅 회로의 출력신호에 동기되어 입력클락의 상태에 대응되는 제1 출력신호를 발생시키는 제1 플립플랍과, 제2 지연/인버팅 회로의 출력신호에 동기되어 제1 플립플랍의 출력신호의 상태에 대응되는 제2 출력신호를 발생시키는 제2 플립플랍과, 그리고 제1 출력신호 및 제2 출력신호를 입력받아 클락 페일이 발생되는 구간에서 트리거링되는 클락검출신호를 발생시키는 클락검출회로를 포함한다.
본 개시의 일 예에 따른 클락 검출 방법은, 입력클락과, 입력클락을 제1 지연시간만큼 지연한 지연클락을 입력받아 입력클락의 상승 에지 및 하강 에지에 동기되는 펄스신호를 발생시키는 단계와, 펄스신호를 제2 지연시간만큼 지연한 후 반전하여 지연/반전된 클락신호를 발생시키는 단계와, 지연/반전된 클락신호에 동기되어 입력클락의 상태에 대응되는 제1 출력신호를 발생시키는 단계와, 지연/반전된 클락신호에 동기되어 제1 출력신호의 상태에 대응되는 제2 출력신호를 발생시키는 단계와, 그리고 제1 출력신호 및 제2 출력신호에 연산을 수행하여 클락 페일이 발생되는 구간에서 트리거링되는 클락검출신호를 발생시키는 단계를 포함한다.
여러 실시예들에 따르면, 조합로직회로(combinational logic circuit)와 순차로직회로(sequential logic circuit)이 합성된 구성을 가짐으로써 아날로그 소자를 이용하여 구현하는 경우에 비하여 칩 사이즈(chip size)를 줄일 수 있으며, 순차로직회로를 동작시키기 위한 별도의 외부 클락을 요구하지 않는다는 이점이 제공된다.
도 1은 본 개시의 일 에에 따른 클락 검출기를 나타내 보인 회로도이다.
도 2는 도 1의 클락 검출기 동작의 일 예를 설명하기 위해 나타내 보인 타이밍도이다.
도 3은 도 1의 클락 검출기 동작의 다른 예를 설명하기 위해 나타내 보인 타이밍도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 에에 따른 클락 검출기를 나타내 보인 회로도이다. 도 1을 참조하면, 본 예에 따른 클락 검출기(100)는, 입력클락(CLK_in)을 입력받은 후에 입력된 입력클락(CLK_in)이 정상적으로 하이 레벨과 로우 레벨 사이로 토글(toggle)되는지의 여부를 판단할 수 있는 클락검출신호를 발생시킨다. 클락 검출기(100)는, 조합로직회로(combinational logic circuit)와 순차로직회로(sequential logic circuit)이 합성된 구성을 갖는다. 클락 검출기(100)는, 제1 지연회로(110)와, 에지검출회로를 구성하는 제1 XOR 게이트(120)와, 제2 지연/인버팅 회로(130)와, 제1 플립플랍(FF1)(140)과, 제2 플립플랍(FF2)(150)과, 그리고 클락검출신호 발생회로를 구성하는 제2 XOR 게이트(160)를 포함하여 구성될 수 있다. 제1 지연회로(110)와, 제1 XOR 게이트(120)와, 제2 지연/인버팅 회로(130)와, 그리고 제2 XOR 게이트(160)는 조합로직회로로 구성되며, 제1 플립플랍(FF1)(140)과 제2 플립플랍(FF2)(150)은 순차로직회로로 구성된다. 클락 검출기(100)에 입력되는 입력클락(CLK_in)은 제1 지연회로(110)와, 에지검출회로(120)와, 제1 플립플랍(FF1)(140)에 공통으로 입력된다. 제1 플립플랍(FF1)(140)에 입력되는 입력클락(CLK_in)은 제1 플립플랍(FF1)(140)의 입력데이터로 사용된다. 제1 플립플랍(FF1)(140) 및 제2 플립플랍(FF2)(150)에 각각 인가되는 클락 신호는, 제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay, invert))로 구성된다. 따라서 본 예에 따른 클락 검출기(100)의 클락 검출 동작을 위해, 클락 검출기(100)를 구성하는 모든 순차로직회로 성분들의 클락 신호 인가를 위한 별도의 외부 클락이 요구되지 않는다.
입력클락(CLK_in)을 입력받은 제1 지연회로(110)는, 입력클락(CLK_in)이 일정 시간만큼 지연되는 지연된 클락신호(CLK_in(delay))를 출력한다. 에지검출회로(120)를 구성하는 제1 XOR 게이트(120)의 제1 입력단으로는 입력클락(CLK_in)이 입력되고, 제2 입력단으로는 제1 지연회로(110)의 출력인 지연된 클락신호(CLK_in(delay))가 입력된다. 제1 XOR 게이트(120)는, 입력클락(CLK_in)의 상승 에지(raising edge) 및 하강 에지(falling edge)에 동기화되는 출력신호(XOR_out)를 출력한다. 제1 XOR 게이트(120)의 출력단은 제2 지연/인버팅 회로(130)의 입력단에 결합된다. 제2 지연/인버팅 회로(130)는, 직렬로 결합되는 제2 지연회로(131) 및 인버터(132)로 구성될 수 있다. 제2 지연회로(131)의 입력단은 제1 XOR 게이트(120)의 출력단에 결합된다. 제2 지연회로(131)는 제1 XOR 게이트(120)의 출력신호(XOR_out)가 일정 시간만큼 지연되는 신호를 출력한다. 제2 지연회로(131)는, 입력클락(CLK_in)의 주기의 절반, 즉 반주기(T/2)보다 같거나 크고 한 주기(T)보다는 작은 지연 시간을 갖도록 구성된다. 제2 지연회로(131)의 출력단은 인버터(132)의 입력단에 결합된다. 인버터(132)는 제2 지연회로(131)의 출력 신호를 반전시킨 후에 출력시킨다.
제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert))는 제1 플립플랍(FF1)(140) 및 제2 플립플랍(FF2)(150)의 클락 신호로 사용된다. 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert))는, 입력클락(CLK_in)이 제1 지연회로(110), 에지검출회로(120), 및 제2 지연/인버팅 회로(130)를 거쳐 발생되는 신호이다. 따라서 제1 플립플랍(FF1)(140) 및 제2 플립플랍(FF2)(150)은, 모두 외부의 별도의 클락 신호를 요구하지 않는다. 제1 플립플랍(FF1)(140) 및 제2 플립플랍(FF2)(150)은 상승 에지에서 트리거되는 D-플립플랍일 수 있다. 제1 플립플랍(FF1)(140)의 제1 입력단자(D1)에는 입력클락(CLK_in)이 직접 입력된다. 제2 플립플랍(FF2)(150)의 제2 입력단자(D2)에는 제1 플립플랍(FF1)(140)의 출력단자(Q1)로부터 출력되는 출력신호(Q1_signal)이 입력된다. 클락검출회로를 구성하는 제2 XOR 게이트(160)의 제1 입력단으로는 제1 플립플랍(FF1)(140)의 출력신호(Q1_signal)가 입력되고, 제2 입력단으로는 제2 플립플랍(FF2)(150)의 출력신호(Q2_signal)가 입력된다. 제2 XOR 게이트(160)는, 입력클락(CLK_in)이 정상적으로 발생되는 않는 경우, 하이 레벨 신호에서 로우 레벨 신호로 전환되는 클락검출신호를 발생시킨다.
도 2는 도 1의 클락 검출기(100) 동작의 일 예를 설명하기 위해 나타내 보인 타이밍도이다. 도 2를 도 1과 함께 참조하면, 입력클락(CLK_in)이 일정 주기(T)를 가지면서 하이 레벨과 로우 레벨로 토글링되어 발생된다. 입력클락(CLK_in)이 정상적인 경우, 일정 주기(T) 간격의 제1 시점(t1), 제2 시점(t2), 제3 시점(t3), 및 제4 시점(t4)에서 로우 레벨에서 하이 레벨로 토글링되어야 한다. 이하에서는, 제1 시점(t1), 제2 시점(t2), 및 제3 시점(t3)에서는 정상적으로 로우 레벨에서 하이 레벨로 토글링되는 반면, 도면에서 점선으로 나타낸 바와 같이, 제4 시점(t4)에서는 정상적으로 토글링되지 않아서 정상적인 펄스(200)가 발생되지 않고 입력 클락(CLK_in)이 로우 레벨을 유지하는 클락 페일(clock fail)이 발생하는 경우를 예로 들기로 한다. 입력 클락(CLK_in)이 제1 지연회로(110)에 입력되면, 제1 지연회로(110)는 제1 지연시간(td1)만큼 지연된 클락신호(CLK_in(delay))를 출력시킨다. 클락 페일이 발생된 제4 시점(t4)에서는 입력클락(CLK_in)이 토글링되지 않았으므로, 지연된 클락신호(CLK_in(delay))도 제4 시점(t4)으로부터 제1 지연시간(td1)이 경과되는 시점(t4+td1)에서 토글링되지 않으며, 이에 따라 로우 레벨이 유지된다.
제1 지연회로(110)로부터 출력되는 지연된 클락신호(CLK_in(delay))와 입력클락(CLK_in)이 입력되는 제1 XOR 게이트(120)는 출력신호(XOR_out)를 발생시킨다. 제1 XOR 게이트(120)의 출력신호(XOR_out)는, 입력클락(CLK_in)의 하강 에지 및 상승 에지에서 로우 레벨에서 하이 레벨로 트리거되고, 지연된 클락신호(CLK_in(delay))의 하강 에지 및 상승 에지에서 하이 레벨에서 로우 레벨로 트리거된다. 제1 XOR 게이트(120)의 출력신호(XOR_out)의 펄스는 제1 지연시간(td1)과 같은 폭을 갖는다. 클락 페일이 발생된 제4 시점(t4)으로부터 제1 지연시간(td1)이 경과되는 시점(t4+td1)에서 지연된 클락신호(CLK_in(delay))가 토글링되지 않음에 따라, 시점(t4+td1)에서 제1 XOR 게이트(120)의 출력신호(XOR_out)는 펄스를 발생시키지 않고 로우 레벨을 유지한다..
제1 XOR 게이트(120)의 출력신호(XOR_out)를 입력받은 제2 지연회로(131)는, 출력신호(XOR_out)를 제2 지연시간(td2)만큼 지연시킨 출력신호를 출력한다. 이 지연된 출력신호를 입력받은 인버터(132)는 레벨이 반전되는 신호를 출력한다. 따라서 제2 지연/인버팅 회로(130)로부터 출력되는 출력신호(XOR_out(delay,invert))는, 제1 XOR 게이트(120)의 출력신호(XOR_out)가 제2 지연시간(td2)만큼 지연되고, 레벨이 반전되는 신호가 된다. 제2 지연/인버팅 회로(130)로부터 출력되는 출력신호(XOR_out(delay,invert))의 펄스는 제1 지연시간(td1)과 같은 폭을 갖는다. 제2 지연시간(td2)은, 입력클락(CLK_in)의 반주기(T/2)보다 같거나 크고 한 주기(T)보다는 작게 설정된다. 따라서 제1 XOR 게이트(120)의 출력신호(XOR_out)를 구성하는 어느 한 펄스의 상승 에지(즉, 입력 클락(CLK_in)의 하강 에지 및 상승 에지)와, 제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert))를 구성하는 펄스들 중 그 펄스의 하강 에지 사이에는 제2 지연시간(td2), 즉 입력클락(CLK_in)의 반주기(T/2)보다 같거나 크고 한주기(T)보다는 작은 시간 차이가 존재하게 된다. 이에 따라, 클락 페일이 발생된 제4 시점(t4) 이전의 제1 XOR 게이트(120)의 출력신호(XOR_out)의 펄스(201)로부터 제2 지연시간(td2)만큼 지연되고 반전된 출력신호(XOR_out(delay,invert))의 펄스(202)는, 클락 페일에 의해 발생되지 않은 펄스(200)와 중첩되는 시점에 위치한다.
제2 지연/인버팅 회로(130)로부터의 출력신호(XOR_out(delay,invert))는, 제1 플립플랍(FF1)(140)의 제1 클락단자(CK1) 및 제2 플립플랍(FF2)(150)의 제2 클락단자(CK2)에 인가된다. 이에 따라 제1 플립플랍(FF1)(140) 및 제2 플립플랍(FF2)(150)은 출력신호(XOR_out(delay,invert))에 동기되어 동작한다. 구체적으로 제1 플립플랍(FF1)(140)은, 제1 클락단자(CK1)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지 직전의 제1 입력단자(D1)로 입력되는 입력 클락(CLK_in)의 신호 레벨에 대응되는 제1 출력신호(Q1_signal)를 제1 출력단자(Q1)로 출력시킨다. 입력 클락(CLK_in)이 정상적으로 펄스를 발생시키는 경우, 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)는, 출력신호(XOR_out(delay,invert))의 상승 에지 시점에서 트리거가 이루어진다. 그런데 클락 페일이 존재하는 구간, 특히 제1 클락단자(CK1)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지가 발생하는 시점(t4+td2+td1)에서, 입력클락(CLK_in)이 정상적으로 있어야 할 펄스(200)가 발생되지 않고 로우 레벨을 유지함에 따라, 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)는 트리거되지 않고 로우 레벨을 유지한다. 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)는 제2 플립플랍(FF2)(150)의 제2 입력단자(D2) 및 제2 XOR 게이트(160)의 입력단자로 입력된다.
제2 플립플랍(FF2)(150)은, 제2 클락단자(CK2)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지 직전의 제2 입력단자(D2)로 입력되는 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)의 신호 레벨에 대응되는 제2 출력신호(Q2_signal)를 제2 출력단자(Q2)로 출력시킨다. 입력 클락(CLK_in)이 정상적으로 펄스를 발생시키는 경우, 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는, 출력신호(XOR_out(delay,invert))의 상승 에지 시점에서 트리거가 이루어진다. 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)가 제2 플립플랍(FF2)(150)의 제2 입력단자(D2)로 입력됨에 따라, 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)의 반전 신호가 된다. 그런데 클락 페일이 존재하는 구간, 특히 제2 클락단자(CK2)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지가 발생하는 시점(t4+td2+td1)에서, 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)가 트리거되지 않고 로우 레벨을 유지함으로써, 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는 하이 레벨에서 로우 레벨로 트리거된다. 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는 제2 XOR 게이트(160)의 입력단자로 입력된다.
제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)와 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)를 입력받은 제2 XOR 게이트(160)는, XOR 연산을 수행하고 그 결과를 클락검출신호로 출력한다. XOR 연산에 의해, 제1 출력신호(Q1_signal)의 레벨과 제2 출력신호(Q2_signal)의 레벨이 같은 레벨인 경우 로우 레벨의 클락검출신호가 발생되고, 제1 출력신호(Q1_signal)의 레벨과 제2 출력신호(Q2_signal)의 레벨이 다른 레벨인 경우 하이 레벨의 클락검출신호가 발생된다. 따라서 제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert)))의 첫번째 상승 에지가 발생되는 시점부터 클락검출신호는 하이 레벨을 유지한다. 하이 레벨의 클락검출신호는, 입력클락(CLK_in)이 정상적인 펄스를 발생시키는 구간에서 트리거링 없이 동일한 레벨로 유지된다. 그러나 클락 페일이 발생되는 제4 시점(t4) 이후, 특히 클락 페일이 존재하는 구간 내에서 제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert))의 상승 에지가 발생하는 시점(t4+td2+td1)부터 제1 출력신호(Q1_signal) 및 제2 출력신호(Q2_signal)가 모두 로우 레벨이므로, 클락검출신호는 하이 레벨에서 로우 레벨로 트리거된다. 이와 같이 클락검출신호가 하이 레벨에서 로우 레벨로 트리거됨에 따라, 입력클락(CLK_in)이 정상적이지 않고 클락 페일이 발생하고 있다는 것을 판별할 수 있다.
도 3은 도 1의 클락 검출기(100) 동작의 다른 예를 설명하기 위해 나타내 보인 타이밍도이다. 도 3을 도 1과 함께 참조하면, 입력클락(CLK_in)이 일정 주기(T)를 가지면서 하이 레벨과 로우 레벨로 토글링되어 발생된다. 입력클락(CLK_in)이 정상적인 경우, 일정 주기(T) 간격의 제1 시점(t1), 제2 시점(t2), 제3 시점(t3), 및 제4 시점(t4)에서 로우 레벨에서 하이 레벨로 토글링되어야 하고, 특히 제5 시점(t5)에서는 하이 레벨에서 로우 레벨로 토글링되어야 한다. 이하에서는, 제1 시점(t1), 제2 시점(t2), 제3 시점(t3), 및 제4 시점(t4)에서는 정상적으로 로우 레벨에서 하이 레벨로 토글링되는 반면, 도면에서 점선(300)으로 나타낸 바와 같이, 제5 시점(t5)에서는 정상적으로 토글링되지 않아서 입력 클락(CLK_in)이 하이 레벨을 유지하는 클락 페일(clock fail)이 발생하는 경우를 예로 들기로 한다. 제5 시점(t5)은 제4 시점(t4)에서 입력클락(CLK_in)의 반주기가 더해진 시점이다. 입력 클락(CLK_in)이 제1 지연회로(110)에 입력되면, 제1 지연회로(110)는 제1 지연시간(td1)만큼 지연된 클락신호(CLK_in(delay))를 출력시킨다. 클락 페일이 발생된 제5 시점(t5)에서는 입력클락(CLK_in)이 하이 레벨에서 로우 레벨로 토글링되지 않았으므로, 지연된 클락신호(CLK_in(delay))도 제5 시점(t5)으로부터 제1 지연시간(td1)이 경과되는 시점(t5+td1)에서 토글링되지 않으며, 이에 따라 하이 레벨이 유지된다.
제1 지연회로(110)로부터 출력되는 지연된 클락신호(CLK_in(delay))와 입력클락(CLK_in)이 입력되는 제1 XOR 게이트(120)는 출력신호(XOR_out)를 발생시킨다. 제1 XOR 게이트(120)의 출력신호(XOR_out)는, 입력클락(CLK_in)의 하강 에지 및 상승 에지에서 로우 레벨에서 하이 레벨로 트리거되고, 지연된 클락신호(CLK_in(delay))의 하강 에지 및 상승 에지에서 하이 레벨에서 로우 레벨로 트리거된다. 제1 XOR 게이트(120)의 출력신호(XOR_out)의 하이 레벨은 제1 지연시간(td1)과 같은 폭을 갖는다. 클락 페일이 발생된 제5 시점(t5)으로부터 제1 지연시간(td1)이 경과되는 시점(t5+td1)에서 지연된 클락신호(CLK_in(delay))가 토글링되지 않음에 따라, 시점(t5+td1)에서 제1 XOR 게이트(120)의 출력신호(XOR_out)는 펄스를 발생시키지 않고 로우 레벨을 유지한다..
제1 XOR 게이트(120)의 출력신호(XOR_out)를 입력받은 제2 지연회로(131)는, 출력신호(XOR_out)를 제2 지연시간(td2)만큼 지연시킨 출력신호를 출력한다. 이 지연된 출력신호를 입력받은 인버터(132)는 레벨이 반전되는 신호를 출력한다. 따라서 제2 지연/인버팅 회로(130)로부터 출력되는 출력신호(XOR_out(delay,invert))는, 제1 XOR 게이트(120)의 출력신호(XOR_out)가 제2 지연시간(td2)만큼 지연되고, 레벨이 반전되는 신호가 된다. 제2 지연시간(td2)은, 입력클락(CLK_in)의 반주기(T/2)보다 같거나 크고 한 주기(T)보다는 작게 설정된다. 따라서 제1 XOR 게이트(120)의 출력신호(XOR_out)를 구성하는 어느 한 펄스의 상승 에지(즉, 입력 클락(CLK_in)의 하강 에지 및 상승 에지)와, 제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert))를 구성하는 펄스들 중 그 펄스의 하강 에지 사이에는 제2 지연시간(td2), 즉 입력클락(CLK_in)의 반주기(T/2)보다 같거나 크고 한주기(T)보다는 작은 시간 차이가 존재하게 된다. 이에 따라, 클락 페일이 발생된 제5 시점(t5) 이전의 제1 XOR 게이트(120)의 출력신호(XOR_out)의 펄스(301)로부터 제2 지연시간(td2)만큼 지연되고 반전된 출력신호(XOR_out(delay,invert))의 펄스(302)는, 클락 페일에 의해 비정상적으로 발생된 펄스(300)와 중첩되는 시점에 위치한다.
제2 지연/인버팅 회로(130)로부터의 출력신호(XOR_out(delay,invert))는, 제1 플립플랍(FF1)(140)의 제1 클락단자(CK1) 및 제2 플립플랍(FF2)(150)의 제2 클락단자(CK2)에 인가된다. 이에 따라 제1 플립플랍(FF1)(140) 및 제2 플립플랍(FF2)(150)은 출력신호(XOR_out(delay,invert))에 동기되어 동작한다. 구체적으로 제1 플립플랍(FF1)(140)은, 제1 클락단자(CK1)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지 직전의 제1 입력단자(D1)로 입력되는 입력 클락(CLK_in)의 신호 레벨에 대응되는 제1 출력신호(Q1_signal)를 제1 출력단자(Q1)로 출력시킨다. 입력 클락(CLK_in)이 정상적으로 펄스를 발생시키는 경우, 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)는, 출력신호(XOR_out(delay,invert))의 상승 에지 시점에서 트리거가 이루어진다. 그런데 클락 페일이 존재하는 구간, 특히 제1 클락단자(CK1)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지가 발생하는 시점(t4+td2+td1)에서, 입력클락(CLK_in)이 비정상적인 펄스(300)가 발생되어 하이 레벨을 유지함에 따라, 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)는 트리거되지 않고 하이 레벨을 유지한다. 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)는 제2 플립플랍(FF2)(150)의 제2 입력단자(D2) 및 제2 XOR 게이트(160)의 입력단자로 입력된다.
제2 플립플랍(FF2)(150)은, 제2 클락단자(CK2)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지 직전의 제2 입력단자(D2)로 입력되는 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)의 신호 레벨에 대응되는 제2 출력신호(Q2_signal)를 제2 출력단자(Q2)로 출력시킨다. 입력 클락(CLK_in)이 정상적으로 펄스를 발생시키는 경우, 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는, 출력신호(XOR_out(delay,invert))의 상승 에지 시점에서 트리거가 이루어진다. 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)가 제2 플립플랍(FF2)(150)의 제2 입력단자(D2)로 입력됨에 따라, 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)의 반전 신호가 된다. 그런데 클락 페일이 존재하는 구간, 특히 제2 클락단자(CK2)로 입력되는 출력신호(XOR_out(delay,invert))의 상승 에지가 발생하는 시점(t4+td2+td1)에서, 제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)가 트리거되지 않고 하이 레벨을 유지함으로써, 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는 로우 레벨에서 하이 레벨로 트리거된다. 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)는 제2 XOR 게이트(160)의 입력단자로 입력된다.
제1 플립플랍(FF1)(140)의 제1 출력신호(Q1_signal)와 제2 플립플랍(FF2)(150)의 제2 출력신호(Q2_signal)를 입력받은 제2 XOR 게이트(160)는, XOR 연산을 수행하고 그 결과를 클락검출신호로 출력한다. XOR 연산에 의해, 제1 출력신호(Q1_signal)의 레벨과 제2 출력신호(Q2_signal)의 레벨이 같은 레벨인 경우 로우 레벨의 클락검출신호가 발생되고, 제1 출력신호(Q1_signal)의 레벨과 제2 출력신호(Q2_signal)의 레벨이 다른 레벨인 경우 하이 레벨의 클락검출신호가 발생된다. 따라서 제2 지연/인버팅 회로(130)의 출력신호(XOR_out(delay,invert)))의 첫번째 상승 에지가 발생되는 시점부터 클락검출신호는 하이 레벨을 유지한다. 하이 레벨의 클락검출신호는, 입력클락(CLK_in)이 정상적인 펄스를 발생시키는 구간에서 트리거링 없이 동일한 레벨로 유지된다. 그러나 클락 페일이 발생되는 제5 시점(t5) 이후, 특히 시점(t4+td2+td1)에서는, 제1 출력신호(Q1_signal)와 제2 출력신호(Q2_signal)가 모두 하이 레벨이므로, 하이 레벨에서 로우 레벨로 트리거링된다. 이와 같이 클락검출신호가 하이 레벨에서 로우 레벨로 트리거됨에 따라, 입력클락(CLK_in)이 정상적이지 않고 클락 페일이 발생하고 있다는 것을 판별할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...클락 검출기 110...제1 지연회로
120...제1 XOR 게이트 130...제2 지연/인버팅 회로
131...제2 지연회로 132...인버터
140...제1 플립플랍(FF1) 150...제2 플립플랍(FF2)
160...제2 XOR 게이트

Claims (20)

  1. 입력클락을 제1 지연시간만큼 지연하여 출력하는 제1 지연회로;
    상기 입력클락 및 제1 지연회로의 출력을 입력받아 상기 입력클락의 에지에 동기되어 펄스를 발생시키는 에지검출회로;
    상기 에지검출회로의 출력신호를 제2 지연시간만큼 지연한 후 반전하여 출력하는 제2 지연/인버팅 회로;
    상기 제2 지연/인버팅 회로의 출력신호에 동기되어 상기 입력클락의 상태에 대응되는 제1 출력신호를 발생시키는 제1 플립플랍;
    상기 제2 지연/인버팅 회로의 출력신호에 동기되어 상기 제1 플립플랍의 출력신호의 상태에 대응되는 제2 출력신호를 발생시키는 제2 플립플랍; 및
    상기 제1 출력신호 및 제2 출력신호를 입력받아 클락 페일이 발생되는 구간에서 트리거링되는 클락검출신호를 발생시키는 클락검출신호 발생회로를 포함하는 클락 검출기.
  2. 제1항에 있어서,
    상기 에지검출회로는 제1 XOR 게이트로 구성되는 클락 검출기.
  3. 제1항에 있어서, 상기 제2 지연/인버팅 회로는,
    상기 에지검출회로의 출력신호를 제2 지연시간만큼 지연하여 출력하는 제2 지연회로; 및
    상기 제2 지연회로의 출력신호를 반전하여 출력하는 인버터를 포함하는 클락 검출기.
  4. 제3항에 있어서,
    상기 제2 지연시간은, 상기 입력클락의 반주기보다 같거나 크고 한주기보다는 작은 클락 검출기.
  5. 제1항에 있어서,
    상기 제1 플립플랍 및 제2 플립플랍은 D 플립플랍으로 구성되는 클락 검출기.
  6. 제5항에 있어서,
    상기 D 플립플랍은 상승 에지에서 트리거되는 클락 검출기.
  7. 제6항에 있어서,
    상기 제1 플립플랍은, 상기 제2 지연/인버팅 회로의 출력신호가 입력되는 제1 클락단자와, 상기 입력클락이 입력되는 제1 입력단자와, 그리고 제1 출력신호가 출력되는 제1 출력단자를 갖는 클락 검출기.
  8. 제7항에 있어서,
    상기 제2 플립플랍은, 상기 제2 지연/인버팅 회로의 출력신호가 입력되는 제2 클락단자와, 상기 제1 플립플랍의 출력단자에 결합되는 제2 입력단자와, 그리고 제2 출력신호가 출력되는 제2 출력단자를 갖는 클락 검출기.
  9. 제8항에 있어서,
    상기 클락검출신호 발생회로는, 제2 XOR 게이트로 구성되는 클락 검출기.
  10. 제9항에 있어서,
    상기 제2 XOR 게이트는, 상기 입력클락의 클락 페일이 발생되는 구간에서 트리거되는 클락검출신호를 발생시키는 클락 검출기.
  11. 제10항에 있어서,
    상기 제2 XOR 게이트로부터 발생되는 클락검출신호는, 상기 입력클락의 클락 페일이 발생되는 구간에서 하이 레벨에서 로우 레벨로 트리거되는 클락 검출기.
  12. 입력클락과, 상기 입력클락을 제1 지연시간만큼 지연한 지연클락을 입력받아 상기 입력클락의 상승 에지 및 하강 에지에 동기되는 펄스신호를 발생시키는 단계;
    상기 펄스신호를 제2 지연시간만큼 지연한 후 반전하여 지연/반전된 클락신호를 발생시키는 단계;
    상기 지연/반전된 클락신호에 동기되어 상기 입력클락의 상태에 대응되는 제1 출력신호를 발생시키는 단계;
    상기 지연/반전된 클락신호에 동기되어 상기 제1 출력신호의 상태에 대응되는 제2 출력신호를 발생시키는 단계; 및
    상기 제1 출력신호 및 제2 출력신호에 연산을 수행하여 클락 페일이 발생되는 구간에서 트리거링되는 클락검출신호를 발생시키는 단계를 포함하는 클락 검출 방법.
  13. 제12항에 있어서,
    상기 펄스신호를 발생시키는 단계는, 상기 입력클락과, 상기 지연클락을 XOR 연산하여 수행하는 클락 검출 방법.
  14. 제12항에 있어서,
    상기 제2 지연시간은, 상기 입력클락의 반주기보다 같거나 크고 한주기보다는 작도록 설정하는 클락 검출 방법.
  15. 제12항에 있어서,
    상기 제1 출력신호를 발생시키는 단계는, 상기 지연/반전된 클락신호가 입력되는 제1 클락단자와, 상기 입력클락이 입력되는 제1 입력단자와, 그리고 제1 출력신호가 출력되는 제1 출력단자를 갖는 제1 D 플립플랍을 이용하여 수행하는 클락 검출 방법.
  16. 제15항에 있어서,
    상기 제1 D 플립플랍은 상기 지연/반전된 클락신호의 상승 에지에서 트리거되는 클락 검출 방법.
  17. 제12항에 있어서,
    상기 제2 출력신호를 발생시키는 단계는, 상기 지연/반전된 클락신호가 입력되는 제2 클락단자와, 상기 제1 출력신호가 입력되는 제2 입력단자와, 그리고 제2 출력신호가 출력되는 제2 출력단자를 갖는 제2 D 플립플랍을 이용하여 수행하는 클락 검출 방법.
  18. 제17항에 있어서,
    상기 제2 D 플립플랍은 상기 지연/반전된 클락신호의 상승 에지에서 트리거되는 클락 검출 방법.
  19. 제12항에 있어서,
    상기 클락검출신호를 발생시키는 단계는, 상기 제1 출력신호 및 제2 출력신호를 XOR 연산하여 수행하는 클락 검출 방법.
  20. 제12항에 있어서,
    상기 클락검출신호를 발생시키는 단계는, 상상기 입력클락의 클락 페일이 발생되는 구간에서 하이 레벨에서 로우 레벨로 트리거되는 클락검출신호가 발생되도록 하는 클락 검출 방법.
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