KR101020513B1 - 락 검출 회로 및 락 검출 방법 - Google Patents

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Abstract

본 발명에 따른 락 검출 회로는 2개의 지연 소자, 4개의 플립플롭, 2개의 논리 게이트로 구현이 가능하면서 PLL 회로의 락 상태를 정확하게 검출할 수 있다. 따라서, 락 검출 회로를 간단한 구조로 구현할 수 있으므로, 이에 따라 락 검출 회로의 소형화를 도모할 수 있으며 소비전력을 감소시킬 수 있다. 또한, 본 발명에 따른 락 검출 방법에 의하면, 락 상태를 검출하는 과정이 간단해지므로 빠른 시간내에 락 상태를 검출할 수 있다.
PLL(위상고정루프), 락(lock), 위상 주파수 검출기(PFD)

Description

락 검출 회로 및 락 검출 방법{The lock detector circuit and lock detecting method}
본 발명은 락 검출 회로 및 락 검출 방법에 관한 것으로, 더 자세하게는 위상 고정 루프(PLL) 회로의 락(lock) 상태를 검출할 수 있는 락 검출 회로 및 락 검출 방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-01, 과제명: 45nm급 혼성 SoC용 아날로그 회로].
디지털 클럭을 이용하는 디지털 신호 송수신에 있어서, 수신되는 신호가 0인지 1인지 명확히 구분하려면, 각 클럭이 시작되고 끝나는 지점을 명확히 알아야 할 필요가 있다. 하지만, 무선 또는 유선상으로 신호를 보내면 신호 경로에 따라 신호 지연(delay)이 생기고 당연히 위상 또한 변하게 된다. 이에 따라 수신측에서는 어느 지점을 시작점과 끝점으로 해서 0과 1을 판단해야 하는지 모호하게 되는 경우가 있다.
이러한 이유로 인해 클럭의 시작점과 끝점을 동기화(synchronization) 시키는 회로가 필요하고, 이렇게 한 주기의 시작(0도)과 끝(360도)을 맞추어주는 역할을 하는 것이 위상 고정 루프(Phase Locked Loop; 이하 'PLL' 이라 함) 회로이다.
PLL 회로는 기준 신호와 전압 제어 발진기(Voltage Controlled Oscillator; 이하 'VCO'라 함)로부터 피드백되는 신호의 위상을 비교하여 위상을 동기화시키는 회로로서 통신 시스템 등 다양한 응용에 사용된다. 근래에는 반도체 기술의 발전에 따라 PLL 회로가 반도체 집적회로로 구현되고 있다.
도 1은 일반적인 PLL 회로를 나타낸 블록도이다.
도 1을 참조하면, PLL 회로(100)는 기준 신호(FREF)를 분주하는 제1 분주기(110), 피드백 신호(FVCO)를 분주하는 제2 분주기(120), 분주된 기준 신호(FREF')와 분주된 피드백 신호(FVCO')의 위상을 비교하여 위상 차이에 따라 업 신호(UP)/다운 신호(DN)를 출력하는 위상 주파수 검출기(130), 상기 위상 주파수 검출기(130)로부터 출력되는 업 신호(UP)/다운 신호(DN)에 따라 락 상태를 검출하여 로우 또는 하이의 락 검출 신호(LKD)를 출력하는 락 검출 회로(140), 상기 위상 주파수 검출기(130)로부터 출력되는 업 신호(UP)/다운 신호(DN)에 따라 전하를 펌핑하는 전하 펌프(150), 상기 전하 펌프(150)의 출력 신호에서 고주파 성분을 필터링하는 루프 필터(160), 상기 루프 필터(160)로부터 출력되는 제어 전압에 따라 출력 신호(FVCO)의 주파수를 가변시키는 VCO(170)로 구성된다.
이와 같이 구성된 PLL 회로(100)는 분주된 기준 신호(FREF')의 위상이 분주된 피드백 신호(FVCO')의 위상보다 빠르면 발진 주파수를 높여서 피드백 신 호(FVCO)의 위상을 빠르게 하고, 분주된 기준 신호(FREF')의 위상이 분주된 피드백 신호(FVCO')의 위상보다 느리면 발진 주파수를 낮추어서 피드백 신호(FVCO)의 위상을 지연시킨다.
상기와 같은 위상 동기화에 의해 분주된 기준 신호(FREF')와 분주된 피드백 신호(FVCO')의 위상이 락킹(locking)된 상태가 되면, 다시 말해서, 상기 락 검출 회로(140)로부터 하이(high)의 락 검출 신호(LKD)가 출력되면, 상기 VCO(170)의 출력을 여러 응용 회로에 사용할 수 있다.
따라서, 상기 락 검출 회로(140)는 PLL 회로의 락 상태를 정확하게 검출할 수 있어야 하며, 이를 위해서는 먼저 상기 위상 주파수 검출기(130)로부터 출력되는 업 신호(UP)와 다운 신호(DN)가 정확한 상태값을 가져야만 한다.
상기 위상 주파수 검출기(130)로부터 출력되는 업 신호(UP)와 다운 신호(DN)의 상태값에 대하여 더 자세히 설명하면 다음과 같다.
도 2a는 PLL 회로에 일반적으로 사용되는 3상(three-state) 위상 주파수 검출기를 나타낸 회로도이고, 도 2b는 도 2a에 도시된 위상 주파수 검출기의 상태 머신을 나타낸 도면이며, 도 2c는 도 2a에 도시된 위상 주파수 검출기의 동작 타이밍도이다.
도 2a를 참조하면, 3상(three-state) 위상 주파수 검출기는 두 개의 D-플립플롭과 하나의 AND 게이트로 구성되며, 분주된 기준 신호(FREF')와 분주된 피드백 신호(FVCO')의 상승 에지에서 두 신호의 위상 차이를 검출하여 업 신호(UP)와 다운 신호(DN)를 출력한다. 이 때, 도 2b에 도시된 바와 같이 분주된 기준 신호(FREF') 의 위상이 분주된 피드백 신호(FVCO')의 위상보다 빠른 경우에는 이전 상태에 따라 'state 0' 이나 'state 1'으로 이동하고, 분주된 기준 신호(FREF')의 위상이 분주된 피드백 신호(FVCO')의 신호의 위상보다 지연된 경우에는 이전 상태에 따라 'state 0' 이나 'state 2'로 이동한다. 그리고, 분주된 기준 신호(FREF')와 분주된 피드백 신호(FVCO')가 락킹된 경우에는 계속 'state 0' 상태를 유지한다.
하지만, 이와 같은 위상 주파수 검출기에서는 도 2c에 도시된 바와 같이 각 논리 회로 소자의 지연시간으로 인해 업 신호(UP)와 다운 신호(DN)가 모두 1이 되는 비정상적인 구간(Trst 구간)이 주기적으로 발생될 수 있으며, 이에 따라 언락 상태임에도 불구하고 락 검출 회로에서 락 상태로 검출하는 오류가 발생할 수 있다.
따라서, 이와 같은 논리 회로 소자의 지연시간도 고려하여 락 상태를 정확하게 검출할 수 있는 락 검출 회로에 대한 연구가 활발히 진행되고 있으며, 그 연구 결과로서 도 3과 같은 락 검출 회로가 개시되어 있다.
도 3은 종래의 락 검출 회로를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 종래의 락 검출 회로는 1개의 지연 회로, 7개의 NAND 게이트, 2개의 T-플립플롭, 4개의 인버터로 구성되며, 업 신호(UP)와 다운 신호(DN)의 시간 차이가 기 설정된 기준 신호(FREF) 보다 작은 경우에만 하이의 락 검출 신호(LKD)를 출력한다.
그러나, 상기 락 검출 회로를 구성하기 위해서는 많은 논리 회로 소자들을 서로 연결해야 하기 때문에 하드웨어 구현이 복잡해지며, 회로의 크기가 커지고 소 비 전력이 증가하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 간단한 구조로 락 상태를 정확하게 검출할 수 있는 락 검출 회로를 제공하는 것이다.
본 발명의 다른 목적은 빠른 시간내에 락 상태를 정확하게 검출할 수 있는 락 검출 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 락 검출 회로는, 기준 신호와 피드백 신호의 위상차에 따른 업 신호와 다운 신호를 입력받아 상기 업 신호와 상기 다운 신호에 따라 상기 기준 신호와 상기 피드백 신호의 락 상태를 나타내는 예비 락 검출 신호를 출력하는 전단 락 검출기를 포함하되, 상기 전단 락 검출기는, 상기 업 신호와 상기 다운 신호를 소정 시간 동안 각각 지연시켜 출력하는 제1, 2 지연 소자; 상기 지연된 업 신호를 입력받아 상기 다운 신호에 응답하여 출력하는 제1 D-플립플롭; 상기 지연된 다운 신호를 입력받아 상기 업 신호에 응답하여 출력하는 제2 D-플립플롭; 및 상기 제1, 2 D-플립플롭의 출력신호에 따라 하이 또는 로우의 예비 락 검출 신호를 출력하는 NOR 게이트를 포함하는 것을 특징으로 한다.
상기 락 검출 회로는, 상기 전단 락 검출기로부터 상기 예비 락 검출 신호를 입력받아 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 최종 락 검출 신호로 출력하는 후단 락 검출기를 더 포함하는 것이 바람직하다.
여기에서, 상기 후단 락 검출기는, 상기 예비 락 검출 신호를 입력받아 상기 기준 신호의 시간 간격 만큼 지연시켜 출력하는 제3 D-플립플롭; 상기 제3 D-플립플롭의 출력 신호를 입력받아 상기 기준 신호의 시간 간격 만큼 지연시켜 출력하는 제4 D-플립플롭; 및 상기 제3, 4 D-플립플롭의 출력 신호에 따라 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 최종 락 검출 신호로 출력하는 AND 게이트를 포함한다.
한편, 상기 목적을 달성하기 위하여 본 발명에 따른　락 검출 방법은, (a) 기준 신호와 피드백 신호의 위상차에 따른 업 신호와 다운 신호가 입력되면, 상기 업 신호와 상기 다운 신호를 소정 시간 동안 지연시키는 단계; (b) 상기 다운 신호를 기준으로 상기 지연된 업 신호가 빠른지에 따라 제1 출력신호를 생성하고, 상기 업 신호를 기준으로 상기 지연된 다운 신호가 빠른지에 따라 제2 출력신호를 생성하는 단계; 및 (c) 상기 제1, 2 출력신호에 따라 상기 기준 신호와 상기 피드백 신호의 락 상태를 나타내는 예비 락 검출 신호를 생성하여 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 (b) 단계에서 상기 다운 신호를 기준으로 상기 지연된 업 신호가 빠른 경우 상기 제1 출력신호는 하이 상태의 값을 가지며, 상기 업 신호를 기준으로 상기 지연된 다운 신호가 빠른 경우 상기 제2 출력신호는 하이 상태의 값을 갖는다. 그리고, 상기 (c) 단계에서, 상기 제1, 2 출력신호가 모두 로우 상태일 때 상기 예비 락 검출 신호는 하이 상태의 값을 갖는다.
본 발명에 따른　락 검출 방법에 있어서, 상기 (c) 단계를 통해 생성된 예비 락 검출 신호에서 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 추출하여 최종 락 검출 신호로 출력하는 (d) 단계를 더 포함하는 것이 바람직하다.
상기 (d) 단계에서, 상기 예비 락 검출 신호를 상기 기준 신호의 시간 간격 만큼 1차 지연시키는 제1 단계; 상기 1차 지연된 예비 락 검출 신호를 상기 기준 신호의 시간 간격 만큼 2차 지연시키는 제2 단계; 및 상기 1차 지연된 예비 락 검출 신호와 상기 2차 지연된 예비 락 검출 신호를 논리곱하여 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 추출하는 단계를 더 포함한다.
본 발명에 따르면, 간단한 구조로 락 상태를 정확하게 검출할 수 있는 락 검출 회로를 구현할 수 있으므로, 이에 따라 락 검출 회로의 소형화를 도모할 수 있으며 소비전력을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면 락 상태를 검출하는 과정이 간단해지므로, 빠른 시간내에 락 상태를 검출할 수 있는 효과도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 4는 본 발명에 따른 락 검출 회로를 나타낸 도면이며, 도 5a 및 도 5b는 도 4에 도시된 락 검출 회로의 동작 타이밍도이다.
도 4를 참조하면, 본 발명의 락 검출 회로(400)는 전단 락 검출기(400A)와 후단 락 검출기(400B)로 구성되며, 상기 전단 락 검출기(400A)는 제1, 2 지연 소자(D1, D2), 제1, 2 D-플립플롭(FF1, FF2) 및 NOR 게이트(NORG)를 포함하고, 상기 후단 락 검출기(400B)는 제3, 4 D-플립플롭(FF3, FF4) 및 AND 게이트(ANDG)를 포함한다.
이와 같이 구성된 본 발명의 락 검출 회로(400)는 PLL 회로에 집적된 형태로 구현되거나 또는 PLL 회로와 독립된 직접 회로로 구현되어, PLL 회로의 락 판정을 필요로 하는 여러 통신 시스템, FM 수신기, 멀티미디어 시스템 등 모든 전자기기에 적용될 수 있다.
먼저 상기 전단 락 검출기(400A)의 동작에 대하여 설명하면 다음과 같다.
상기 제1, 2 지연 소자(D1, D2)는 위상 주파수 검출기(미도시)로부터 업 신호(UP)와 다운 신호(DN)를 각각 입력받아 소정 시간 동안 지연시켜 지연된 업 신호(τUP)와 지연된 다운 신호(τDN)를 각각 출력한다.
여기에서, 상기 지연된 업 신호(τUP)와 상기 지연된 다운 신호(τDN)는 상기 제1, 2 D-플립플롭(FF1, FF2)의 데이터로 각각 입력되고, 상기 다운 신호(DN)와 업 신호(UP)는 상기 제1, 2 D-플립플롭(FF1, FF2)의 클럭으로 각각 입력된다.
상기 제1 D-플립플롭(FF1)은 상기 다운 신호(DN)의 상승에지에서 상기 지연된 업 신호(τUP)를 출력하며, 상기 제2 D-플립플롭(FF2)은 상기 업 신호(UP)의 상승에지에서 상기 지연된 다운 신호(τDN)를 출력한다.
도 5a의 타이밍도에 나타난 바와 같이 상기 지연된 업 신호(τUP)가 상기 다운 신호(DN) 보다 빠른 경우에는 상기 제1 D-플립플롭(FF1)의 출력 신호(QDN)는 하이가 되며, 상기 지연된 다운 신호(τDN)가 상기 업 신호(UP) 보다 빠른 경우에는 상기 제2 D-플립플롭(FF2)의 출력 신호(QUP)는 하이가 된다.
다음으로, 상기 NOR 게이트(NORG)는 상기 제1 D-플립플롭(FF1)의 출력신호(QDN)와 상기 제2 D-플립플롭(FF2)의 출력신호(QUP)가 모두 로우 상태일 때, 하이 상태의 예비 락 검출 신호(LS)를 출력한다.
여기에서, 상기 NOR 게이트(NORG)로부터 출력되는 예비 락 검출 신호(LS)는 상기 업 신호(UP)/다운 신호(DN)의 상태 천이 지연으로 인해 도 5a의 점선 부분과 같이 실제로 락 상태가 아님에도 불구하고 하이 상태의 값을 갖는 경우가 있다.
따라서, 이와 같은 오류를 방지하기 위해 본 발명에서는 후단 락 검출기(400B)를 통해 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호(LS)만을 최종 락 검출 신호(LKD)로 출력하며, 상기 후단 락 검출기(400B)의 동작에 대하여 더 자세히 설명하면 다음과 같다.
먼저, 상기 전단 락 검출기(400A)로부터 출력되는 예비 락 검출 신호(LS)는 상기 제3 D-플립플롭(FF3)의 데이터로 입력되며, 상기 제3 D-플립플롭(FF3)의 출력(y0)은 상기 제4 D-플립플롭(FF4)의 데이터로 입력된다. 이 때, 상기 제3, 4 D-플립플롭(FF3, FF4)의 클럭으로는 기준 신호(FREF)가 입력된다.
즉, 상기 제3 D-플립플롭(FF3)은 상기 예비 락 검출 신호(LS)를 기준 신호(FREF)의 시간 간격 만큼 지연시키며, 상기 제4 D-플립플롭(FF4)은 상기 제3 D-플립플롭(FF3)을 통해 지연된 예비 락 검출 신호를 다시 기준 신호(FREF)의 시간 간격 만큼 지연시킨다.
상기 제3, 4 D-플립플롭(FF3, FF4)의 출력(y0, y1)은 상기 AND 게이트(ANDG)로 각각 입력되며, 이에 따라 상기 AND 게이트(ANDG)는 상기 제3, 4 D-플립플롭(FF3, FF4)의 출력(y0, y1)이 모두 하이일 때 최종 락 검출 신호(LKD)를 출력한다.
따라서, 상기 후단 락 검출기(400B)는 상기 전단 락 검출기(400A)로부터 예비 락 검출 신호(LS)가 입력되면 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호(LS)만을 최종 락 검출 신호(LKD)로 출력한다.
이와 같이 본 발명의 락 검출 회로(400)는 간단한 구조에 의해 락 상태를 정확하게 검출할 수 있으므로, 이에 따라 락 검출 회로의 소형화를 도모할 수 있으며 소비 전력을 감소시킬 수 있는 잇점이 있다. 또한, 본 발명의 락 검출 회로(400)를 이용하여 락 상태를 검출하면, 락 상태 검출 과정이 간단해지므로 빠른 시간내에 락 상태를 검출할 수 있는 잇점도 있다.
한편, 본 발명의 락 검출 회로(400)에 있어서 후단 락 검출기(400B)의 구성은 변경이 가능하며, 전단 락 검출기(400A)에서 실제 락 상태에서만 예비 락 검출 신호가 정확하게 검출되면 상기 후단 락 검출기(400B)를 생략하는 것도 가능하다.
도 1은 일반적인 PLL 회로를 나타낸 블록도이다.
도 2a는 PLL 회로에 일반적으로 사용되는 3상(three-state) 위상 주파수 검출기를 나타낸 회로도이고, 도 2b는 도 2a에 도시된 위상 주파수 검출기의 상태 머신을 나타낸 도면이며, 도 2c는 도 2a에 도시된 위상 주파수 검출기의 동작 타이밍도이다.
도 3은 종래의 락 검출 회로를 개략적으로 나타낸 도면이다.
도 4는 본 발명에 따른 락 검출 회로를 나타낸 도면이다.
도 5a 및 도 5b는 도 4에 도시된 락 검출 회로의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : PLL 회로　 110: 제1 분주기
120: 제2 분주기　　　　　 130: 위상 주파수 검출기
140 : 락 검출 회로　　　　 150: 전하 펌프
160: 루프 필터　　　　　 170: 전압 제어 발진기(VCO)
400 : 본 발명의 락 검출 회로
400A : 전단 락 검출기　　　　 400B : 후단 락 검출기
D1, D2 : 제1, 2 지연 소자
FF1, … , FF4 : 제1 내지 제4 D-플립플롭
NORG : NOR 게이트
ANDG : AND 게이트

Claims (10)

  1. 기준 신호와 피드백 신호의 위상차에 따른 업 신호와 다운 신호를 입력받아 상기 업 신호와 상기 다운 신호에 따라 상기 기준 신호와 상기 피드백 신호의 락 상태를 나타내는 예비 락 검출 신호를 출력하는 전단 락 검출기 및 상기 전단 락 검출기로부터 상기 예비 락 검출 신호를 입력받아 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 최종 락 검출 신호로 출력하는 후단 락 검출기를 포함하되,
    상기 전단 락 검출기는,
    상기 업 신호와 상기 다운 신호를 소정 시간 동안 각각 지연시켜 출력하는 제1, 2 지연 소자;
    상기 지연된 업 신호를 입력받아 상기 다운 신호에 응답하여 출력하는 제1 D-플립플롭;
    상기 지연된 다운 신호를 입력받아 상기 업 신호에 응답하여 출력하는 제2 D-플립플롭; 및
    상기 제1, 2 D-플립플롭의 출력신호에 따라 하이 또는 로우의 예비 락 검출 신호를 출력하는 NOR 게이트를 포함하는 것을 특징으로 하는 락 검출 회로.
  2. 제 1항에 있어서,
    상기 제1 D-플립플롭은 상기 지연된 업 신호가 상기 다운 신호 보다 빠른 경우 하이 상태의 신호를 출력하며, 상기 제2 D-플립플롭은 상기 지연된 다운 신호가 상기 업 신호 보다 빠른 경우 하이 상태의 신호를 출력하는 것을 특징으로 하는 락 검출 회로.
  3. 삭제
  4. 제 1항에 있어서, 상기 후단 락 검출기는,
    상기 예비 락 검출 신호를 입력받아 상기 기준 신호의 시간 간격 만큼 지연시켜 출력하는 제3 D-플립플롭;
    상기 제3 D-플립플롭의 출력 신호를 입력받아 상기 기준 신호의 시간 간격 만큼 지연시켜 출력하는 제4 D-플립플롭; 및
    상기 제3, 4 D-플립플롭의 출력 신호에 따라 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 최종 락 검출 신호로 출력하는 AND 게이트를 포함하는 것을 특징으로 하는 락 검출 회로.
  5. 제 1항에 있어서,
    상기 전단 락 검출기는 상기 기준 신호와 상기 피드백 신호의 위상을 동기화시키는 회로에 연결되는 것을 특징으로 하는 락 검출 회로.
  6. (a) 기준 신호와 피드백 신호의 위상차에 따른 업 신호와 다운 신호가 입력되면, 상기 업 신호와 상기 다운 신호를 소정 시간 동안 지연시키는 단계;
    (b) 상기 다운 신호를 기준으로 상기 지연된 업 신호가 빠른지에 따라 제1 출력신호를 생성하고, 상기 업 신호를 기준으로 상기 지연된 다운 신호가 빠른지에 따라 제2 출력신호를 생성하는 단계;
    (c) 상기 제1, 2 출력신호에 따라 상기 기준 신호와 상기 피드백 신호의 락 상태를 나타내는 예비 락 검출 신호를 생성하여 출력하는 단계; 및
    (d) 상기 (c) 단계를 통해 생성된 예비 락 검출 신호에서 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 추출하여 최종 락 검출 신호로 출력하는 단계
    를 포함하는 것을 특징으로 하는 락 검출 방법.
  7. 제 6항에 있어서, 상기 (b) 단계에서,
    상기 다운 신호를 기준으로 상기 지연된 업 신호가 빠른 경우 상기 제1 출력신호는 하이 상태의 값을 가지며, 상기 업 신호를 기준으로 상기 지연된 다운 신호가 빠른 경우 상기 제2 출력신호는 하이 상태의 값을 갖는 것을 특징으로 하는 락 검출 방법.
  8. 제 6항에 있어서, 상기 (c) 단계에서,
    상기 제1, 2 출력신호가 모두 로우 상태일 때 상기 예비 락 검출 신호는 하이 상태의 값을 갖는 것을 특징으로 하는 락 검출 방법.
  9. 삭제
  10. 제 6항에 있어서, 상기 (d) 단계에서,
    상기 예비 락 검출 신호를 상기 기준 신호의 시간 간격 만큼 1차 지연시키는 제1 단계;
    상기 1차 지연된 예비 락 검출 신호를 상기 기준 신호의 시간 간격 만큼 2차 지연시키는 제2 단계; 및
    상기 1차 지연된 예비 락 검출 신호와 상기 2차 지연된 예비 락 검출 신호를 논리곱하여 소정 시간 동안 하이 상태를 유지하는 예비 락 검출 신호를 추출하는 단계를 더 포함하는 것을 특징으로 하는 락 검출 방법.
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