CN103762976B

CN103762976B - Cdr锁定检测电路

Info

Publication number: CN103762976B
Application number: CN201410019184.6A
Authority: CN
Inventors: 张子澈; 邹铮贤
Original assignee: IPGoal Microelectronics Sichuan Co Ltd
Current assignee: IPGoal Microelectronics Sichuan Co Ltd
Priority date: 2014-01-15
Filing date: 2014-01-15
Publication date: 2016-09-07
Anticipated expiration: 2034-01-15
Also published as: US9112652B2; CN103762976A; US20150200766A1

Abstract

本发明公开了一种CDR锁定检测电路，包括第一分频器、第二分频器、第一采样器、第二采样器及锁定检测器，CDR输出的数据信号分别输入第一分频器的输入端及第一采样器的时钟控制端，第一分频器的输出端与第一采样器的输入端连接，CDR输出的时钟脉冲分别输入第二分频器的输入端及第二采样器的时钟控制端，第二分频器的输出端与第二采样器的输入端连接，第一采样器与第二采样器的输出端均与锁定检测器连接，锁定检测器对第一采样器输出的数据信号与第二采样器输出的时钟脉冲进行上升沿对齐的检测，并输出检测后的结果。本发明的CDR锁定检测电路尺寸功耗相对于传统结构纯数字或者纯模拟结构更低，且可对大于1Gbps的高速数据及任意协议的扩频载波进行检测，使用更灵活，运用范围更广。

Description

CDR锁定检测电路

技术领域

本发明涉及集成电路领域，更具体地涉及一种CDR锁定检测电路。

背景技术

现在常用的CDR（数据时钟恢复电路）锁定检测电路根据CDR的两种实现方式，分别对应两种锁定检测电路。

一种CDR是基于PLL（锁相环）的模拟CDR：该锁定检测电路分别用两个基准电压与两个比较器确定一阈值，若CDR的压控振荡器的控制电压落在该阈值范围内且长时间不再发生变化，则认为该模拟CDR已锁定（即该CDR输出的时钟脉冲与数据信号的上升沿对齐），反之则没有锁定。这种锁定检测电路主要有如下限制：1、需要使用高精度，高灵敏度的模拟比较器，该模拟比较器会消耗锁定检测电路较大的尺寸与功耗；2、CDR锁定后，压控振荡器的控制电压为模拟信号，由于制造工艺偏差原因而存在较大离散，使得压控振荡器的控制电压的翻转阈值不容易确定；3、当CDR输出的数据信号中包含扩频数据时，若压控振荡器的控制电压随着扩频量做上下漂移且超出比较器的上下阈值时，则该锁定检测失效。

另一种CDR是基于数字滤波相位插值的数字CDR：该锁定检测电路通过bang-bang鉴相器输出鉴相结果up、dn，并对鉴相结果进行数字滤波、统计，若up总数量与dn总数量接近或相同，则该数字CDR锁定（即该CDR输出的时钟脉冲与数据信号的上升沿对齐），反之则没有锁定。这种锁定检测电路主要有如下限制：1、当CDR输出的数据信号的数据率达到1Gbps或1Gbps以上时，该锁定检测电路时序紧张，需要提供更大的面积与功耗满足时序要求；2、当CDR输出的数据信号中包含扩频数据时，需要提前知道输出数据信号是上扩频或下扩频，以及扩频数据信号的频谱分布才可以确定参数而完成对CDR的锁定检测，当预先不知道扩频数据信号的频谱分布情况下，则该锁定检测失效。

而且上述两种CDR的锁定检测电路都是基于具体的CDR电路，且需要具体的CDR电路的配合才可实现对CDR的锁定检测，使用范围有限；因此，有必要提供一种改进的CDR锁定检测电路来克服上述缺陷。

发明内容

本发明的目的是提供一种CDR锁定检测电路，本发明的CDR锁定检测电路可对数字CDR及模拟CDR均进行锁定检测，使得电路尺寸功耗相对于传统结构纯数字或者纯模拟结构更低，且本发明的CDR锁定检测电路可对大于1Gbps的高速数据率及任意协议的扩频载波进行锁定检测，使用更灵活，运用范围更广。

为实现上述目的，本发明提供一种CDR锁定检测电路，包括第一分频器、第二分频器、第一采样器、第二采样器及锁定检测器，所述CDR输出的数据信号分别输入所述第一分频器的输入端及所述第一采样器的时钟控制端，所述第一分频器的输出端与所述第一采样器的输入端连接，所述CDR输出的时钟脉冲分别输入所述第二分频器的输入端及所述第二采样器的时钟控制端，所述第二分频器的输出端与所述第二采样器的输入端连接，所述第一采样器与第二采样器的输出端均与所述锁定检测器连接，所述锁定检测器对所述第一采样器输出的数据信号与第二采样器输出的时钟脉冲进行上升沿对齐的检测，并输出检测后的结果。

较佳地，所述锁定检测器包括第三采样器、延迟模块、第四采样器及异或门，所述第三采样器的时钟控制端与所述第一采样器的输出端连接，其输入端与所述第二采样器的输出端连接，所述第一采样器及第二采样器的输出端还与所述延迟模块连接，所述第一采样器输出的数据信号经过一个延迟单位延迟后输入所述第四采样器的时钟控制端，所述第二采样器输出的时钟脉冲经过两个延迟单位延迟后输入所述第四采样器，所述第三采样器与第四采样器的输出端均与所述异或门的输入端连接，所述异或门输出检测后的结果。

较佳地，所述延迟模块包括第一延迟单元、第二延迟单元及第三延迟单元，且外部控制端与每个所述延迟单元连接，以控制各个所述延迟单元的延迟单位时间，所述第一延迟单元的输入端与所述第一采样器的输出端连接，输出端与所述第三采样器及第四采样器的时钟控制端连接，所述第二延迟单元与第三延迟单元依次顺序连接，且所述第二延迟单元的输入端与所述第一采样器的输出端连接，所述第三延迟单元的输出端与所述第四采样器的输入端连接。

较佳地，所述CDR锁定检测电路还包括一数字滤波器，所述数字滤波器的输入端与所述异或门的输出端连接，所述CDR输出的时钟脉冲输入所述数字滤波器的时钟控制端。

较佳地，所述CDR锁定检测电路还包括一外部控制端，所述外部控制端分别与所述第一延迟单元、第二延迟单元及第三延迟单元连接，以控制各个延迟单元的延迟单位的时间。

与现有技术相比，本发明的CDR锁定检测电路由于包括第一分频器与第二分频器，该两分频器可分别对CDR输出的数据信号与时钟脉冲进行分频处理，使得本发明的CDR锁定检测电路可对CDR输出的调整信号进行相应的检测；且本发明的CDR锁定检测电路设置在CDR的外部，其锁定检测过程完全不依赖于CDR，从而对数字CDR与模拟CDR均可进行锁定检测，使用更灵活，运用范围更广。

通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明。

附图说明

图1为本发明CDR锁定检测电路的结构示意图。

图2为CDR输出的数据信号与时钟脉冲输入所述锁定检测器之前的波形图。

图3为图1所述锁定检测器的电路结构图。

图4为当CDR输出的数据信号与时钟脉冲的上升沿对齐时经过所述锁定检测器输出的波形图。

图5为图4所示所述锁定检测器输出信号可能存在抖动的波形图。

图6为图5所示锁定检测器输出信号经数字滤波器后的波形图。

图7为当CDR输出的数据信号领先时钟脉冲时经过所述锁定检测器输出的波形图。

图8为当CDR输出的数据信号滞后时钟脉冲时经过所述锁定检测器输出的波形图。

具体实施方式

现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种CDR锁定检测电路，本发明的CDR锁定检测电路可对数字CDR及模拟CDR均进行锁定检测，使得电路尺寸功耗相对于传统结构纯数字或者纯模拟结构更低，且本发明的CDR锁定检测电路可对大于1Gbps的高速数据率及任意协议的扩频载波进行锁定检测，使用更灵活，运用范围更广。

请参考图1与图2，本发明的CDR锁定检测电路，包括第一分频器、第二分频器、第一采样器、第二采样器及锁定检测器；所述CDR输出的数据信号data0分别输入所述第一分频器的输入端及所述第一采样器的时钟控制端，所述第一分频器的输出端与所述第一采样器的输入端连接，从而所述第一分频器将高频数据信号进行分频，并得到分频后的数据信号data1，以降低数据信号的频率，便于第一采样器对该数据信号的采样，且如图2所示，分频后的数据信号data1的上升沿相较分频前的数据信号data0延后了，图中tdel2即为延后的时间；所述第一采样器的时钟控制端输入的信号为数据信号data0，使得在所述数据信号data0的上升沿到来时，所述第一采样器对所述数据信号data1进行采样，使得采样后的数据信号data2的上升沿重新与数据信号data0对齐（见图2），以保证检测结果的精度；所述CDR输出的时钟脉冲clk0分别输入所述第二分频器的输入端及所述第二采样器的时钟控制端，所述第二分频器的输出端与所述第二采样器的输入端连接，从而所述第二分频器将高频时钟脉冲进行分频，并得到分频后的时钟脉冲clk1，以降低时钟脉冲的频率，便于第二采样器对该时钟脉冲的采样，且如图2所示，分频后的时钟脉冲clk1的上升沿相较分频前的时钟脉冲clk0延后了，图中tdel1即为延后的时间；所述第二采样器的时钟控制端输入的信号为时钟脉冲clk0，使得在所述时钟脉冲clk0的上升沿到来时，所述第二采样器对所述时钟脉冲clk1进行采样，使得采样后的时钟脉冲clk2的上升沿重新与时钟脉冲clk0的对齐（见图2）；因此，通过所述第一分频器与第二分频器，使得本发明的CDR锁定检测电路可对各种高频信号进行检测，且两分频器的分频比可依具体CDR输出的信号的频率而进行相应设定。所述第一采样器与第二采样器的输出端均与所述锁定检测器连接，所述锁定检测器对所述第一采样器输出的数据信号data2与第二采样器输出的时钟脉冲clk2进行上升沿对齐的检测，并输出检测后的结果out1。另外，作为本发明的优选实施方式，所述CDR锁定检测电路还包括数字滤波器，所述数字滤波器的输入端与所述锁定检测器的输出端连接，所述时钟脉冲clk0输入所述数字滤波器的时钟控制端，所述数字滤波器滤除所述锁定检测器输出结果out1中可能存在的抖动或毛刺，以输出稳定的检测结果out2。

具体地，请再结合参考图3至图6。所述锁定检测器包括第三采样器、延迟模块、第四采样器及异或门XNOR；且，在本发明的优选实施方式中，所述延迟模块包括第一延迟单元、第二延迟单元及第三延迟单元；所述第三采样器的时钟控制端与所述第一采样器的输出端连接，且所述第一延迟单元连接于所述第三采样器的时钟控制端与第一采样器的输出端之间，即，所述第一采样器输出的数据信号data2经过所述第一延迟单元的延迟后输出数据信号data3，且所述数据信号data3比数据信号data2延迟一个延迟单位；所述第三采样器的输入端与所述第二采样器的输出端连接，从而当所述第一延迟单元输出的数据信号data3的上升沿到来时，所述第三采样器对所述第二采样器输出的时钟脉冲clk2的高电平进行采样，而输出信号samp_a；所述第二采样器的输出端还与所述第二延迟单元的输入端连接，所述第三延迟单元的输入端与所述第二延迟单元的输出端连接，其输出端与所述第四采样器的输入端连接，且所述第二延迟单元与第三延迟单元分别对输入其内的信号进行一个延迟单位的延迟，从而所述第二采样器输出的时钟脉冲clk2依次经过所述第二延迟单元与第三延迟单元后而输出时钟脉冲clk3，且所述时钟脉冲clk3比时钟脉冲clk2延迟两个延迟单位（见图4）；由于所述第一延迟单元输出的数据信号data3输入所述第四采样器的时钟控制端，从而所述第四采样器在所述数据信号data3的上升沿到来时对所述时钟脉冲clk3的低电平进行采样，而输出信号samp_b；如上所述，所述时钟脉冲clk3比时钟脉冲clk2延迟了两个延迟单位，而第三采样器与第四采样器的控制时钟都为数据信号data3，从而在所述数据信号data3的上升沿到来时，所述第三采样器与第四采样器采样到的时钟脉冲的电平是不相同的，如图4所示，所述第三采样器对所述时钟脉冲clk2的高电平进行采样，所述第四采样器对所述时钟脉冲clk3的低电平进行采样，使得所述输出信号samp_a的上升沿与所述数据信号data3的上升沿对齐，也即在图4中表示为1；同时，使得所述输出信号samp_b的下降沿与所述数据信号data3的上升沿对齐，也即在图4中表示为0；所述第三采样器与第四采样器的输出端均与所述异或门的输入端连接，所述异或门对所述输入信号samp_a与samp_b进行逻辑异或并输出检测后的结果out1，该结果out1即体现了CDR输出的数据信号data0与时钟脉冲clk0是否对齐。在上述对所述CDR输出的数据信号data0与时钟脉冲clk0检测过程中，直到输出检测结果out1，会因各因素的影响而导致各输出信号发生抖动或毛刺（如图5所示），从而将导致输出结果out1不精准；从而在所述异或门XNOR的输出端还连接一数字滤波器，所述数字滤波器内设有一计数信号inner_cnt，所述数字滤波器根据该计数信号inner_cnt的计数深度MAX对输入的信号out1进行计数，仅当信号out1输出为1的连续时间达到所述计数深度MAX时，信号out2才输出为1，否则，只要信号out1在计数深度MAX中间任意时刻跳变为0，所述计数信号inner_cnt都直接清零，并重新计数；从而所述数字滤波器滤除所述锁定检测器输出结果out1中可能存在的抖动或毛刺，以输出稳定的检测结果out2，具体如图6所示；其中，所述计数信号inner_cnt的计数深度MAX可根据锁定检测电路的精度要求而具体设定，计数深度MAX的取值越大，输出的检测结果out2精度越高。在本发明的优选实施方式中，一外部控制端分别与所述第一延迟单元、第二延迟单元及第三延迟单元连接，从而通过该外部控制端控制各个延迟单元的延迟单位的时间，显然地，延迟单位的时间长短将根据CDR输出信号的频率而相应设计。

下面结合参考图1-8描述本发明CDR锁定检测电路的工作过程：

所述第一分频器与第二分频器对所述CDR输出的数据信号data0与时钟脉冲clk0按设定分频比进行分频；第一采样器与第二采样器分别对分频后的数据信号data1与分频后的时钟脉冲clk1进行采样；所述第一延迟单元将所述数据信号data2进行一个延迟单位的延迟后，得到数据信号data3，并将数据信号data3分别输入第三采样器与第四采样器的时钟控制端；第三采样器在数据信号data3的上升沿到来时对时钟脉冲clk2进行采样，采样后输出信号samp_a，并将信号samp_a输入所述异或门；所述时钟脉冲clk2依次经所述第二延迟单元及第三延迟单元的两次延迟后输入所述第四采样器的输入端，使得所述时钟脉冲clk3相较所述数据信号data3延迟一个延迟单位，且在所述数据信号data3的上升沿到来时，所述第四采样器对所述时钟脉冲clk3进行采样并输出信号samp_b；由于所述第三采样器与第四采样器的控制时钟均为数据信号data3，而时钟脉冲clk3相较clk2延迟了两个延迟单位，因此，当所述CDR输出的数据信号data0与时钟脉冲clk0的上升沿对齐时，所述第三采样器与第四采样器采样到的时钟脉冲的电平不相同，见图4，此时所述第三采样器采样的是时钟脉冲clk2的高电平，而所述第四采样器采样的是时钟脉冲clk3的低电平，也即所述数据信号data3的上升沿对齐信号samp_a的上升沿及信号samp_b的下降沿；信号samp_a与信号samp_b经过所述异或门后输出检测结果out1；所述数字滤波器对该检测结果out1进行滤波，从而输出稳定而精确的检测结果out2。由于数据信号data0与时钟脉冲clk0的上升沿对齐时，信号samp_a与信号samp_b不相同，使得所述异或门的输出结果out1为1，也即结果out1为1则说明所述CDR输出的数据信号data0与时钟脉冲clk0的上升沿对齐（如图4所示），否则，则没有对齐；如图7所示，当CDR输出的数据信号data0领先时钟脉冲clk0时，所述第三采样器与第四采样器采样到的时钟脉冲的电平均为低电平，信号samp_a与信号samp_b相同，均为0，经过所述异或门后输出结果out1为0；如图8所示，当CDR输出的数据信号data0滞后时钟脉冲clk0时，所述第三采样器与第四采样器采样到的时钟脉冲的电平均为高电平，信号samp_a与信号samp_b相同，均为1，经过所述异或门后输出结果out1为0。

如上所述，本发明的CDR锁定检测电路可对数字CDR及模拟CDR均进行锁定检测，使得电路尺寸功耗相对于传统结构纯数字或者纯模拟结构更低，且本发明的CDR锁定检测电路通过所述第一分频器与第二分频器对输入的信号进行分频处理，从而可对大于1Gbps的高速数据率及任意协议的扩频载波进行锁定检测，使用更灵活，运用范围更广。

以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。

Claims

1.一种CDR锁定检测电路，其特征在于，包括第一分频器、第二分频器、第一采样器、第二采样器及锁定检测器，所述CDR输出的数据信号分别输入所述第一分频器的输入端及所述第一采样器的时钟控制端，所述第一分频器的输出端与所述第一采样器的输入端连接，所述CDR输出的时钟脉冲分别输入所述第二分频器的输入端及所述第二采样器的时钟控制端，所述第二分频器的输出端与所述第二采样器的输入端连接，所述第一采样器与第二采样器的输出端均与所述锁定检测器连接，所述锁定检测器对所述第一采样器输出的数据信号与第二采样器输出的时钟脉冲进行上升沿对齐的检测，并输出检测后的结果；所述锁定检测器包括第三采样器、延迟模块、第四采样器及异或门，所述第三采样器的时钟控制端与所述第一采样器的输出端连接，其输入端与所述第二采样器的输出端连接，所述第一采样器及第二采样器的输出端还与所述延迟模块连接，所述第一采样器输出的数据信号经过一个延迟单位延迟后输入所述第四采样器的时钟控制端，所述第二采样器输出的时钟脉冲经过两个延迟单位延迟后输入所述第四采样器，所述第三采样器与第四采样器的输出端均与所述异或门的输入端连接，所述异或门输出检测后的结果。

2.如权利要求1所述的CDR锁定检测电路，其特征在于，所述延迟模块包括第一延迟单元、第二延迟单元及第三延迟单元，且外部控制端与每个所述延迟单元连接，以控制各个所述延迟单元的延迟单位时间，所述第一延迟单元的输入端与所述第一采样器的输出端连接，输出端与所述第三采样器及第四采样器的时钟控制端连接，所述第二延迟单元与第三延迟单元依次顺序连接，且所述第二延迟单元的输入端与所述第一采样器的输出端连接，所述第三延迟单元的输出端与所述第四采样器的输入端连接。

3.如权利要求1或2所述的CDR锁定检测电路，其特征在于，还包括一数字滤波器，所述数字滤波器的输入端与所述异或门的输出端连接，所述CDR输出的时钟脉冲输入所述数字滤波器的时钟控制端。

4.如权利要求2所述的CDR锁定检测电路，其特征在于，还包括一外部控制端，所述外部控制端分别与所述第一延迟单元、第二延迟单元及第三延迟单元连接，以控制各个延迟单元的延迟单位的时间。