CN102710255B - 抗二倍频锁定时钟数据恢复电路 - Google Patents

Abstract

抗二倍频锁定时钟数据恢复电路，本发明具体涉及抗二倍频锁定时钟数据恢复电路。它为了解决现有的时钟数据恢复电路在相对较低的数据速率下工作时存在倍频锁定问题。本发明电路的频率环路锁定后，监测电路对时钟数据恢复电路进行监测，根据监测结果的极性即信号的高低判断出时钟数据恢复电路锁定的正确与否，进而进行相应的操作。本发明能够有效阻止时钟数据恢复电路的二倍频锁定问题，从而正确的恢复出时钟和数据。本发明还能够缩短时钟数据恢复电路的锁定时间。监测电路可以辅助频率追踪环路，完成频率追踪，进而缩短锁定时间。本发明适用于电信、光收发器、数据存储局域网以及无线网络领域。

Description

抗二倍频锁定时钟数据恢复电路

技术领域

本发明涉及时钟数据恢复电路，具体涉及抗二倍频锁定时钟数据恢复电路。

背景技术

近几年来时钟数据恢复电路广泛的应用于电信、光收发器、数据存储局域网以及无线产品中。目前人们对时钟数据恢复电路已经做了大量的研究工作，并提出了多种时钟数据恢复电路的实现形式。在这些实现形式中，基于门振荡器的时钟数据恢复电路虽然具有锁定时间快的特点，但其不具备处理长连“0”或连“1”的能力；基于高Q值窄带滤波的时钟数据恢复电路由于需要大的高质量的电感不便于单片集成；而基于相位插值器和注入锁定结构的时钟数据恢复电路存在量化精度的限制，另一方面基于采样技术的实现方法需要多相时钟这同样存在量化精度的问题，此外基于延迟锁相环技术的实现方法尽管设计简单便于实现，却存在捕获范围小的缺点。然而基于双环路锁相环技术的时钟数据恢复电路很好的解决了上述缺点。

图10显示了一种基于双环路锁相环结构的全速率时钟数据恢复电路，由重定时触发电路、输入数据缓冲电路、鉴相器(如图12所示)、鉴相器(如图11所示)电路所在电压电流转换器、缓冲电路、压控振荡器、鉴频器、鉴频器电路所在电压电流转换器、电阻R1、电阻R2、电容c1和电容c2。与普通的基于双环路锁相环的时钟数据恢复电路相比，该电路具有一下优点：

1)它有一个自动频率检测环路，因此它能在完成特定的频率追踪后，自动地关断该环路；并且在频率检测环路失锁时自动开启该环路。

2)该结构不像传统的双环结构需要参考时钟和用于控制两个环路工作顺序的检测电路，这就减小了硬件开销进而降低了功耗。

3)由于其锁相环路的工作特点，该电路同时具有低抖动输出的特点。

然而，图10所示电路依然存在一个没有解决的问题。如果输入数据的速率比较低，且此时所设计的压控振荡器的调谐范围涵盖二倍数据速率，则在某些特定的情况下该电路恢复的时钟频率会锁定到二倍数据速率(二倍数据速率锁定)上，这显然与该电路的设计初衷(锁定到数据速率上)相违背。这种误锁将导致所恢复的时钟和数据完全错误。这种恢复的时钟频率锁定在二倍数据速率的问题，称为二倍频锁定问题。

发明内容

本发明是为了解决现有的时钟数据恢复电路在相对较低的数据速率下工作时存在倍频锁定问题，提出了抗二倍频锁定时钟数据恢复电路。

抗二倍频锁定时钟数据恢复电路，它包括输入数据缓冲电路、鉴相器、重定时触发电路、第一电压电流转换器、缓冲电路、压控振荡器、鉴频器、第二电压电流转换器、第一与门、第二与门、第三电压电流转换器、电阻R1、电阻R2、电容c1和电容c2，

其中，第一与门、第二与门和第三电压电流转换器组成监测电路；

电阻R1、电阻R2、电容c1和电容c2组成低通滤波器；

鉴相器、缓冲电路、压控振荡器、低通滤波器和第一电压电流转换器组成相位追踪环路；

缓冲电路、压控振荡器、鉴频器、低通滤波器和第二电压电流转换器组成相频追踪环路；

输入端口Data_in+和输入端口Data_in-分别输出信号给输入数据缓冲电路的一对差分电压信号输入端；

输入数据缓冲电路的一对差分电压信号Qa和Qan的输出端与鉴相器的第一对差分电压信号Qa和Qan的输入端连接；

鉴相器共有五对差分电压信号输出和两对差分电压信号输入，

鉴频器共有四对差分电压信号输出和四对差分电压信号输入，

重定时触发电路共有两对差分电压信号输入，

第一电压电流转换器共有两对差分电压信号输入，

第二电压电流转换器共有两对差分电压信号输入，

第一与门共有两对差分电压信号输入，

第二与门共有两对差分电压信号输入，

其中，鉴相器的第一对差分电压信号Qb和Qbn的输出端与鉴频器的第一对差分电压信号Qb和Qbn的输入端连接；

鉴相器的第二对差分电压信号Qd和Qdn的输出端与鉴频器的第二对差分电压信号Qd和Qdn的输入端连接；

鉴相器的第三对差分电压信号Qf和Qfn的输出端与鉴频器的第三对差分电压信号Qf和Qfn的输入端连接；

鉴相器的第四对差分电压信号Qc和Qcn的输出端与重定时触发电路的第一对差分电压信号Qc和Qcn的输入端连接；

重定时触发电路的一对差分信号输出端同时与一对端口out和outn连接；

鉴相器的第五对差分电压信号Y和Yn的输出端与第一电压电流转换器的第一对差分电压信号Y和Yn的输入端连接；

鉴频器的第一对差分电压信号m1和m1n的输出端与第一与门的第一对差分电压信号m1和m1n的输入端连接；

鉴频器的第二对差分电压信号m2和m2n的输出端同时与第二电压电流转换器的第一对差分电压信号m2和m2n的输入端和第二与门的第一对差分电压信号m2和m2n的输入端连接；

鉴频器的第三对差分电压信号m3和m3n的输出端与第二电压电流转换器的第二对差分电压信号m3和m3n的输入端连接；

鉴频器的第四对差分电压信号m4和m4n的输出端与第一与门的第二对差分电压信号m4和m4n的输入端连接；

第一与门的一对差分电压信号b和bn的输出端与第二与门的第二对差分电压信号b和bn的输入端连接；

第一与门(9)的输入信号与输出信号的逻辑关系为：

$m1n=\stackrel{\‾}{m1};m4n=\stackrel{\‾}{m4};\stackrel{\‾}{m1}\·\stackrel{\‾}{m4}=b;\mathrm{bn}=\stackrel{\‾}{b},$

第二与门(10)的一对差分电压信Q和Qn的输出端与第三电压电流转换器(11)的一对差分电压信Q和Qn的输入端连接；

第二与门(10)的输入信号与输出信号的逻辑关系为：

$m2n=\stackrel{\‾}{m2};\mathrm{bn}=\stackrel{\‾}{b};b\·m2=Q;\mathrm{Qn}=\stackrel{\‾}{Q},$

第三电压电流转换器的电流信号输出端、第二电压电流转换器的电流信号输出端和电阻R2的一端同时与电阻R1的一端连接；

电阻R1的另一端同时与压控振荡器的信号输入端、第一电压电流转换器的电流信号输出端和电容c2的一端连接；

电容c2的另一端接电源地；

电阻R2的另一端与电容c1的一端连接；

电容c1的的另一端接电源地；

压控振荡器的一对差分电压信号输出端与缓冲电路的一对差分电压信号输入端连接；

缓冲电路的一对差分时钟电压信号ck和ckn的输出端同时与鉴相器的第二对差分时钟电压信号ck和ckn的输入端、重定时触发电路的第二对差分时钟电压信号ck和ckn的输入端、鉴频器的第四对差分时钟电压信号ck和ckn的输入端、第一电压电流转换器的第二对差分时钟电压信号ck和ckn的输入端和一对端口ck和ckn连接。

本发明电路的频率环路锁定后，监测电路对时钟数据恢复电路进行监测，根据监测结果的极性(信号的高低)判断出时钟数据恢复电路锁定的正确与否，进而进行相应的操作。本发明能够有效阻止时钟数据恢复电路的二倍频锁定问题，从而正确的恢复出时钟和数据。本发明还能够缩短时钟数据恢复电路的锁定时间。监测电路可以辅助频率追踪环路，完成频率追踪，进而缩短锁定时间。

附图说明

图1是本发明的时钟数据恢复电路的连接示意图；

图2是本发明的鉴频器电路连接示意图；

图3是本发明的鉴相器电路连接示意图；

图4是鉴相器的工作时序关系图，图中Qa为经过输入缓冲得到的输出信号，Qb、Qc、Qd、Qe、Qf为Qa经五个延迟链分别得到的信号，ck1表示与数据速率相等的时钟信号，ck2表示与二倍数据速率相等的时钟信号；

图5表示数据速率大于时钟频率时鉴频器工作时序关系图；

图6表示数据速率小于时钟频率时鉴频器工作时序关系图；

图7表示频率追踪环路锁定后鉴频器工作时序关系图，其中ck1代表与数据速率相等的时钟信号，ck2代表与二倍数据速率相等的时钟信号；

图8是监测电路临界开启状态与临界关闭状态示意图，其中ck1代表与数据速率相等的时钟信号，ck2代表与二倍数据速率相等的时钟信号

图9是监测电路开启频次分析图，其中ck3代表略大于数据速率的时钟信号，ck4代表略小二倍数据速率的时钟信号；

图10为现有时钟数据恢复电路的结构图；

图11为现有原鉴频器的电路连接示意图；

图12为现有原鉴相器的电路连接示意图。

具体实施方式

具体实施方式一、结合图1具体说明本实施方式，本实施方式所述的抗二倍频锁定时钟数据恢复电路，它包括输入数据缓冲电路1、鉴相器2、重定时触发电路3、第一电压电流转换器4、缓冲电路5、压控振荡器6、鉴频器7、第二电压电流转换器8、第一与门9、第二与门10、第三电压电流转换器11、电阻R1、电阻R2、电容c1和电容c2，

其中，第一与门9、第二与门10和第三电压电流转换器4组成监测电路；

电阻R1、电阻R2、电容c1和电容c2组成低通滤波器；

鉴相器2、缓冲电路5、压控振荡器6、低通滤波器和第一电压电流转换器4组成相位追踪环路；

缓冲电路5、压控振荡器6、鉴频器7、低通滤波器和第二电压电流转换器8组成相频追踪环路；

输入端口Data_in+和输入端口Data_in-分别输出信号给输入数据缓冲电路1的一对差分电压信号输入端；

输入数据缓冲电路1的一对差分电压信号Qa和Qan的输出端与鉴相器2的第一对差分电压信号Qa和Qan的输入端连接；

鉴相器2共有五对差分电压信号输出和两对差分电压信号输入，

鉴频器7共有四对差分电压信号输出和四对差分电压信号输入，

重定时触发电路3共有两对差分电压信号输入，

第一电压电流转换器4共有两对差分电压信号输入，

第二电压电流转换器8共有两对差分电压信号输入，

第一与门9共有两对差分电压信号输入，

第二与门10共有两对差分电压信号输入，

其中，鉴相器2的第一对差分电压信号Qb和Qbn的输出端与鉴频器7的第一对差分电压信号Qb和Qbn的输入端连接；

鉴相器2的第二对差分电压信号Qd和Qdn的输出端与鉴频器7的第二对差分电压信号Qd和Qdn的输入端连接；

鉴相器2的第三对差分电压信号Qf和Qfn的输出端与鉴频器7的第三对差分电压信号Qf和Qfn的输入端连接；

鉴相器2的第四对差分电压信号Qc和Qcn的输出端与重定时触发电路3的第一对差分电压信号Qc和Qcn的输入端连接；

重定时触发电路3的一对差分信号输出端同时与一对端口out和outn连接；

鉴相器2的第五对差分电压信号Y和Yn的输出端与第一电压电流转换器4的第一对差分电压信号Y和Yn的输入端连接；

鉴频器7的第一对差分电压信号m1和m1n的输出端与第一与门9的第一对差分电压信号m1和m1n的输入端连接；

鉴频器7的第二对差分电压信号m2和m2n的输出端同时与第二电压电流转换器8的第一对差分电压信号m2和m2n的输入端和第二与门10的第一对差分电压信号m2和m2n输入端连接；

鉴频器7的第三对差分电压信号m3和m3n的输出端与第二电压电流转换器8的第二对差分电压信号m3和m3n的输入端连接；

鉴频器7的第四对差分电压信号m4和m4n的输出端与第一与门9的第二对差分电压信号m4和m4n的输入端连接；

第一与门9的一对差分电压信号b和bn的输出端与第二与门10的第二对差分电压信号b和bn的输入端连接；

第一与门(9)的输入信号与输出信号的逻辑关系为：

$m1n=\stackrel{\‾}{m1};m4n=\stackrel{\‾}{m4};\stackrel{\‾}{m1}\·\stackrel{\‾}{m4}=b;\mathrm{bn}=\stackrel{\‾}{b},$

第二与门(10)的一对差分电压信Q和Qn的输出端与第三电压电流转换器(11)的一对差分电压信Q和Qn的输入端连接；

第二与门(10)的输入信号与输出信号的逻辑关系为：

$m2n=\stackrel{\‾}{m2};\mathrm{bn}=\stackrel{\‾}{b};b\·m2=Q;\mathrm{Qn}=\stackrel{\‾}{Q},$

第三电压电流转换器11的电流信号输出端、第二电压电流转换器8的电流信号输出端和电阻R2的一端同时与电阻R1的一端连接；

电阻R1的另一端同时与压控振荡器6的信号输入端、第一电压电流转换器4的电流信号输出端和电容c2的一端连接；

电容c2的另一端接电源地；

电阻R2的另一端与电容c1的一端连接；

电容c1的的另一端接电源地；

压控振荡器6的一对差分电压信号输出端与缓冲电路5的一对差分电压信号输入端连接；

缓冲电路5的一对差分时钟电压信号ck和ckn的输出端同时与鉴相器2的第二对差分时钟电压信号ck和ckn的输入端、重定时触发电路3的第二对差分时钟电压信号ck和ckn的输入端、鉴频器7的第四对差分时钟电压信号ck和ckn的输入端、第一电压电流转换器4的第二对差分时钟电压信号ck和ckn的输入端和一对端口ck和ckn连接。

本发明用于解决图4所示时钟数据恢复电路的二倍频锁定问题。

具体实施方式二、结合图2具体说明本实施方式，本实施方式与具体实施方式一所述的抗二倍频锁定时钟数据恢复电路的区别在于，鉴频器7包括第一双沿触发器7-1、第二双沿触发器7-2、第三双沿触发器7-3和上升沿触发器7-4，

第一双沿触发器7-1、第二双沿触发器7-2、第三双沿触发器7-3和上升沿触发器7-4均有两对差分电压信号输入，

缓冲电路5的一对差分时钟电压信号ck和ckn的输出端同时与第一双沿触发器7-1的第一对差分时钟电压信号输入端、第二双沿触发器7-2的第一对差分时钟电压信号输入端和第三双沿触发器7-3的第一对差分时钟电压信号输入端连接；

鉴相器2的第一对差分电压信号Qb和Qbn的输出端与第一双沿触发器7-1的第二对差分电压信号Qb和Qbn的输入端连接；

第一双沿触发器7-1的一对差分电压信号m1和m1n的输出端同时与第一与门9的第一对差分电压信号m1和m1n的输入端和上升沿触发器7-4的第一对差分电压信号m1和m1n的输入端连接；

上升沿触发器7-4的一对差分电压信号m3和m3n的输出端与第二电压电流转换器8的第二对差分电压信号m3和m3n的输入端连接；

第二双沿触发器7-2的一对差分电压信号m2和m2n的输出端同时与上升沿触发器7-4的第二对差分电压信号m2和m2n的输入端、第二电压电流转换器8的第一对差分电压信号m2和m2n的输入端和第二与门10的第一对差分电压信号m2和m2n的输入端连接；

鉴相器2的第二对差分电压信号Qd和Qdn的输出端与第二双沿触发器7-2的第二对差分电压信号Qd和Qdn的输入端连接；

第三双沿触发器7-3的一对差分电压信号m4和m4n的输出端与第一与门9的第二对差分电压信号m4和m4n的输入端连接；

鉴相器2的第三对差分电压信号Qf和Qfn的输出端与第三双沿触发器7-3的第二对差分电压信号Qf和Qfn的输入端连接。

具体实施方式三、结合图3具体说明本实施方式，本实施方式与具体实施方式二所述的抗二倍频锁定时钟数据恢复电路的区别在于，鉴相器2包括第一延迟链2-1、第二延迟链2-2、第三延迟链2-3、第四延迟链2-4、第五延迟链2-5、第一异或门2-6和第二异或门2-7，

第一异或门(2-6)的输入信号与输出信号的逻辑关系为：

$\mathrm{Qan}=\stackrel{\‾}{\mathrm{Qa}};\mathrm{Qen}=\stackrel{\‾}{\mathrm{Qe}};\mathrm{Qa}\⊕\mathrm{Qe}=A;\mathrm{An}=\stackrel{\‾}{A};$

第二异或门(2-7)的输入信号与输出信号的逻辑关系为：

$\mathrm{An}=\stackrel{\‾}{A};\mathrm{ckn}=\stackrel{\‾}{\mathrm{ck}};\mathrm{ck}\⊕A=Y;\mathrm{Yn}=\stackrel{\‾}{Y},$

第一异或门2-6和第二异或门2-7均有两对差分电压信号输入，

输入数据缓冲电路1的一对差分电压信号Qa和Qan的输出端同时与第一延迟链2-1的一对差分电压信号Qa和Qan的输入端和第一异或门2-6的第一对差分电压信号Qa和Qan的输入端连接；

第一延迟链2-1的一对差分电压信号Qb和Qbn的输出端同时与第一双沿触发器7-1的第二对差分电压信号Qb和Qbn的输入端和第二延迟链2-2的一对差分电压信号Qb和Qbn的输入端连接；

第二延迟链2-2的一对差分电压信号Qc和Qcn的输出端同时与重定时触发电路3的第一对差分电压信号Qc和Qcn的输入端和第三延迟链2-3的一对差分电压信号Qc和Qcn的输入端连接；

第三延迟链2-3的一对差分电压信号Qd和Qdn的输出端同时与第二双沿触发器7-2的第二对差分电压信号Qd和Qdn的输入端和第四延迟链2-4的一对差分电压信号Qd和Qdn的输入端连接；

第四延迟链2-4的一对差分电压信号Qe和Qen的输出端同时与第五延迟链2-5的一对差分电压信号Qe和Qen的输入端和第一异或门2-6的第二对差分电压信号Qe和Qen的输入端连接；

第五延迟链2-5的一对差分电压信号Qf和Qfn的输出端与第三双沿触发器7-3的第二对差分电压信号Qf和Qfn的输入端连接；

第一异或门2-6的一对差分电压信号A和An的输出端与第二异或门2-7的第一对差分电压信号A和An的输入端连接；

缓冲电路5的一对差分时钟电压信号ck和ckn的输出端与第二异或门2-7的第二对差分时钟电压信号ck和ckn的输入端连接；

第二异或门2-7的一对差分电压信号Y和Yn的输出端与第一电压电流转换器4的第一对差分电压信号Y和Yn的输入端连接。

本发明的工作原理为(以下差分信号对(不妨设为DQ和DQn)可理解为数字电路中Q与的关系，即差分信号DQ为高电平，则默认此时DQn为低电平)：

时钟数据恢复电路开始工作后，首先频率追踪环路和相位追踪环路同时工作，当时钟信号频率在数据速率附近或者时钟信号频率在二倍数据速率附近时频率追踪环路停止工作。此时监测电路开始判决时钟频率是在数据速率附近(正常锁定)，还是在二倍数据速率附近(二倍频锁定)，如为前者情况则监测电路不工作，若为后者情况则监测电路接入时钟与数据恢复电路中开始工作，监测电路开始工作后随即向低通滤波器注入或抽取大的电流(视压控振荡器的调谐曲线斜率而定，若斜率为正则抽取电流，若斜率为负则注入电流)，其目的是使压控振荡器的频率(即时钟信号频率)迅速降低到数据速率以下，当压控振荡器的频率(即时钟信号频率)降到数据速率以下后监测电路停止工作，此时已不满足时钟信号频率在数据速率附近或者时钟信号频率在二倍数据速率附近的条件，因此频率追踪环路再次开始频率追踪工作。由于再次追踪时时钟频率远离二倍数据速率(此时小于数据速率)，因此频率追踪环路完成追踪后时钟频率几乎肯定在数据速率附近，追踪完成后监测电路重新检测时钟频率，这一检测过程反复进行直至频率追踪环路完成追踪后时钟频率在数据速率附近为止，此时监测电路和频率追踪环路均停止工作。相位追踪环路在整个频率追踪环路和监测电路工作的过程中一直进行着相位的调整，在频率追踪环路和监测电路停止工作后，相位追踪环路对工作在数据速率附近的时钟信号进行相位和频率的微调，最终使时钟信号频率等于数据速率，并且时钟信号的上升(或下降沿)与数据信号的最佳采样点对齐，用时钟信号对数据信号采样便得到恢复后的数据信号。至此完成了时钟和数据的恢复。(此处时钟信号、压控振荡器的频率、恢复的时钟三者等价)。下面详细介绍各部分的工作过程。

一对输入信号分别通过输入端口Data_in+和输入端口Data_in-输入至输入数据缓冲电路1的一对差分电压信号输入端，通过输入数据缓冲电路1对输入信号进行整形产生一对差分电压信号Qa和Qan；其中相位追踪环路工作时鉴相器2对经过输入数据缓冲电路1的输入差分电压信号，首先通过五对延迟链产生彼此之间相差1/8输入数据比特率的一对差分电压信号Qb和Qbn、一对差分电压信号Qc和Qcn、一对差分电压信号Qd和Qdn、一对号差分电压信号Qe和Qen和一对差分电压信号Qf和Qfn，并将输入数据缓冲电路1进行整形产生一对差分电压信号Qa和Qan与一对差分电压信号Qe和Qen执行异或操作产生差分电压信号A和An，再将缓冲电路5输出的一对差分时钟电压信号ck和ckn与一对差分电压信号A和An进行异或操作产生一对差分电压信号Y和Yn；第一电压电流转换器4根据鉴相器2输出的一对差分电压信号Y和Yn和缓冲电路5输出的一对差分时钟电压信号ck和ckn的相位关系产生相应的电流信号；电流信号流入由电阻R1、电阻R2、电容c1和电容c2组成的低通滤波器产生电压信号，压控振荡器6根据低通滤波器产生电压信号调整其输出信号的相位，这一鉴相调节过程在相位追踪环路中反复进行，直至第一电压电流转换器4根据鉴相器2输出的一对差分电压信号Y和Yn和缓冲电路5输出的一对差分时钟电压信号ck和ckn的相位关系不再产生相应的电流信号，在此之后鉴相器2的输出差分电压信号Y和Yn和缓冲电路5输出的一对差分时钟电压信号ck和ckn的相位将保持特定的相位关系，即时钟信号ck的上升沿与差分信号Qc的上升沿对齐，相位环路完成锁定。

频率追踪环路它由缓冲电路5、压控振荡器6、鉴频器7、低通滤波器和第二电压电流转换器8组成如图1所示，其中鉴频器包括第一双沿触发器7-1、第二号双沿触发器7-2、第三号双沿触发器7-3和上升沿触发器7-4如图2所示，工作时鉴频器7利用鉴相器2产生的一对差分电压信号Qb和Qbn、一对差分电压信号Qd和Qdn和一对差分电压信号Qf和Qfn，分别对缓冲电路5输出的一对差分时钟电压信号ck和ckn进行双沿采样，并对应产生一对差分电压信号m1和m1n、一对差分电压信号m2和m2n和一对差分电压信号m4和m4n，利用一对差分电压信号m2和m2n的上升沿采样一对差分电压信号m1和m1n产生一对差分电压信号m3和m3n；第二电压电流转换器8根据一对差分电压信号m2和m2n的极性开启或关闭第二电压电流转换器8进而关闭频率追踪环路；第二电压电流转换器8根据差分电压信号m3和m3n的极性产生相应的电流信号；该电流信号随即流入由电阻R1、电阻R2、电容c1和电容c2组成的低通滤波器产生电压信号，压控振荡器6根据低通滤波器产生电压信号调整其输出信号的振荡频率，这一鉴频调节过程在频率追踪环路中反复进行，直至第二电压电流转换器8根据鉴频器3输出的一对差分电压信号m2和m2n使第二电压电流转换器8关闭，在此之后缓冲电路5输出的一对差分时钟电压信号ck和ckn的频率等于一对差分电压信号Qb和Qbn、一对差分电压信号Qc和Qcn、一对差分电压信号Qd和Qdn、一对差分电压信号Qe和Qen和一对差分电压信号Qf和Qfn的频率，且由于一对差分电压信号Qb和Qbn和一对差分电压信号Qd和Qdn的夹逼作用使得缓冲电路5输出的一对差分时钟电压信号ck和ckn的上升沿落在一对差分电压信号Qb和Qbn和一对差分电压信号Qd和Qdn的上升沿之间如图7所示，此时频率追踪环路完成锁定，且差分电压信号m1和差分电压信号m2分别为低电平和高电平。不妨把差分电压信号m1和差分电压信号m2分别同时为低电平和高电平的状态条件称为频率追踪环路1的关闭条件。此部分的主要信号时序关系如图5、图6和图7所示。

监测电路的第一与门9根据鉴频器的输出一对差分电压信号m1和m1n和一对九号差分电压信号m4和m4n产生一对十号差分电压信号b和bn，具体为当六号差分电压信号m1和差分电压信号m4均为低电平时，第一与门9产生的差分电压信号b为高电平，而当六号差分电压信号m1和差分电压信号m4不全为低电平时，第一与门9产生的差分电压信号b为低电平；第二与门10根据鉴频器的输出一对七号差分电压信号m2和m2n以及第一与门9的输出信号一对差分电压信号b和bn产生一对差分电压信号Q和Qn，具体为当差分电压信号b和差分电压信号m2均为高电平时第二与门10产生的差分电压信号Q为高电平，当差分电压信号b和差分电压信号m2不全为高电平时，第二与门10产生的差分电压信号Q为低电平；第三电压电流转换器11根据第二与门10的输出一对差分电压信号Q和Qn决定是否产生输出电流信号，具体为若差分电压信号Q为低电平则注入或抽取由电阻R1、电阻R2、电容c1和电容c2组成的低通滤波器中的电流，若差分电压信号Q为高电平，则切断与系统其他两个模块的联系。压控振荡器6根据低通滤波器被注入或抽取电流的程度改变输出电压信号，进而调整其输出信号的振荡频率，使其频率降低到数据速率以下并监测电路关闭。由上述分析可知六号差分电压信号m1和差分电压信号m4为低电平同时差分电压信号m2信号为高电平监测电路开启，此即为监测电路的开启条件，而只要不满足这一特定开启条件监测电路就关闭，这样做的目的是使监测电路尽可能少的影响频追踪回路和相位追踪环路的正常追踪，即不影响电路在正确完成追踪锁定过程的前提下，监测并纠正错误锁定时的工作状态。

监测电路可以缩短锁定时间的原理为：

假设首先频率追踪环路锁定，即时钟信号ck的上升沿已落在差分电压信号Qb和Qd的上升沿之间，则当时钟信号频率的等于数据速率，且与差分电压信号Qb和Qd呈现出如图8所示的相位关系时，达到监测电路开启条件的极限，也就是说只要时钟频率小于数据速率，则由于时钟的上升沿在差分电压信号Qb和Qd的上升沿之间，差分电压信号Qb、Qd和Qf采样时钟信号ck得到的差分电压信号m1、m2和m4便不能满足监测电路的开启条件，因此监测电路必定关闭；而在时钟频率等于数据速率的二倍，且与差分电压信号Qb和Qd呈如图8所示的相位关系时，达到监测电路关闭的极限，也就是说只要时钟频率大于数据速率，则由于时钟的上升沿在差分电压信号Qb和Qd的上升沿之间，信号Qb、Qd和Qf采样时钟得到的差分电压信号m1、m2和m4便一定满足监测电路的开启条件，因此监测电路必定开启；而当时钟频率在数据速率和二倍数据速率之间时，且由于时钟的上升沿在差分电压信号Qb和Qd的上升沿之间，首先不妨假设时钟频率某时非常接近数据速率对照图9，则只有在时钟信号的上升沿几乎和差分电压信号Qb的上升沿对齐时，差分电压信号Qf的沿采样时钟信号得到的信号m4才能是低电平，即监测电路才可以开启，否则监测电路关闭；再不妨假设时钟频率某时非常接近二倍数据速率对照图9，则只有在时钟信号的上升沿几乎和差分电压信号Qd的上升沿对齐时，差分电压信号Qf的沿采样时钟信号得到的差分电压信号m4才能是高电平，即监测电路才可以关闭，否则便开启。基于上述分析可知时钟信号愈接近数据速率，监测电路越不容易开启，越接近二倍数据速率监测电路越不容易关闭，即在时钟速率大于数据速率越多时，监测电路开启的概率越大当时钟速率超过二倍频时其开启的概率为1，而当时钟速率小于数据速率时，监测电路开启的概率为0。因此监测电路可以辅助频率追踪环路，完成频率追踪，进而缩短锁定时间。

而当频率追踪环路锁定未锁定，即此时差分电压信号m1和m2不满足同时分别为低电平和高电平的关闭条件，因此也不满足监测电路的开启条件，即监测电路关闭。

Claims (3)

1.抗二倍频锁定时钟数据恢复电路，其特征在于：它包括输入数据缓冲电路(1)、鉴相器(2)、重定时触发电路(3)、第一电压电流转换器(4)、缓冲电路(5)、压控振荡器(6)、鉴频器(7)、第二电压电流转换器(8)、第一与门(9)、第二与门(10)、第三电压电流转换器(11)、电阻R1、电阻R2、电容c1和电容c2，

其中，第一与门(9)、第二与门(10)和第三电压电流转换器(11)组成监测电路；

电阻R1、电阻R2、电容c1和电容c2组成低通滤波器；

鉴相器(2)、缓冲电路(5)、压控振荡器(6)、低通滤波器和第一电压电流转换器(4)组成相位追踪环路；

缓冲电路(5)、压控振荡器(6)、鉴频器(7)、低通滤波器和第二电压电流转换器(8)组成相频追踪环路；

输入端口Data_in+和输入端口Data_in-分别输出信号给输入数据缓冲电路(1)的一对差分电压信号输入端；

输入数据缓冲电路(1)的一对差分电压信号Qa和Qan的输出端与鉴相器(2)的第一对差分电压信号Qa和Qan的输入端连接；

鉴相器(2)共有五对差分电压信号输出和两对差分电压信号输入，

鉴频器(7)共有四对差分电压信号输出和四对差分电压信号输入，

重定时触发电路(3)共有两对差分电压信号输入，

第一电压电流转换器(4)共有两对差分电压信号输入，

第二电压电流转换器(8)共有两对差分电压信号输入，

第一与门(9)共有两对差分电压信号输入，

第二与门(10)共有两对差分电压信号输入，

其中，鉴相器(2)的第一对差分电压信号Qb和Qbn的输出端与鉴频器(7)的第一对差分电压信号Qb和Qbn的输入端连接；

鉴相器(2)的第二对差分电压信号Qd和Qdn的输出端与鉴频器(7)的第二对差分电压信号Qd和Qdn的输入端连接；

鉴相器(2)的第三对差分电压信号Qf和Qfn的输出端与鉴频器(7)的第三对差分电压信号Qf和Qfn的输入端连接；

鉴相器(2)的第四对差分电压信号Qc和Qcn的输出端与重定时触发电路(3)的第一对差分电压信号Qc和Qcn的输入端连接；

重定时触发电路(3)的一对差分信号输出端同时与一对端口out和outn连接；

鉴相器(2)的第五对差分电压信号Y和Yn的输出端与第一电压电流转换器(4)的第一对差分电压信号Y和Yn的输入端连接；

鉴频器(7)的第一对差分电压信号m1和m1n的输出端与第一与门(9)的第一对差分电压信号m1和m1n的输入端连接；

鉴频器(7)的第二对差分电压信号m2和m2n的输出端同时与第二电压电流转换器(8)的第一对差分电压信号m2和m2n的输入端和第二与门(10)的第一对差分电压信号m2和m2n的输入端连接；

鉴频器(7)的第三对差分电压信号m3和m3n的输出端与第二电压电流转换器(8)的第二对差分电压信号m3和m3n的输入端连接；

鉴频器(7)的第四对差分电压信号m4和m4n的输出端与第一与门(9)的第二对差分电压信号m4和m4n的输入端连接；

第一与门(9)的一对差分电压信号b和bn的输出端与第二与门(10)的第二对差分电压信号b和bn的输入端连接；

第一与门(9)的输入信号与输出信号的逻辑关系为：

$m1n=\stackrel{\‾}{m1};m4n=\stackrel{\‾}{m4};\stackrel{\‾}{m1}\·\stackrel{\‾}{m4}=b;\mathrm{bn}=\stackrel{\‾}{b},$

第二与门(10)的一对差分电压信Q和Qn的输出端与第三电压电流转换器(11)的一对差分电压信Q和Qn的输入端连接；

第二与门(10)的输入信号与输出信号的逻辑关系为：

$m2n=\stackrel{\‾}{m2};\mathrm{bn}=\stackrel{\‾}{b};b\·m2=Q;\mathrm{Qn}=\stackrel{\‾}{Q},$

第三电压电流转换器(11)的电流信号输出端、第二电压电流转换器(8)的电流信号输出端和电阻R2的一端同时与电阻R1的一端连接；

电阻R1的另一端同时与压控振荡器(6)的信号输入端、第一电压电流转换器(4)的电流信号输出端和电容c2的一端连接；

电容c2的另一端接电源地；

电阻R2的另一端与电容c1的一端连接；

电容c1的的另一端接电源地；

压控振荡器(6)的一对差分电压信号输出端与缓冲电路(5)的一对差分电压信号输入端连接；

缓冲电路(5)的一对差分时钟电压信号ck和ckn的输出端同时与鉴相器(2)的第二对差分时钟电压信号ck和ckn的输入端、重定时触发电路(3)的第二对差分时钟电压信号ck和ckn的输入端、鉴频器(7)的第四对差分时钟电压信号ck和ckn的输入端、第一电压电流转换器(4)的第二对差分时钟电压信号ck和ckn的输入端和一对端口ck和ckn连接。

2.根据权利要求1所述的抗二倍频锁定时钟数据恢复电路，其特征在于：鉴频器(7)包括第一双沿触发器(7-1)、第二双沿触发器(7-2)、第三双沿触发器(7-3)和上升沿触发器(7-4)，

第一双沿触发器(7-1)、第二双沿触发器(7-2)、第三双沿触发器(7-3)和上升沿触发器(7-4)均有两对差分电压信号输入，

缓冲电路(5)的一对差分时钟电压信号ck和ckn的输出端同时与第一双沿触发器(7-1)的第一对差分时钟电压信号输入端、第二双沿触发器(7-2)的第一对差分时钟电压信号输入端和第三双沿触发器(7-3)的第一对差分时钟电压信号输入端连接；

鉴相器(2)的第一对差分电压信号Qb和Qbn的输出端与第一双沿触发器(7-1)的第二对差分电压信号Qb和Qbn的输入端连接；

第一双沿触发器(7-1)的一对差分电压信号m1和m1n的输出端同时与第一与门(9)的第一对差分电压信号m1和m1n的输入端和上升沿触发器(7-4)的第一对差分电压信号m1和m1n的输入端连接；

上升沿触发器(7-4)的一对差分电压信号m3和m3n的输出端与第二电压电流转换器(8)的第二对差分电压信号m3和m3n的输入端连接；

第二双沿触发器(7-2)的一对差分电压信号m2和m2n的输出端同时与上升沿触发器(7-4)的第二对差分电压信号m2和m2n的输入端、第二电压电流转换器(8)的第一对差分电压信号m2和m2n的输入端和第二与门(10)的第一对差分电压信号m2和m2n的输入端连接；

鉴相器(2)的第二对差分电压信号Qd和Qdn的输出端与第二双沿触发器(7-2)的第二对差分电压信号Qd和Qdn的输入端连接；

第三双沿触发器(7-3)的一对差分电压信号m4和m4n的输出端与第一与门(9)的第二对差分电压信号m4和m4n的输入端连接；

鉴相器(2)的第三对差分电压信号Qf和Qfn的输出端与第三双沿触发器(7-3)的第二对差分电压信号Qf和Qfn的输入端连接。

3.根据权利要求2所述的抗二倍频锁定时钟数据恢复电路，其特征在于：鉴相器(2)包括第一延迟链(2-1)、第二延迟链(2-2)、第三延迟链(2-3)、第四延迟链(2-4)、第五延迟链(2-5)、第一异或门(2-6)和第二异或门(2-7)，

第一异或门(2-6)的输入信号与输出信号的逻辑关系为：

$\mathrm{Qan}=\stackrel{\‾}{\mathrm{Qa}};\mathrm{Qen}=\stackrel{\‾}{\mathrm{Qe}};\mathrm{Qa}\⊕\mathrm{Qe}=A;\mathrm{An}=\stackrel{\‾}{A};$

第二异或门(2-7)的输入信号与输出信号的逻辑关系为：

$\mathrm{An}=\stackrel{\‾}{A};\mathrm{ckn}=\stackrel{\‾}{\mathrm{ck}};\mathrm{ck}\⊕A=Y;\mathrm{Yn}=\stackrel{\‾}{Y},$

第一异或门(2-6)和第二异或门(2-7)均有两对差分电压信号输入，

输入数据缓冲电路(1)的一对差分电压信号Qa和Qan的输出端同时与第一延迟链(2-1)的一对差分电压信号Qa和Qan的输入端和第一异或门(2-6)的第一对差分电压信号Qa和Qan的输入端连接；

第一延迟链(2-1)的一对差分电压信号Qb和Qbn的输出端同时与第一双沿触发器(7-1)的第二对差分电压信号Qb和Qbn的输入端和第二延迟链(2-2)的一对差分电压信号Qb和Qbn的输入端连接；

第二延迟链(2-2)的一对差分电压信号Qc和Qcn的输出端同时与重定时触发电路(3)的第一对差分电压信号Qc和Qcn的输入端和第三延迟链(2-3)的一对差分电压信号Qc和Qcn的输入端连接；

第三延迟链(2-3)的一对差分电压信号Qd和Qdn的输出端同时与第二双沿触发器(7-2)的第二对差分电压信号Qd和Qdn的输入端和第四延迟链(2-4)的一对差分电压信号Qd和Qdn的输入端连接；

第四延迟链(2-4)的一对差分电压信号Qe和Qen的输出端同时与第五延迟链(2-5)的一对差分电压信号Qe和Qen的输入端和第一异或门(2-6)的第二对差分电压信号Qe和Qen的输入端连接；

第五延迟链(2-5)的一对差分电压信号Qf和Qfn的输出端与第三双沿触发器(7-3)的第二对差分电压信号Qf和Qfn的输入端连接；

第一异或门(2-6)的一对差分电压信号A和An的输出端与第二异或门(2-7)的第一对差分电压信号A和An的输入端连接；

缓冲电路(5)的一对差分时钟电压信号ck和ckn的输出端与第二异或门(2-7)的第二对差分时钟电压信号ck和ckn的输入端连接；

第二异或门(2-7)的一对差分电压信号Y和Yn的输出端与第一电压电流转换器(4)的第一对差分电压信号Y和Yn的输入端连接。