CN104539285B - 数据时钟恢复电路 - Google Patents

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Abstract

本发明公开一种基于边沿线性化技术的数据时钟恢复电路。该电路包括压控振荡器、注入锁定分频器、可变延时单元、线性化环路、Bang‑bang环路和环路滤波器；压控振荡器产生差分时钟，经过注入锁定分频器分频以及可调延时单元延时产生8相时钟；鉴相器经过8相时钟对数据进行过采样，并同步和逻辑运算来控制电荷泵产生脉冲电流；该电流经过环路滤波器滤波以后，控制压控振荡器的控制端。利用本发明可以低功耗实现对输入数据恢复4路数据和相应的时钟，并满足有较好的抖动性能和较好的锁定特性。

Description

数据时钟恢复电路
技术领域
本发明涉及通信技术领域，具体涉及一种数据时钟恢复电路。
背景技术
随着人们的需求和各种便携设备数量的不断增加，通信链路上的数据传输量成指数倍增长，这对有线通信系统尤其是数据中心的速度、可靠性要求急剧升高。因此，作为数据中心设备和设施的核心，光纤通信和高速串行通信技术需要在速度、功耗和可靠性上有大幅提高。数据时钟恢复电路作为光纤通信和高速串行通信接收端最重要的部分，决定了整个系统接受端时钟的质量和恢复数据的抖动和误码率。
传统的高速数据时钟恢复电路采用高速的低噪声砷化镓等III-V族工艺来实现。然而由于其较高的电源电压，采用该工艺实现的数据时钟恢复电路的功耗都较高。同时，随着CMOS工艺的提高，晶体管的特征尺寸的不断减小，特征频率的不断提高，采用CMOS工艺来实现低功耗、高性能的高速电路成为可能。
目前，高速的数据时钟恢复电路主要有两种结构：线性数据时钟恢复电路和bang-bang数据时钟恢复电路。线性数据时钟恢复电路的恢复数据和时钟的抖动性能较好，但由于需要数据直接驱动逻辑电路，因此其输入信号幅度一般较高，同时该结构对鉴相器中的逻辑电路和电荷泵的要求较高，环路带宽较低；bang-bang数据时钟恢复电路直接对输入数据进行采样，通过采用动态比较器，输入信号幅度可以降低为约50mV，其环路带宽高，但其抖动性能较差。囊括这两种结构的优点，摒除其缺点，从而达到一个完美的折中，也是一个富有挑战性的工作。
发明内容
本发明提供一种数据时钟恢复电路，使其具有较好的输入灵敏度、抖动性能和锁定特性。
为实现上述目的，本发明提供一种数据时钟恢复电路，其特点是，该电路包含：
压控振荡器；
注入锁定分频器，其电路连接所述压控振荡器的输出端；
可变延时单元，其电路连接所述注入锁定分频器的输出端；
线性化环路，该线性化环路包含连接可变延时单元的输出端的线性化鉴相器以及与其输出端连接的线性化电荷泵；
Bang-bang环路，该bang-bang环路包含连接可变延时单元的输出端的bang-bang鉴相器以及与其输出端连接的bang-bang电荷泵；上述线性化鉴相器和bang-bang鉴相器均包含有动态比较器；
环路滤波器，其电路连接所述线性化电荷泵和Bang-bang电荷泵的输出端；
上述压控振荡器输出差分正弦时钟注入到注入锁存分频器进行分频，产生四相正交差分时钟；该四相正交差分时钟经过可变延时单元再产生四相正交差分时钟，并与之前的四相组成共八相正交差分时钟；该八相正交差分时钟输入鉴相器，以对输入数据进行二倍速率的过采样；
上述鉴相器接收输入数据，采用八路动态比较器通过八相正交差分时钟对输入数据进行过采样，以获得其数据和边沿的相位信息，驱动后面的电荷泵，电荷泵的电流经过相加后进入到环路滤波器中进行滤波，并采用该滤波后的电压控制压控振荡器的输出频率。
上述鉴相器的动态比较器采用两级结构，分别进行积分放大和正反馈放大。
上述bang-bang环路中，经过bang-bang动态比较器采样后的信号分别经过同步和相位检测的逻辑运算来驱动后面的bang-bang电荷泵。
上述线性化环路中，动态比较器的积分放大级的线性模拟输出通过增益可调的缓冲器和数级线性动态锁存器器进行延时和放大；
线性化电荷泵将表征输入数据边沿的快慢信息动态比较器的数字输出和表征边沿采样时刻幅值信息放大后的模拟输出进行合并，产生幅值可调的电流脉冲，从而降低压控振荡器控制线上的纹波。
上述动态比较器的积分放大级的线性模拟输出通过延时和放大所到达线性化电荷泵的时间，与bang-bang动态比较器采样后经过同步和逻辑运算的信号到达线性化电荷泵的时间相同。
上述线性化环路和bang-bang环路的比例通过线性化电荷泵与bang-bang电荷泵的电流大小来进行调节，以实现不同的环路特性。
上述线性化电荷泵包含第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管；
上述第一NMOS晶体管和第二NMOS晶体管分别形成差分对管；第三、第四NMOS晶体管的源极接于第一NMOS晶体管的漏极；第五、第六NMOS晶体管的源极接于第二NMOS晶体管的漏极；
第一、第二、第三、第四PMOS晶体管的漏极分别一一对应接于第三、第四、第五、第六NMOS晶体管的漏极。
上述第一、第二、第三、第四、第五、第六NMOS晶体管构成线性化电荷泵的输入管；第一、第二、第三、第四PMOS晶体管分别将接入第三、第四、第五、第六NMOS晶体管由栅极电荷泵控制信号UPx和DNx控制产生的电流进行镜像并进行相加，UPx 和DNx中x取0、1、2、3；该电流的大小由接入第一、第二NMOS晶体管的延时和放大的信号INTx进行控制，INTx中x取0、1、2、3，体现出电荷泵控制信号与通过延时和放大的信号的相乘作用。
上述鉴相器中输入数据进行过采样后获得其数据和边沿的相位信息，并对数据和边沿的相位信息进行同步，同步后的数据信息经过电流模式的缓冲器后输出到片外。
本发明数据时钟恢复电路和现有技术相比，其优点在于，本发明通过采用基于环振的注入锁定分频电路，相对于传统的电流模式的分频器可以降低其功耗，同时使锁定范围满足本发明的要求；
本发明中数据输入端的动态比较器能大大提高该系统的输入灵敏度，降低对前端跨阻放大器的增益要求，降低整个接受端的功耗；
本发明通过采用四路并行的鉴相器结构可以降低对鉴相器中动态比较器和电荷泵的速度的要求，降低其设计难度，并进一步降低电路整体的功耗；
本发明通过采用线性化鉴相器和线性化电荷泵，可以减小压控振荡器电压控制端的波动，从而降低电路输出时钟和数据的抖动，提高整个接受端的整体性能；
本发明通过采用调节电荷泵的输出电流，来调节传统bang-bang环路和线性化环路的比例，并进一步调节整个电路的环路特性，进而满足不同的性能要求。
附图说明
图1为本发明数据时钟恢复电路的整体结构示意图；
图2为本发明数据时钟恢复电路中鉴相器和电荷泵的结构示意图；
图3为本发明数据时钟恢复电路中线性化电荷泵的结构示意图；
图4为本发明数据时钟恢复电路中鉴相器和电荷泵在不同模式下相位-电流传输特性；
图5为本发明数据时钟恢复电路中注入锁定分频器的分频特性。
具体实施方式
以下结合附图，进一步说明本发明的具体实施例。
如图1所示，为本发明所公开一种基于边沿线性化技术的25Gbps数据时钟恢复电路的实施例的电路结构，该电路包含：压控振荡器1（VCO）；注入锁定分频器2（ILD），其电路连接所述压控振荡器1的输出端；可变延时单元3，其电路连接所述注入锁定分频器2的输出端；采用边沿线性化的鉴相器4（PD）和bang-bang鉴相器5，其电路连接所述可变延时单元3的输出端的输出端；线性化电荷泵6（CP）和bang-bang电荷泵7，其电路分别连接线性化鉴相器4和bang-bang鉴相器5的输出端；环路滤波器8，其电路连接所述电荷泵的输出端。
其中，线性化鉴相器4以及与其输出端连接的线性化电荷泵6组成线性化环路。
bang-bang鉴相器5以及与其输出端连接的bang-bang电荷泵7组成bang-bang环路。
工作在12.5GHz的压控振荡器1（VCO）产生的差分正弦时钟（CK），这两路正弦时钟注入到基于环振的注入锁存分频器2进行二分频，产生4相6.25GHz的差分正交时钟（A0-A3）。差分正交时钟A0-A3经过可变延时单元再产生4相差分正交时钟（A4-A7），并与之前的4相差分正交时钟（A0-A3）组成8相6.25GHz时钟。该8相差分正交时钟经过8路缓冲器来增强其驱动能力，以对输入25Gbps的差分数据DATA进行2倍速率的过采样。
为了降低对动态比较器、触发器和逻辑电路的要求，线性化鉴相器4和bang-bang鉴相器5采用4路解复用结构。
如图2所示，在每一路中通过高速的动态比较器对25Gb/s的输入数据（即差分数据）DATA进行过采样来获得其数据和边沿的相位信息，然后经过后续的触发器对该数据和边沿信息进行同步，产生信号（D0，E0）。信号D0和E0异或产生bang-bang电荷泵的控制电压UP0，信号E0与下一路的同步数据D1异或产生压控振荡器的控制电压DN0。
而同步以后的数据信号D0、D1、D2、D3，经过电流模式的缓冲器（以驱动片外50Ω负载），形成（DOUT0、DOUT 1、DOUT 2、DOUT3）输出到片外。
如图2所示，本实施例中，数据时钟恢复电路包含线性化环路和bang-bang环路；线性化环路中包含线性化鉴相器以及与其输出端连接的线性化电荷泵；bang-bang环路包含bang-bang鉴相器以及与其输出端连接的bang-bang电荷泵。
对于bang-bang环路，bang-bang电荷泵电流控制信号UP0、DN0直接控制电荷泵产生向上和向下的脉冲电流进入环路滤波器。
而对于线性化环路，这里采用鉴相器的第1路为例进行描述。将采样边沿的高速的动态比较器积分放大级的线性模拟输出A0，通过数级延时和增益可调的线性电荷放大器进行延时和放大。设计中要保证异或逻辑产生的电荷泵控制信号（UP0和DN0）与通过延时和放大的信号（INT0）到达线性化电荷泵的时间相同。线性化电荷泵用于完成两个功能：信号的相乘功能和脉冲电流的产生功能。通过线性电荷泵将差分信号INT0与电荷泵控制信号UP0和DN0相乘，产生幅值可调的电流脉冲，从而降低压控振荡器控制线上的波动。
四路的线性化电荷泵和bang-bang电荷泵的输出电流相加，共同输入到环路滤波器中进行滤波，来控制压控振荡器的输出频率。在该电路中传统的线性化环路和bang-bang环路的比例可以通过两种电荷泵的电流大小来进行调节，以实现不同的环路特性。
如图3所示，显示了该线性化电荷泵的具体结构。线性化电荷泵包含：第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第一PMOS晶体管M7、第二PMOS晶体管M8、第三PMOS晶体管M9和第四PMOS晶体管M10。
第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6构成线性电荷泵的输入管，第一NMOS晶体管M1和第二NMOS晶体管M2分别形成差分对管，通过延时和放大的信号INTx （x =0、1、2、3，即信号INT0-INT3）控制整个线性化电荷泵产生电流的大小。
第三、第四NMOS晶体管（M3、M4）的源极接于第一NMOS晶体管M1的漏极；第五、第六NMOS晶体管（M5、M6）的源极接于第二NMOS晶体管的漏极M2。利用电荷泵控制信号UPx （x =0、1、2、3，即信号UP0-UP3）和DNx （x =0、1、2、3，即信号DN0-DN3）控制充放电电流的方向。
第一、第二、第三、第四PMOS晶体管（M7、M8、M9、M10）的漏极分别一一对应接于第三、第四、第五、第六NMOS晶体管（M3、M4、M5、M6）的漏极。对第三NMOS晶体管M3和第六NMOS晶体管M6产生的电流进行镜像并与第四、第五NMOS晶体管（M4、M5）的电流相加，从而最终体现出电荷泵控制信号与通过延时和放大的信号的相乘作用。
如图4所示，显示了该电路中鉴相器和电荷泵在不同模式下的相位传输特性，100%线性化（Linearized，LIN）模式体现出了较好的线性度，而100%bang-bang（BB）模式则体现出明显的bang-bang特征，50%BB-线性化模式（BB/ Linearized ，BB-LIN）则在两者之间进行折衷。
如图5所示，显示了该电路中基于环振的注入锁定分频器的分频特性，当输入功率低于0dBm时，该分频器可分频从8G-16G的输入时钟信号。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (9)

1.一种数据时钟恢复电路，其特征在于，该电路包含：
压控振荡器；
注入锁定分频器，其电路连接所述压控振荡器的输出端；
可变延时单元，其电路连接所述注入锁定分频器的输出端；
线性化环路，该线性化环路包含连接所述可变延时单元的输出端的线性化鉴相器以及与其输出端连接的线性化电荷泵；
Bang-bang环路，该bang-bang环路包含连接所述可变延时单元的输出端的bang-bang鉴相器以及与其输出端连接的bang-bang电荷泵；上述线性化鉴相器和bang-bang鉴相器均包含有动态比较器；
环路滤波器，其电路连接所述线性化电荷泵和Bang-bang 电荷泵的输出端；
所述压控振荡器输出差分正弦时钟注入到注入锁存分频器进行分频，产生四相正交差分时钟；该四相正交差分时钟经过可变延时单元再产生四相正交差分时钟，并与之前的四相组成共八相正交差分时钟；该八相正交差分时钟输入鉴相器，以对输入数据进行二倍速率的过采样；
所述线性化鉴相器和bang-bang鉴相器分别接收输入数据，采用八路动态比较器通过八相正交差分时钟对输入数据进行过采样，以获得其数据和边沿的相位信息，分别驱动后面的线性化电荷泵和bang-bang电荷泵；线性化电荷泵和bang-bang电荷泵的输出电流经过相加后进入到环路滤波器中进行滤波，并采用滤波后的电压控制压控振荡器的输出频率。
2.如权利要求1所述的数据时钟恢复电路，其特征在于，所述鉴相器的动态比较器采用两级结构，分别进行积分放大和正反馈放大。
3.如权利要求2所述的数据时钟恢复电路，其特征在于，所述bang-bang环路中，经过bang-bang动态比较器采样后的信号分别经过同步和相位检测的逻辑运算来驱动后面的bang-bang电荷泵。
4.如权利要求2或3所述的数据时钟恢复电路，其特征在于，所述线性化环路中，动态比较器的积分放大级的线性模拟输出通过增益可调的缓冲器和数级线性动态锁存器器进行延时和放大；
线性化电荷泵将表征输入数据边沿的快慢信息动态比较器的数字输出和表征边沿采样时刻幅值信息放大后的模拟输出进行合并，产生幅值可调的电流脉冲，从而降低压控振荡器控制线上的纹波。
5.如权利要求4所述的数据时钟恢复电路，其特征在于，所述动态比较器的积分放大级的线性模拟输出通过延时和放大所到达线性化电荷泵的时间，与bang-bang动态比较器采样后经过同步和逻辑运算的信号到达线性化电荷泵的时间相同。
6.如权利要求5所述的数据时钟恢复电路，其特征在于，所述线性化环路和bang-bang环路的比例通过线性化电荷泵与bang-bang电荷泵的电流大小来进行调节，以实现不同的环路特性。
7.如权利要求1所述的数据时钟恢复电路，其特征在于，所述线性化电荷泵包含第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管；
所述第一NMOS晶体管和第二NMOS晶体管分别形成差分对管；第一NMOS晶体管和第二NMOS晶体管的源极连接可调节电流源，第一NMOS晶体管和第二NMOS晶体管的的栅极分别接入信号INTX+和INTX-；第三、第四NMOS晶体管的源极接于第一NMOS晶体管的漏极；第三、第四NMOS晶体管的栅极分别接入信号UPX和DNX；第五、第六NMOS晶体管的源极接于第二NMOS晶体管的漏极；第五、第六NMOS晶体管的栅极分别接入信号UPX和DNX；
第一、第二、第三、第四PMOS晶体管的漏极分别一一对应接于第三、第四、第五、第六NMOS晶体管的漏极；第一、第二、第三、第四PMOS晶体管的源极均接电源，第一、第二PMOS管组成电流镜结构，第三、第四PMOS管组成电流镜结构，第二、第三PMOS晶体管的漏极相连，输出线性化电荷泵的电流。
8.如权利要求7所述的数据时钟恢复电路，其特征在于，所述第一、第二、第三、第四、第五、第六NMOS晶体管构成线性化电荷泵的输入管；第一、第二、第三、第四PMOS晶体管将分别接入第三、第四、第五、第六NMOS晶体管栅极的电荷泵控制信号UPx和DNx控制产生的电流进行镜像并进行相加，UPx 和DNx中x取0、1、2、3；该第一、第二、第三、第四PMOS晶体管将分别接入第三、第四、第五、第六NMOS晶体管栅极的电荷泵控制信号UPx和DNx控制产生的电流进行镜像并进行相加得到的电流的大小由接入第一、第二NMOS晶体管的延时和放大的信号INTx进行控制，INTx中x取0、1、2、3，体现出电荷泵控制信号与通过延时和放大的信号的相乘作用。
9.如权利要求1所述的数据时钟恢复电路，其特征在于，所述鉴相器中输入数据进行过采样后获得其数据和边沿的相位信息，并对数据和边沿的相位信息进行同步，同步后的数据信息经过电流模式的缓冲器后输出到片外。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105703768B (zh) * 2014-11-28 2018-08-07 龙芯中科技术有限公司 时钟恢复装置及接收器
CN105703767B (zh) * 2016-01-13 2018-10-12 中国科学技术大学先进技术研究院 一种高能效低抖动的单环路时钟数据恢复电路
KR102577232B1 (ko) * 2016-11-28 2023-09-11 삼성전자주식회사 하이브리드 클럭 데이터 복원 회로 및 수신기
DE102016125717A1 (de) * 2016-12-27 2018-06-28 Infineon Technologies Ag Spannungs-Komparator-Anordnung, elektronisches Bauelement, Chipkarte, eingebettetes Sicherheitselement
US20180302264A1 (en) * 2017-04-17 2018-10-18 Intel Corporation Hybrid clock data recovery circuitry for pulse amplitude modulation schemes
CN107395126B (zh) * 2017-07-20 2020-11-24 上海兆芯集成电路有限公司 弦波信号产生电路和方法
CN107257241B (zh) * 2017-07-26 2023-11-10 北京集创北方科技股份有限公司 鉴相器和时钟与数据恢复电路
US10097383B1 (en) * 2017-08-02 2018-10-09 International Business Machines Corporation High speed DFEs with direct feedback
KR102366972B1 (ko) * 2017-12-05 2022-02-24 삼성전자주식회사 전류 제어 발진기를 이용한 클럭 및 데이터 복구장치 및 방법
CN109120393B (zh) * 2018-09-27 2023-10-27 深圳市傲科光电子有限公司 一种低功耗时钟数据恢复电路及接收机
CN109274607B (zh) * 2018-11-09 2020-09-11 国网宁夏电力有限公司电力科学研究院 一种百/千兆自适应光以太网物理层实现电路
CN109787615B (zh) * 2018-12-29 2023-04-14 光梓信息科技（上海）有限公司 鉴频器、pam4时钟数据频率锁定方法、恢复方法及电路
US11398826B1 (en) * 2021-09-19 2022-07-26 Hcl Technologies Limited Half rate bang-bang phase detector
CN113810893B (zh) * 2021-11-17 2022-03-18 北京紫光青藤微系统有限公司 用于时钟信号恢复的装置及方法、nfc芯片
US11949423B2 (en) 2022-06-22 2024-04-02 Faraday Technology Corp. Clock and data recovery device with pulse filter and operation method thereof
CN117938148A (zh) * 2022-10-25 2024-04-26 华为技术有限公司 鉴相器及其工作方法、时钟与数据恢复电路、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800541A (zh) * 2010-03-10 2010-08-11 浙江大学 一种基于注入锁定的相位切换预分频器
CN101854171A (zh) * 2010-05-21 2010-10-06 中兴通讯股份有限公司 多频点模拟锁相环电路
CN102404003A (zh) * 2010-09-10 2012-04-04 联发科技股份有限公司 注入锁定锁相回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315217B2 (en) * 2005-03-18 2008-01-01 Avago Technologies General Ip (Singapore) Pte Ltd. Linear phase-locked loop with dual tuning elements
US7580497B2 (en) * 2005-06-29 2009-08-25 Altera Corporation Clock data recovery loop with separate proportional path
TWI385927B (zh) * 2007-09-14 2013-02-11 Realtek Semiconductor Corp 時間交錯式時脈資料回復電路及方法
US8718217B2 (en) * 2008-07-29 2014-05-06 Fujitsu Limited Clock and data recovery (CDR) using phase interpolation
US8331517B2 (en) * 2010-06-29 2012-12-11 Realtek Semiconductor Corp. Serial link receiver and method thereof
US8457269B2 (en) * 2011-10-27 2013-06-04 Ncku Research And Development Foundation Clock and data recovery (CDR) architecture and phase detector thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800541A (zh) * 2010-03-10 2010-08-11 浙江大学 一种基于注入锁定的相位切换预分频器
CN101854171A (zh) * 2010-05-21 2010-10-06 中兴通讯股份有限公司 多频点模拟锁相环电路
CN102404003A (zh) * 2010-09-10 2012-04-04 联发科技股份有限公司 注入锁定锁相回路

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