TWI469521B - 串列連結接收裝置與其接收方法 - Google Patents

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TWI469521B
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

串列連結接收裝置與其接收方法
本發明係關於一種串列連結接收裝置。
串列連結使用於許多應用中。一般串列連結裝置包含有一發射器(transmitter)、一傳輸媒介、以及一接收器(receiver)。發射器用以傳送二階訊號(two-level signal)至傳輸媒介之第一端。其中，該二階訊號代表一串列二進位資料流，且串列二進位資料流係依據一第一時脈之倍數產生。
由於該傳輸媒介的分散傳輸(dispersion of the transmission medium)因素，而使得該二階訊號通過傳輸媒介而變為(evolve)一被分散訊號(dispersed signal)，而傳輸至傳輸媒介之第二端。之後，接收器在傳輸媒介之第二端接收該被分散訊號。接收器等化(equalize)該被分散訊號以產生一等化訊號，而可至少部分地改正了該傳輸媒介的分散傳輸因素(partly remedy)。接收器擷取等化訊號之時序，以產生一第二時脈。接收器利用第二時脈取樣等化訊號，來還原(retrieve)該串列二進制資料流。
理想地，第二時脈之時序會追蹤(track)第一時脈之時序。於許多應用中，第一時脈可能為一展頻時脈(spread-spectrum clock，SSC)，且大部分係利用低頻率調變(low frequency modulation)來減少相關於第一時脈之電磁放射(electromagnetic emission)的頻譜密度(power spectral density)。在這種應用下，由於該第一時脈採用頻率調變而將導致第二時脈更難以追蹤(track)第一時脈之時序。
本發明之目的之一，在提供一種裝置與方法，其可在採用展頻時脈(spread spectrum clocking，SSC)於串列連結資料傳輸時，確保時序還原之效率。
本發明一實施例提供了一種裝置。該裝置包含有一第一延遲電路、一邊緣擷取電路、一時脈產生器、第二延遲電路、及一決定電路。第一延遲電路用以接收一輸入資料訊號且輸出一延遲資料訊號。邊緣擷取電路(edge extraction circuit)偵測一輸入資料訊號之邊緣(transition)，輸出一邊緣偵測訊號。時脈產生器依據輸入之邊緣偵測訊號產生一第一時脈訊號，其中第一時脈訊號包含有複數個相位訊號。第二延遲緩衝器依據第一時脈訊號輸出一第二時脈訊號。取樣器依據相位訊號對延遲資料訊號取樣之結果，輸出複數個取樣值。決定電路依據第二時脈與複數個取樣值產生一決定結果，其中第二時脈係依據複數個取樣值與一先前之決定結果產生。
本發明一實施例提中了一種方法。該方法包含下列步驟：接收一輸入資料訊號；延遲輸入資料訊號，以產生一延遲資料訊號；偵測輸入資料訊號之邊緣，以產生一邊緣偵測訊號；依據邊緣偵測訊號，產生一第一時脈訊號，其中第一時脈訊號包含有複數個相位時脈；延遲第一時脈訊號產生一第二時脈訊號；利用該些相位時脈分別取樣延遲資料訊號，以產生複數個取樣值；依據第二時脈訊號與該複數個取樣值產生一決定結果，其中第二時脈訊號係依據複數個取樣值與先前之決定結果產生。
以下配合圖式詳細說明本發明之各種實施例。該些或其他可能的實施例係充分揭露以讓本領域之技術者據以實施。實施例彼此間並不互斥，部分實施例亦可與其中之一或多個實施例結合成為新的實施例。接下來之詳細說明僅是舉例並不限制本發明之保護範圍。
第1A圖顯示一串列連結接收裝置100A之示範性實施例之功能方塊圖。串列連結接收裝置100A用以接收一資料訊號IN且輸出一還原資料(recovered dada)D。資料訊號IN在一傳輸媒介之接收端被接收與等化，其中資料訊號IN包含有(bear)傳輸媒介之一傳輸端之串列資料流之資訊。
一實施例，串列連結接收裝置100A包含有一邊緣擷取電路(edge extraction)120、一注入鎖定振盪器(injection locked oscillator，ILO) 130、一時脈產生器140、第一延遲緩衝器110、一取樣器150、一第二延遲緩衝器160、以及一決定電路(decision circuit) 170。
邊緣擷取電路120，用以產生一邊緣偵測訊號EDG。其中邊緣偵測訊號EDG用以追蹤(track)資料訊號IN一邊緣之時序。
注入鎖定之振盪器130用以依據邊緣偵測訊號EDG之輸入，產生一第一時脈訊號CLK1。
時脈產生器140依據第一時脈訊號CLK1產生一三相位時脈訊號(3-phase clock signal) CLK[2:0]。
第一延遲緩衝器110用以接收輸入資料IN，延遲該輸入資料IN’以輸出一延遲資料訊號IN’。
取樣器150利用三相位時脈CLK[2:0]對延遲資料訊號IN’分別取樣，產生三個二進制取樣值S[2:0]。
第二延遲緩衝器160接收第一時脈CLK1，延遲該第一時脈CLK1以輸出一第二時脈CLK2。
決定電路170將第二時脈CLK2作為工作時脈，且依據三個二進制取樣值與前一還原資料之數值產生一還原之資料(可為二進制)D。
須注意，只要輸入至注入鎖定之振盪器130之訊號之頻譜成份(spectral component)強度夠強，且該頻率非常接近注入鎖定之振盪器130之自然共振頻率(natural resonant frequency)，則注入鎖定之振盪器130之輸出訊號將可以鎖定其輸入訊號。
一實施例，串列連結接收裝置100A中輸入之資料訊號IN其時序由邊緣擷取電路120取出(extracted)，邊緣擷取電路120輸出之邊緣偵測訊號以EDG來表示。由於邊緣偵測訊號EDG之注入鎖定(injection locking)，第一時脈CLK1可以有效率地鎖住邊緣偵測訊號EDG之時序，也因此該第一時脈亦鎖定了資料訊號IN之時序。如此，即使採用展頻時脈(spread spectrum clocking，SSC)於串列連結資料傳輸，只要展開之頻帶仍在注入鎖定之振盪器130的範圍內，仍可確保時序還原之效率。
以下詳細說明串列連結接收裝置100A之運作方式。一示例性之波形/時序圖顯示於第1B圖中。
第1B圖中，水平維度對應時間，垂直維度對應訊號位準(例如電壓voltage)。資料訊號IN可為一等化不歸零訊號(equalized non-return-to-zero(NRZ) signal)，其中在資料訊號IN之邊緣由0變成1(即由低(low)到高(high))時，一邊緣(transition edge)偵測訊號產生。邊緣偵測訊號EDG包含有複數個脈波(pulse)，該些脈波係追蹤資料訊號IN之邊緣之時序，且該些脈波與該時序有一運作延遲時間(processing delay)。例如，脈波102追蹤邊緣101之時序。
第一時脈訊號CLK1係由第1A圖之注入鎖定振盪器130利用邊緣偵測訊號EDG之輸入而產生；因此，由於此輸入之自然特性(due to a nature of injection)，第一時脈訊號CLK1之時序實質上對齊(substantially aligned)邊緣偵測訊號EDG之時序。例如，第一時脈訊號CLK1之邊緣103實質上對齊邊緣偵測訊號EDG之脈波102。另外，該圖中，三相位時脈CLK[2:0]係由三相位時脈產生器140依據第一時脈訊號CLK1之時序產生。
一實施例，時脈CLK[0]與CLK[1]之相位差大約(實質上)等於(approximately equal)CLK[1]與CLK[2]間的相位差。
一實施例，三相位時脈產生器140可包含有一第三延遲緩衝器與一第四延遲緩衝器。時脈CLK1係直接被設定(assign)為CLK[0]；時脈CLK[1]係利用第三延遲緩衝器緩衝時脈CLK[0]而產生；時脈CLK[2]係利用第四延遲緩衝器延遲時脈CLK[1]而產生。一實施例，第三延遲緩衝器係實質上相同於第四延遲緩衝器。另一實施例，時脈CLK[0]與CLK[1]之時序差值(timing difference)係小於第一時脈訊號CLK1之時脈週期(clock period)的二分之一，而時脈CLK[1]與CLK[2]之時序差亦是如此。一實施例，時脈CLK[0]與CLK[1]之時序差大約等於(approximately equal)第一時脈訊號CLK1之時脈週期(clock period)的三分之一，且時脈CLK[1]與CLK[2]之時序差亦是如此。
一實施例，假設第一時脈訊號CLK1之時脈週期為T。如第1B圖所示，時脈CLK[1]之邊緣105追著(trail)時脈CLK[0]之邊緣104，且距離大約為T/3。而時脈CLK[2]之邊緣106追蹤時脈CLK[1]之邊緣105，且距離大約為T/3。一實施例，第一相位CLK[0]與第二相位CLK[1]之時序差值實質上等於輸入資料訊號IN三分之一的單位區間大小。另一實施例(未圖式)，注入鎖定之振盪器130可輸出四相位時脈(4-phase clock)，且其中三個時脈設為與三相位時脈CLK[2:0]相同。依此方式，可省略三相位時脈產生器140，以時脈CLK[0]取代第一時脈訊號CLK1，設定時脈CLK[1]追蹤CLK[0]且距離設為T/4，時脈CLK[2]追蹤CLK[1]且距離亦為T/4。一實施例，第一相位CLK[0]與第二相位CLK[1]之時序差值實質上等於輸入資料訊號IN之四分之一的單位區間大小。
延遲資料訊號IN’實質上近似(substantially similar)資料訊號IN，差異為延遲資料訊號IN’經過第一延遲緩衝器110之延遲。一實施例，第一延遲緩衝器110之電路延遲可設為讓延遲資料訊號IN’實質上對齊時脈CLK[1]之正緣(rising edge)。例如，延遲資料訊號IN’之邊緣(transition edge)108實質上時脈對齊CLK[1]之邊緣105。因為延遲資料信號IN’之邊緣實質上對齊時脈CLK[1]之正緣，所以時脈CLK[0]之正緣較延遲資料訊號IN’之邊緣超前，且時脈CLK[2]之正緣較延遲資料訊號IN’之邊緣落後。例如，時脈CLK[0]之正緣104發生在時間點107，時間點107係早於延遲資料訊號IN’邊緣所在之時間點108；時脈CLK[2]之正緣106發生在時間點109，時間點109晚於延遲資料訊號IN’之邊緣之時間點108。取樣器150係在時脈CLK[0]、CLK[1]、CLK[2]分別之正緣取樣延遲資料訊號IN’，以取得二進制取樣值S[0]、S[1]、S[2]。
一實施例，取樣器150包含有三個正反器(flip-flop)用以接收來自延遲資料訊號IN’相同的輸入訊號，且該些訊號係在不同的時脈正緣時間CLK[0]、CLK[1]、CLK[2]觸發，且分別輸出取樣值S[0]、S[1]、S[2]。若在延遲資料訊號IN’中有一邊緣靠近時脈CLK[1]之預定(particular)正緣，則取樣值S[0]在邊緣轉態之前應為正確資料，且取樣值S[2]在邊緣轉態之後應為正確資料，取樣值S[2]應與S[0]成邏輯反向(logical inversion)。依此方式，取樣值S[1]係由取樣器150之後穩定性(meta-stability)決定，取樣值S[1]可相同於取樣值S[0]或S[2]其中之一。若在延遲資料訊號IN’中邊緣轉態並沒有靠近時脈CLK[1]之預定正緣時，則三個取樣值S[0]、S[1]、S[2]應相同。
一實施例，決定電路170在時脈CLK2之正緣更新還原資料D，且依據下列演算法執行。
上述演算法表示，若取樣值S[0]、S[1]、S[2]全部相同，則時脈CLK2下一個正緣設定D為取樣值S[2]；若取樣值至少一個不同時，在時脈CLK2下一個正緣轉換(toogle) D至反向邏輯。
如第1C圖所示，一實施例，第二延遲緩衝器160之電路延遲係以如下之方式選擇：以目前時脈CLK1之正緣來看，時脈CLK2對應正緣之時序係比時脈CLK[2]對應正緣落後但又比時脈CLK1下一正緣超前。如此可確保決定電路170更新D之數值的及時(timely)性與準確度。
本實施例中，延遲緩衝器為一接收輸入訊號，且產生對應輸入訊號之輸出訊號之一種裝置。因此，輸出訊號之波形與輸入訊號之波形相似，輸入訊號與輸出訊號僅有時間延遲之差異。延遲緩衝器可被利用一互補金屬氧化物半導體(CMOS)反相器鏈(chain)或一電流邏輯緩衝器(current-mode logic(CML) buffer)來實施。一般CMOS反相器或CML緩衝器之電路速度，足以讓延遲緩衝器追蹤輸入訊號之改變，且產生相應變化的輸出訊號。
CMOS反相器鏈與CML緩衝器為本領域技術者所熟悉，不再贅述其細節。CMOS反相器鏈可依據提供電壓之調整而改變其電路延遲。CML緩衝器之電路延遲可利用調整其負載阻抗而改變。
本發明實施例利用三相位時脈進行控制。三相位時脈包含有第一相位、第二相位、及第三相位。其中，第二相位大約對齊一資料邊緣。第一相位為一適當時序用以在該資料轉態之前取樣該資料。第三相位為一適當之時序用以在該資料轉態之後取樣該資料。三相位時脈係由一邊緣偵測訊號輸入一注入鎖定振盪器後產生。而邊緣偵測訊號代表該資料之訊號邊緣。為確保能夠適當運作，需要確認以下兩狀態皆能夠保持：(1)在資料與三相位時脈間的相關時序能夠適當設定。(2)邊緣偵測訊號需落入注入鎖定振盪器之鎖頻範圍(locking range)。
第1D圖顯示本發明一實施例之串列連結接收裝置100D。其中第一延遲緩衝器110之電路延遲標記為d。電路延遲d係可調整，可由一閉回路方式之適應性電路(如圖中之時序適應性電路(Timing adaptation)180)根據取樣值S[2:0]來調整。如此，延遲資料訊號IN’之邊緣可對齊時脈CLK[1]之正緣。如此，可在資料邊緣轉態之前取樣確保取樣值S[0]之準確性，且可在資料邊緣轉態之後取樣確保取樣值S[2]之準確性。一實施例，電路延遲d可依據下列之演算法調整：
上述演算法係表示，若取樣值S[0]與取樣值S[2]相同，則保持相同的d。否則若取樣值S[0]與取樣值S[1]相同，則減少d值，反之則增加d值。
一實施例，電路延遲d並不適用於每一個取樣值S[2:0]，但可替換之方式為：依據對複數個取樣值S[2:0]作出統計(statistics)後決定d值。例如，d值可以每16個取樣值S[2:0]更新一次。若16個取樣值S[2:0]中，狀況「S[0]相同於S[1]但S[0]不同於S[2]」比狀況「S[2]相同於S[1]但S[2]不同於S[0]」多，則將d值減少；而若在16個取樣值S[2:0]中，狀況「S[2]相同於S[1]但S[2]不同於S[0]」比狀況「S[0]相同於S[1]但S[0]與S[2]不同」多，則將d值增加。若上述條件皆不成立則d直保持不變。
一實施例，為實施例100D之改良(twist)，應為熟悉本領域之技術者能理解，因此不顯示於圖中。將第一延遲緩衝器110之電路延遲固定，而一未繪製於圖中之一外加延遲緩衝器設於注入鎖定震盪器130之右邊。外加延遲緩衝器之電路延遲可以依閉迴路方式調整，如此可確保延遲資料訊號IN’之邊緣對齊時脈CLK[1]之正緣。用來調整外加延遲緩衝器電路延遲之演算法與上述用來調整第一延遲緩衝器110電路延遲之演算法相同，差異為電路延遲的加/減方向相反。
第2A圖顯示一適用於實現第1A圖邊緣擷取電路120之裝置200A。裝置200A包含有一延遲緩衝器210用以接收輸入資料訊號IN，以產生一中頻訊號(intermediate signal)IN1；一混頻器(mixer)220用以混合輸入訊號IN與中頻訊號IN1，以產生邊緣偵測訊號EDG。混頻器220之功能係可進行乘法運算(multiplying operation)。混頻器220之一實施例可採用：例如本領域技術者熟悉之吉爾伯特混頻器(Gilbert-cell mixer)來實施，由於為熟悉之技術因此不再贅述。
一實施例，裝置200A可包含有差動電路(differential circuitry)。差動電路之一訊號包含有正端訊號與負端訊號。本領域之技術者應能熟悉差動電路之架構與原理，亦不再贅述。本實施例之揭露係提供給熟悉本領域之技術者，非為一詳細說明之指南，因此，若有不理解之基本概念請參考微電子學(microelectronic)相關之教科書。
第2B圖顯示邊緣擷取電路120之另一可替換之實施例之裝置200B。裝置200B包含有一高通濾波器(high-pass filter，HPF) 230，用以接收輸入資料訊號IN，經濾波後產生一濾波後資料訊號IN2；整流器(rectifier)240接收濾波後資料訊號IN2，整流後產生一邊緣偵測訊號EDG。高通濾波器230可由，例如，一分流電阻(shunt resistor)耦接一串列電容(serial capacitor)來實施。整流器240可由一執行訊號IN2自我混頻(self-mixing)而產生訊號EDG之混頻器來實施。
第3圖顯示適用於實施注入鎖定振盪器130之裝置300之示意圖。裝置300包含有一電感電容共振腔(LC tank) 310、一注入電路(injection circuit) 320、及一再生電路(regenerative circuit)330。
電感電容共振腔310包含有兩個電感器L1與L2，且一電感器之電容C用以產生第一時脈訊號CLK1(若在差動電路之實施例中則包含有正端時脈CLK1+與負端時脈CLK1-)。
注入電路320包含有一差動對(differential pair) M1-M2，差動對M1-M2係由電流源提供之尾電流(tail current) IINJ偏壓。而電流源係由電晶體M3實施，電晶體M3係由第一偏壓電壓VB2驅動。差動對M1-M2用以接收邊緣偵測訊號EDG(在差動電路之實施例中，可包含有一正端訊號EDG+與負端訊號EDG-)，且將邊緣偵測訊號EDG提供至電感電容共振腔310。
再生電路330包含有一交叉耦合差動對M4-M5。交叉耦合差動對M4-M5係由一尾電流IOSC偏壓。尾電流IOSC係由電流源提供，且電流源係由電晶體M6實施，電晶體M6由第二偏壓電壓VB1之驅動。再生電路330作為第一時脈訊號CLK1之再生負載，以維持震盪。於此揭露中，VDD標是一第一電位節點，其具有實質上固定大小之電壓(例如VDD可為一般熟知之電壓供應節點)；而VSS標示一第二電位節點，其具有實質上固定大小之電壓(例如VSS可為一般熟知的接地節點(ground node))。
另外，假設輸入資料訊號IN的資料傳輸率(data rate)為f位元/秒。邊緣偵測訊號EDG包含一頻率f(赫茲(Hz))，此頻率f具有較強之頻譜成份(strong spectral component)。舉例而言，若輸入訊號之資料傳輸率為10 Gb/s，則邊緣偵測訊號EDG包含有一個10GHz的強頻譜成份。只要電感電容共振腔310之自然共振頻率(natural resonant frequency)靠近f(Hz)，且邊緣偵測訊號EDG之注入強度(injection strength)夠強，則第一時脈訊號CLK1將與邊緣偵測訊號EDG同步。然而，若電感電容共振腔310之自然共振頻率沒有靠近f(Hz)，則注入鎖定震盪器130之注入鎖定功能可能無法適當運作。
第1E圖顯示本發明一實施例之串列連結接收裝置100E。其中第1E圖揭露了一頻率偵測器(FD) 190。頻率偵測器190用以產生一控制訊號TUNING調整(tune)注入鎖定震盪器130之自然共盪頻率，以確保注入鎖定震盪器130之自然共盪頻率能夠靠近頻率f(Hz)。頻率偵測器190偵測第一時脈訊號CLK1與一預知參考時脈頻訊號REF之頻率關係，且相應地調整控制訊號TUNING以確保時脈CLK1之頻率在注入鎖定震盪器130鎖定範圍內(lock-in range)。
一實施例，控制訊號TUNING用以調整注入鎖定震盪器130之電感電容共振腔中之電容C之電容。例如，若資料訊號IN之標稱資料傳輸率(nominal data rate)為10Gb/s，且參考時脈頻率REF為25MHz，則第一時脈訊號CLK1之頻率應高於參考時脈訊號REF之四百倍(four hundred times)。一實施例，頻率偵測器190包含有一計數器(counter)用以在美一參考時脈REF之時脈週期內計數第一時脈CLK1之時脈週期之數目。當注入鎖定震盪器130正常工作時，每一個參考時脈REF之時脈週期中應對應四百個第一時脈CLK1數。若第一時脈CLK1之數目超過四百個，表示第一時脈CLK1速度太快，且控制訊號TUNING將被調整，使得注入鎖定震盪器130電感電容共振腔之電容C之值增加，以降低其自然共振頻率；若第一時脈CLK1之數目低於四百個，表示第一時脈CLK1速度太慢，且控制訊號TUNING將被調整，使得注入鎖定震盪器130電感電容共振腔之電容C之值減少，以提高其自然共振頻率。
本發明預期能夠含蓋所有實施例的變化與可能性。以上各種實施例之排列及/或組合，係在示例說明並非限制本發明，且各種措詞與術語之使用目的僅是為了描述清楚。上述雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更，該些變形或變更皆應落入本發明之申請專利範圍中。
100A、100D、100E．．．串列連結接收裝置
110、160．．．延遲緩衝電路
120．．．邊緣擷取電路
130．．．注入鎖定震盪器
140．．．相位時脈產生器
150．．．取樣器
170．．．決定電路
180．．．時序適應性電路
190．．．頻率偵測器
210．．．延遲緩衝器
220．．．混頻器
230．．．高通濾波器
240．．．整流器
310．．．電感電容共振腔
320．．．注入電路
330．．．再生電路
第1A圖顯示本發明一實施例串列連結接收裝置之示意圖。
第1B圖串列連結接收裝置運作方式之一示例性之波形/時序圖之一實施例。
第1C圖串列連結接收裝置運作方式之一示例性之波形/時序圖之另一實施例。
第1D圖顯示本發明另一實施例串列連結接收裝置之示意圖。
第1E圖顯示本發明另一實施例串列連結接收裝置之示意圖。
第2A圖顯示一適用於實現第1A圖邊緣擷取電路120之裝置200A之示意圖。
第2B圖顯示邊緣擷取電路120之另一可替換之實施例之裝置200B之示意圖。
第3圖顯示適用於實施注入鎖定振盪器130之裝置300之示意圖。
100A．．．串列連結接收裝置
110、160．．．延遲緩衝器
120．．．邊緣擷取電路
130．．．注入鎖定震盪器
140．．．相位時脈產生器
150．．．取樣器
170．．．決定電路

Claims (19)

  1. 一種串列連結接收裝置，包含有：一第一延遲電路，接收一輸入資料訊號，以產生一資料延遲訊號；一邊緣擷取電路，偵測該輸入資料訊號之邊緣，以輸出一邊緣偵測訊號；一時脈產生器，依據該邊緣偵測訊號，產生一第一時脈訊號，該第一時脈訊號包含有複數個相位訊號；一第二延遲電路，依據該第一時脈訊號，產生一第二時脈訊號；一取樣器，依據該複數個相位訊號取樣該延遲資料訊號，以產生複數個取樣值；以及一決定電路，依據該第二時脈訊號、該複數個取樣值，產生一目前決定結果。
  2. 如申請專利範圍第1項所述之裝置，更包含一適應性電路，該適應性電路依據該複數個取樣值調整該延遲資料訊號與該時脈訊號之間的時序關係。
  3. 如申請專利範圍第1項所述之裝置，其中該些相位訊號包含有：一第一相位、一第二相位、及一第三相位，且該第二相位之時序係對齊該延遲資料訊號之邊緣之時序。
  4. 如申請專利範圍第3項所述之裝置，其中該第一相位與該第二相位之時序差值實質上相等於該第二相位與該第三相位之時序差值。
  5. 如申請專利範圍第4項所述之裝置，其中第一相位與該第二相位之時序差值實質上等於該輸入資料訊號三分之一的單位區間大小。
  6. 如申請專利範圍第4項所述之裝置，其中該第一相位與該第二相位之時序差值實質上等於輸入資料訊號之四分之一的單位區間大小。
  7. 如申請專利範圍第1項所述之裝置，其中該時脈產生器係為一注入鎖定震盪器，該注入鎖定震盪器之一自然共振頻率實質上等於該輸入資料訊號之一資料傳輸率。
  8. 如申請專利範圍第1項所述之裝置，其中該時脈產生器係為一注入鎖定震盪器，該注入鎖定震盪器之自然共振頻率係可調整。
  9. 如申請專利範圍第8項所述之裝置，更包含一頻率偵測器，該頻率偵測器偵測該第一時脈訊號與一參考時脈訊號間的頻率關係，以調整該注入鎖定震盪器之自然共振頻率。
  10. 如申請專利範圍第1項所述之裝置，該時脈產生器具有一自然共振頻率，該自然共振頻率係被調整至實質上等於該輸入資料訊號之資料傳輸率。
  11. 一種串列連結接收方法，包含有：接收一輸入資料訊號；延遲該輸入資料訊號，以產生一資料延遲訊號；偵測該輸入資料訊號之邊緣，以產生一邊緣偵測訊號；依據該邊緣偵測訊號，產生一第一時脈訊號，其中該第一時脈訊號包含有複數個相位時脈；延遲該第一時脈訊號，以產生一第二時脈訊號；依據該些相位時脈取樣該延遲資料訊號，以產生複數個取樣值；以及依據該第二時脈訊號、該複數個取樣值，產生一目前決定結果。
  12. 如申請專利範圍第11項所述之方法，更包含：依據該複數個取樣值來調整該延遲資料訊號與該些時脈訊號之間的時序關係。
  13. 如申請專利範圍第11項所述之方法，其中該複數個相位時脈包含有：一第一相位、一第二相位、及一第三相位，且該第二相位之時序係對齊該延遲資料訊號之一邊緣之時序。
  14. 如申請專利範圍第13項所述之方法，其中該第一相位與該第二相位之時序差值實質上相等於該第二相位與該第三相位之時序差值。
  15. 如申請專利範圍第14項所述之方法，其中第一相位與該第二相位之時序差值實質上等於該輸入資料訊號三分之一的單位區間大小。
  16. 如申請專利範圍第14項所述之方法，其中該第一相位與該第二相位之時序差值實質上等於輸入資料訊號之四分之一的單位區間大小。
  17. 如申請專利範圍第11項所述之方法，其中產生該第一時脈訊號係由一注入鎖定震盪器所產生，該注入鎖定震盪器之一自然共振頻率實質上等於該輸入資料訊號之一資料傳輸率。
  18. 如申請專利範圍第11項所述之方法，其中產生該第一時脈訊號係由一注入鎖定震盪器所產生，該注入鎖定震盪器之自然共振頻率係可調整。
  19. 如申請專利範圍第18項所述之方法，更包含：偵測該第一時脈訊號與一參考時脈訊號間的頻率關係，以調整該注入鎖定震盪器之自然共振頻率。
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