JPH01144719A - リトリガブル・マルチバイブレータ - Google Patents
リトリガブル・マルチバイブレータInfo
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- JPH01144719A JPH01144719A JP62302698A JP30269887A JPH01144719A JP H01144719 A JPH01144719 A JP H01144719A JP 62302698 A JP62302698 A JP 62302698A JP 30269887 A JP30269887 A JP 30269887A JP H01144719 A JPH01144719 A JP H01144719A
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- 230000001934 delay Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は、半導体集積回路化された単安定回路、特にリ
トリガブル・マルチバイブレータ(再起動可能な単安定
回路)に関する。
トリガブル・マルチバイブレータ(再起動可能な単安定
回路)に関する。
(従来の技術)
この種の従来のリトリガブル・マルチバイブレータとし
て、たとえば東芝製型名TC74HC4538P/Fが
あシ、その構成を第15図に示し、その動作波形を第1
6図に示している。ここで、CおよびRは集積回路に外
付は接続された容量および抵抗である。トリガ入力とし
ては、立上シエッジで起動する入力Aと、立下シエッジ
で起動する入力Iとがあり、出力としては相補的なQ、
Qがある。
て、たとえば東芝製型名TC74HC4538P/Fが
あシ、その構成を第15図に示し、その動作波形を第1
6図に示している。ここで、CおよびRは集積回路に外
付は接続された容量および抵抗である。トリガ入力とし
ては、立上シエッジで起動する入力Aと、立下シエッジ
で起動する入力Iとがあり、出力としては相補的なQ、
Qがある。
いま、入力A、出力Qに着目するものとし、入力Iが高
レベル”H”、入力r下が高レベルのときに入力Aが立
ち上がると出力Qは高レベルになる。
レベル”H”、入力r下が高レベルのときに入力Aが立
ち上がると出力Qは高レベルになる。
すると、ノードT2に接続されている内部スイッチがオ
ンになるように制御され、これまで電源電圧vccレベ
ルに保たれていたノードT2の電位が低下する(容量C
の電荷が放電する)。このノードT2の電位が低レベル
側基準入力電位Vr@f(L)に達したとき、前記内部
スイッチがオフになるように制御され、今度は電源電圧
vecノードから抵抗Rおよび容量Cの回路に充電電流
が流れ、この回路の時定数によシ前記ノードT2の電位
が上昇′する。この電位が高レベル側基準入力電位Vr
e@に達したとき、出力Qは低レベルに反転する。つま
シ、出力Qは一定幅TVのノ4ルスが出力し、このパル
ス幅Twは外付けの容量Cと抵抗Rとによシ決定される
ことになる。
ンになるように制御され、これまで電源電圧vccレベ
ルに保たれていたノードT2の電位が低下する(容量C
の電荷が放電する)。このノードT2の電位が低レベル
側基準入力電位Vr@f(L)に達したとき、前記内部
スイッチがオフになるように制御され、今度は電源電圧
vecノードから抵抗Rおよび容量Cの回路に充電電流
が流れ、この回路の時定数によシ前記ノードT2の電位
が上昇′する。この電位が高レベル側基準入力電位Vr
e@に達したとき、出力Qは低レベルに反転する。つま
シ、出力Qは一定幅TVのノ4ルスが出力し、このパル
ス幅Twは外付けの容量Cと抵抗Rとによシ決定される
ことになる。
上記したように出力Qが高レベルの状態(低レベルに反
転する前)の期間に再度入力Aが立ち上がると、この再
入力の時点でノードT2が再び充電されるように内部ス
イッチが制御され、出力Qのノ母ルス幅TVは1度目の
入力Aから2度目の入力Aまでの時間t、だけ延長され
ることになる。2度目の入力人によりてその前の1度目
の入力Aが無視され、再入力の時点から出力Qの高レベ
ルが前記TVの期間だけ続く。したがって、このT、期
間よシ短かい間隔で入力Aが連続して入力されると、出
力Qは高レベルを保つことになる。
転する前)の期間に再度入力Aが立ち上がると、この再
入力の時点でノードT2が再び充電されるように内部ス
イッチが制御され、出力Qのノ母ルス幅TVは1度目の
入力Aから2度目の入力Aまでの時間t、だけ延長され
ることになる。2度目の入力人によりてその前の1度目
の入力Aが無視され、再入力の時点から出力Qの高レベ
ルが前記TVの期間だけ続く。したがって、このT、期
間よシ短かい間隔で入力Aが連続して入力されると、出
力Qは高レベルを保つことになる。
しかし、上記した従来のリトリガブル・マルチバイブレ
ータは、集積回路に外付けされる容量Cおよび抵抗Rに
よシ出力パルス幅TVを調整することができるという汎
用性はあるものの、印刷回路基板上に実装する際に部品
数が多いので実装面積が大きくなシ、工程数が多くなる
々どの問題があった。また、上記リトリガブル・マルチ
パイプレーク自体も、前記したようにノードT2の電圧
をvr8f(L)またはV、。r(H)と比較するため
の2つの電圧比較器を必要とするので、構成素子数が多
く、回路設計が困難であった。
ータは、集積回路に外付けされる容量Cおよび抵抗Rに
よシ出力パルス幅TVを調整することができるという汎
用性はあるものの、印刷回路基板上に実装する際に部品
数が多いので実装面積が大きくなシ、工程数が多くなる
々どの問題があった。また、上記リトリガブル・マルチ
パイプレーク自体も、前記したようにノードT2の電圧
をvr8f(L)またはV、。r(H)と比較するため
の2つの電圧比較器を必要とするので、構成素子数が多
く、回路設計が困難であった。
(発明が解決しようとする問題点)
本発明は、上記したように集積回路の外付は部品を必要
とし、回路構成の素子数も多いことに伴う問題点を解決
すべくなされたもので、外付は部品が不要になシ、実装
面積が小さくて済み、構成素子数も少なく、出力パルス
幅を高精度で調整し得るリトリガブル・マルチバイブレ
ータを提供することを目的とする。
とし、回路構成の素子数も多いことに伴う問題点を解決
すべくなされたもので、外付は部品が不要になシ、実装
面積が小さくて済み、構成素子数も少なく、出力パルス
幅を高精度で調整し得るリトリガブル・マルチバイブレ
ータを提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
本発明のリトリガブル・マルチバイブレータは、入力信
号を所定時間遅延させる第1の遅延回路と、この第1の
遅延回路の出力が入力し、セット機能またはリセット機
能を有する第2の遅延回路と、前記入力信号および上記
第2の遅延回路の出力信号に応じてセットまたはリセッ
トするフリップフロップ回路と、ある設定時間内に前記
入力信号が再び入力した場合を検出して前記第2の遅延
回路をセットまたはリセットする制御回路とを具備して
々ることを特徴とする。
号を所定時間遅延させる第1の遅延回路と、この第1の
遅延回路の出力が入力し、セット機能またはリセット機
能を有する第2の遅延回路と、前記入力信号および上記
第2の遅延回路の出力信号に応じてセットまたはリセッ
トするフリップフロップ回路と、ある設定時間内に前記
入力信号が再び入力した場合を検出して前記第2の遅延
回路をセットまたはリセットする制御回路とを具備して
々ることを特徴とする。
(作用)
入力信号の例えば立下シエッジによシフリップフロップ
回路がセットされる。上記入力信号が第1の遅延回路お
よび第2の遅延回路を経たときに7リツプフロツゾ回路
がリセットされる。したがって、上記両遅延回路の遅延
時間に等しい出力パルス幅TVが得られる。
回路がセットされる。上記入力信号が第1の遅延回路お
よび第2の遅延回路を経たときに7リツプフロツゾ回路
がリセットされる。したがって、上記両遅延回路の遅延
時間に等しい出力パルス幅TVが得られる。
なお、最初の入力信号によシフリップフロップ回、路が
セットされている期間内に再び入力信号が入力すると、
この2度目の入力信号の検出によって第2の遅延回路が
セットまたはリセットされ、フリップフロップ回路に入
力する予定のリセット入力が消失してしまう。そして、
上記2度目の入力信号に対する両遅延回路の遅延時間後
に上記リセット入力が発生することになり、前記出力ノ
クルス幅が長くなる。したがりて、前記出力ノクルス幅
−よシも短かh間隔で入力信号が連続して入力した場合
には、フリップフロッグ回路はセット状態を維持し続け
ることになる。
セットされている期間内に再び入力信号が入力すると、
この2度目の入力信号の検出によって第2の遅延回路が
セットまたはリセットされ、フリップフロップ回路に入
力する予定のリセット入力が消失してしまう。そして、
上記2度目の入力信号に対する両遅延回路の遅延時間後
に上記リセット入力が発生することになり、前記出力ノ
クルス幅が長くなる。したがりて、前記出力ノクルス幅
−よシも短かh間隔で入力信号が連続して入力した場合
には、フリップフロッグ回路はセット状態を維持し続け
ることになる。
(実施例)
以下1図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図は集積回路化されたリトリガブル・マルチパイツ
レータを示してお)、1は入力クロックで1を・4ルス
整形するノ4ルス整形回路であシ、その出力はセット、
リセット型(SR型)フリップフロップ回路20セット
人力Sとして入力すると共に、第1の遅延回路3および
インバータ回路4に入力する。上記遅延回路3の出力は
、たとえばセット機能付きの第2の遅延回路5に入力し
、この遅延回路5の出力は前記フリップフロッグ回路2
のリセット人力Rとして入力する。このフリップフロッ
プ回路2のセット出力Qおよび前記インバータ回路4の
出力は二人力のアンド回路6に入力し、このアンド回路
6の出力は前記第2の遅延回路5のセット入力SETと
して入力する。
レータを示してお)、1は入力クロックで1を・4ルス
整形するノ4ルス整形回路であシ、その出力はセット、
リセット型(SR型)フリップフロップ回路20セット
人力Sとして入力すると共に、第1の遅延回路3および
インバータ回路4に入力する。上記遅延回路3の出力は
、たとえばセット機能付きの第2の遅延回路5に入力し
、この遅延回路5の出力は前記フリップフロッグ回路2
のリセット人力Rとして入力する。このフリップフロッ
プ回路2のセット出力Qおよび前記インバータ回路4の
出力は二人力のアンド回路6に入力し、このアンド回路
6の出力は前記第2の遅延回路5のセット入力SETと
して入力する。
前記第2の遅延回路5は、たとえば第2図に示すような
基本回路が所要数縦続接続されて構成されている。即ち
、前段からの入力とセット入力SETとが二人力のノア
回路2ノに入力し、このノー′回路21の出力端と接地
端との間に容量22が接続され、上記出力端に抵抗23
を介してインバータ回路24が接続されている。なお、
前記第1の遅延回路3も、たとえば上記第2図と同檄な
基本回路が所要数縦続接続されて構成されているが、セ
ット入力SETに代えて固定レベル(本例では低レベル
)が与えられている。
基本回路が所要数縦続接続されて構成されている。即ち
、前段からの入力とセット入力SETとが二人力のノア
回路2ノに入力し、このノー′回路21の出力端と接地
端との間に容量22が接続され、上記出力端に抵抗23
を介してインバータ回路24が接続されている。なお、
前記第1の遅延回路3も、たとえば上記第2図と同檄な
基本回路が所要数縦続接続されて構成されているが、セ
ット入力SETに代えて固定レベル(本例では低レベル
)が与えられている。
次に、上記第1図の回路の動作について第3図を参照し
ながら説明する。入力クロックCKはパルス整形回路1
によシ一定のA?ルス幅に整形される。この人力クロッ
クCKのパルス幅が適切であれば、上記/4′ルス整形
回路1は省略可能である。
ながら説明する。入力クロックCKはパルス整形回路1
によシ一定のA?ルス幅に整形される。この人力クロッ
クCKのパルス幅が適切であれば、上記/4′ルス整形
回路1は省略可能である。
先ず、入力クロック(または整形後のクロック。
以下同じ)はの・臂ルス間隔trrが所定の出力パルス
@Twよシ長い場合について説明する。入力クロックτ
1の立下シエッジによυフリップフロッグ回路2がセッ
トされて出力Qが高レベルになる。
@Twよシ長い場合について説明する。入力クロックτ
1の立下シエッジによυフリップフロッグ回路2がセッ
トされて出力Qが高レベルになる。
一方、上記入力クロックCKが第1の遅延回路3および
第2の遅延回路5によシ一定時間遅れてフリップフロッ
グ回路2をリセットし、出力Qが低レベルになる。なお
、上記出力Qが高レベルの期間に入力クロックCKが低
レベルになると、インバータ回路4の出力が高レベルに
なシ、アンド回路6の出力が扁レベルになって第2の遅
延回路5をセットするが、このとき人力クロックCKが
第1の遅延回路3内を通過しているように、その遅延時
間を入力クロックCKのi4ルス幅より若干長くしてお
けば、この人力クロックCKが遅延回路部7内で消失す
ることはない。したがって、上記両遅延回路3,5の遅
延時間の合計に等しい・母ルス幅T、だけ出力Qが高レ
ベルになる。
第2の遅延回路5によシ一定時間遅れてフリップフロッ
グ回路2をリセットし、出力Qが低レベルになる。なお
、上記出力Qが高レベルの期間に入力クロックCKが低
レベルになると、インバータ回路4の出力が高レベルに
なシ、アンド回路6の出力が扁レベルになって第2の遅
延回路5をセットするが、このとき人力クロックCKが
第1の遅延回路3内を通過しているように、その遅延時
間を入力クロックCKのi4ルス幅より若干長くしてお
けば、この人力クロックCKが遅延回路部7内で消失す
ることはない。したがって、上記両遅延回路3,5の遅
延時間の合計に等しい・母ルス幅T、だけ出力Qが高レ
ベルになる。
次に、入力クロックGKが入力した後、上記ノ4ルス幅
Twの期間内に再び入力クロックCKが入力された場合
について説明する。この場合、二度目の入力クロックC
Kが入力したときにインバータ回路4の出力が高レベル
になると、フリップフロッグ回路2の出力Qは既に最初
の入力クロックCKによυ高レベルになっているのでア
ンド回路6の出力が高レベルにな)、第2の遅延回路5
をセットする。これKよって、このとき第2の遅延回路
5内を通過している最初の入力クロックCKが消去し、
この最初の入力クロックCKの遅延による7リツf70
ッグ回路2のリセットは行われなくなる。したがって、
前記二度目の入力クロックCKの入力時点から前記パル
ス幅Twの期間後に二度目の入力クロックCKの遅延に
よるフリップフロップ回路2のリセットが行われること
になる。
Twの期間内に再び入力クロックCKが入力された場合
について説明する。この場合、二度目の入力クロックC
Kが入力したときにインバータ回路4の出力が高レベル
になると、フリップフロッグ回路2の出力Qは既に最初
の入力クロックCKによυ高レベルになっているのでア
ンド回路6の出力が高レベルにな)、第2の遅延回路5
をセットする。これKよって、このとき第2の遅延回路
5内を通過している最初の入力クロックCKが消去し、
この最初の入力クロックCKの遅延による7リツf70
ッグ回路2のリセットは行われなくなる。したがって、
前記二度目の入力クロックCKの入力時点から前記パル
ス幅Twの期間後に二度目の入力クロックCKの遅延に
よるフリップフロップ回路2のリセットが行われること
になる。
なお、最初の入力クロックCKが入力てれた後に、前記
ノ臂ルス幅Twよシ短かい間隔で入力クロックCKが連
続して入力し続けた場合には、上記したように第2の遅
延回路5内の入力クロックCKが消去され続け、フリッ
プフロッグ回路2はリセットされずにセット状態を維持
し続けることになる。
ノ臂ルス幅Twよシ短かい間隔で入力クロックCKが連
続して入力し続けた場合には、上記したように第2の遅
延回路5内の入力クロックCKが消去され続け、フリッ
プフロッグ回路2はリセットされずにセット状態を維持
し続けることになる。
なお、前記パルス幅T、は、前記遅延回路3,5を構成
する前記基本回路の段数が所要数となるように、たとえ
ばマスタースライス方式によシ製造するとか、デジタル
制御方式により選択することで容易に変更することが可
能である。
する前記基本回路の段数が所要数となるように、たとえ
ばマスタースライス方式によシ製造するとか、デジタル
制御方式により選択することで容易に変更することが可
能である。
また、前記フリップフロップ回路2にセット人力S(入
力クロックCK)とリセット人力R(遅延した入力クロ
ックCK)とが同時に入力したときに、フリップフロッ
プ回路2の出力Q、Qにひげ状の雑音パルスが発生する
おそれがあシ、これを避けるためには、第4図に示すよ
うにセット優先型のセットリセット型フリップフロップ
回路42を用いればよい。この第4図の回路は、入力ク
ロックCKの立上シエッジに応動するように構成されて
おシ、41はパルス整形回路、43は第1の遅延回路、
45はリセット可能な第2の遅延回路、46は再入力ク
ロック検出用のアンド回路、47は遅延回路部である。
力クロックCK)とリセット人力R(遅延した入力クロ
ックCK)とが同時に入力したときに、フリップフロッ
プ回路2の出力Q、Qにひげ状の雑音パルスが発生する
おそれがあシ、これを避けるためには、第4図に示すよ
うにセット優先型のセットリセット型フリップフロップ
回路42を用いればよい。この第4図の回路は、入力ク
ロックCKの立上シエッジに応動するように構成されて
おシ、41はパルス整形回路、43は第1の遅延回路、
45はリセット可能な第2の遅延回路、46は再入力ク
ロック検出用のアンド回路、47は遅延回路部である。
上記第4図の回路における各部の動作タイミングの一例
を第5図に示している。
を第5図に示している。
また、上記各実施例の回路では、集積回路に電源電圧が
投入されたときに発生する雑音入力が遅延回路部7,4
2内を通ることによって雑音出力が発生するおそれがち
シ、これを避けるためには、第6図に示すように電源投
入時に発生させたクリア信号CLHによって各部回路を
初期化するようにすればよい。この第6図の回路は、前
記第4図の回路に比べて、パルス整形回路51s Ml
の遅延回路53にリセット機能を持たせると共にフリッ
プフロップ回路52にクリア機能を持たせてクリア信号
CLRを入力し、このクリア信号CLRと再入力クロッ
ク検出回路の出力とを第2の遅延回路55のリセット人
力RESETとして入力するようにした点が異なる。こ
こで、再入力クロック検出回路として第1のナンド回路
56が用いられておシ、クリア信号CLRをインバータ
回路54で反転させた信号と上記第1のカフ1回路56
の出力とを第2のナンド回路58に入力し、このナンド
回路58の出力を上記リセット人力RESETとしてい
る。
投入されたときに発生する雑音入力が遅延回路部7,4
2内を通ることによって雑音出力が発生するおそれがち
シ、これを避けるためには、第6図に示すように電源投
入時に発生させたクリア信号CLHによって各部回路を
初期化するようにすればよい。この第6図の回路は、前
記第4図の回路に比べて、パルス整形回路51s Ml
の遅延回路53にリセット機能を持たせると共にフリッ
プフロップ回路52にクリア機能を持たせてクリア信号
CLRを入力し、このクリア信号CLRと再入力クロッ
ク検出回路の出力とを第2の遅延回路55のリセット人
力RESETとして入力するようにした点が異なる。こ
こで、再入力クロック検出回路として第1のナンド回路
56が用いられておシ、クリア信号CLRをインバータ
回路54で反転させた信号と上記第1のカフ1回路56
の出力とを第2のナンド回路58に入力し、このナンド
回路58の出力を上記リセット人力RESETとしてい
る。
また、上記各実施例は、通常入力時の出力パルス幅TW
を遅延回路の遅延時間を変えることによシ調整可能であ
りたが、さらには第7図に示すように、第2の遅延回路
としてセット機能付きの可変遅延回路75を用いること
によシ、基準周波数Frelf入力の周波数(あるいは
周期)を変えることによって出力パルス幅T、を調整す
ることが可能になる。即ち、第7図の回路において、リ
トリガブル・マルチ)4イブレ一タ部70は、第1図を
参照して前述したリトリガブル・マルチバイブレータの
第2の遅延回路5を可変遅延回路75に変更したもので
あシ、60は上記可変遅延時間75の遅延時間を高精度
に制御するための位相同期ループ(Phase Loc
ked Loop;以下PLLと略記する)部である。
を遅延回路の遅延時間を変えることによシ調整可能であ
りたが、さらには第7図に示すように、第2の遅延回路
としてセット機能付きの可変遅延回路75を用いること
によシ、基準周波数Frelf入力の周波数(あるいは
周期)を変えることによって出力パルス幅T、を調整す
ることが可能になる。即ち、第7図の回路において、リ
トリガブル・マルチ)4イブレ一タ部70は、第1図を
参照して前述したリトリガブル・マルチバイブレータの
第2の遅延回路5を可変遅延回路75に変更したもので
あシ、60は上記可変遅延時間75の遅延時間を高精度
に制御するための位相同期ループ(Phase Loc
ked Loop;以下PLLと略記する)部である。
このPLL部60は、基準周波数Frefの信号が入力
し、ループ内部の可変遅延回路61の遅延時間が一定(
たとえば上記Frefの周期Tの1/2)になるように
帰還制御を行うものである。即ち、上記F、。f入力は
、上記可変遅延回路61に入力すると共に位相比較器6
2の一方の入力となる。この可変遅延回路61の出力D
Fはインバータ63を介して上記位相比較器62の他方
の入力となる。
し、ループ内部の可変遅延回路61の遅延時間が一定(
たとえば上記Frefの周期Tの1/2)になるように
帰還制御を行うものである。即ち、上記F、。f入力は
、上記可変遅延回路61に入力すると共に位相比較器6
2の一方の入力となる。この可変遅延回路61の出力D
Fはインバータ63を介して上記位相比較器62の他方
の入力となる。
この位相比較器62は、2つの入力の位相関係を比較し
、その比較結果に応じて第1の出力cp−1出 たは第2のギカDPを制御する。この2つの出力CP、
DPはチャージポンプ回路64に入力し、このチャージ
ポンプ回路64の出力は低域r波器65に入力し、この
低域r波器65の出力はレベル変換回路66に入力する
。このレベル変換回路66は、入力レベルに応じて第1
の出力ps、g2の出力NSの電位を制御するものであ
シ、この2つの出力PS、NSは前記可変遅延回路61
の遅延量制御入力として与えられると共に、前記リトリ
ガブル・マルチバイブレータ部70の可変遅延回路75
の遅延量制御入力として与えられる。
、その比較結果に応じて第1の出力cp−1出 たは第2のギカDPを制御する。この2つの出力CP、
DPはチャージポンプ回路64に入力し、このチャージ
ポンプ回路64の出力は低域r波器65に入力し、この
低域r波器65の出力はレベル変換回路66に入力する
。このレベル変換回路66は、入力レベルに応じて第1
の出力ps、g2の出力NSの電位を制御するものであ
シ、この2つの出力PS、NSは前記可変遅延回路61
の遅延量制御入力として与えられると共に、前記リトリ
ガブル・マルチバイブレータ部70の可変遅延回路75
の遅延量制御入力として与えられる。
なお、上記可変遅延回路61.75は、それぞれ例えば
第8図に示すような基本回路が所要数縦続接続されて構
成されている。即ち、入力信号は第1の0MO8)ラン
スファゲート81を介してノアゲート82の一方の入力
となシ、このノアゲート82の他方の入力としてセット
入力SETが入力し、このノアf−) 82の出力が第
2の0MO8)ランスファゲートIJ3およびインバー
タ84f:直列に介して出力する。上記CMO8)ラン
スファゲート81゜83は、それぞれPチャネルトラン
ジスタ、Nチャネルトランジスタが並列接続されてなシ
、それぞれのダートに対応して前記遅延量制御人力PS
。
第8図に示すような基本回路が所要数縦続接続されて構
成されている。即ち、入力信号は第1の0MO8)ラン
スファゲート81を介してノアゲート82の一方の入力
となシ、このノアゲート82の他方の入力としてセット
入力SETが入力し、このノアf−) 82の出力が第
2の0MO8)ランスファゲートIJ3およびインバー
タ84f:直列に介して出力する。上記CMO8)ラン
スファゲート81゜83は、それぞれPチャネルトラン
ジスタ、Nチャネルトランジスタが並列接続されてなシ
、それぞれのダートに対応して前記遅延量制御人力PS
。
NSが与えられる。したがって、遅延量制御入力PS、
NSに応じて0MO8)ランスファゲート81゜83の
抵抗分が変化し、遅延量が変化することになる。
NSに応じて0MO8)ランスファゲート81゜83の
抵抗分が変化し、遅延量が変化することになる。
また、前記リトリガブル・マルチバイブレータ部70の
第1の遅延回路73も、上記第8図の基本回路が所要数
縦続接続されて構成されておシ、0MO8)ランスファ
ゲート81.83の制御入力レベルが固定されておシ、
セット入力SETとして固定レベル(たとえば低レベル
)が与えられることによってセット機能を持たなくなっ
ている。
第1の遅延回路73も、上記第8図の基本回路が所要数
縦続接続されて構成されておシ、0MO8)ランスファ
ゲート81.83の制御入力レベルが固定されておシ、
セット入力SETとして固定レベル(たとえば低レベル
)が与えられることによってセット機能を持たなくなっ
ている。
第9図は前記位相比較器62、チャージポンプ回路64
の一例を示しておシ、Fyef入力は第1のD型フリッ
プフロップ91のクロック入力CKとなシ、第7図中の
インバータ63の出力NDFが第2のD型フリップフロ
ップ92のクロック入力CKとなる。上記両フリップフ
ロップ91.92の各出力Qはアンドダート93に入力
し、このアンドダート93の出力は上記両フリップフロ
ップ91.92のリセット人力Rとなる。そして、上記
第1のフリップフロップ91の出力Qはインバータ94
を介して第1の出力cpとなシ、前記第2のフリップフ
ロッグ92の出力Qは第2の出力DPとなる。
の一例を示しておシ、Fyef入力は第1のD型フリッ
プフロップ91のクロック入力CKとなシ、第7図中の
インバータ63の出力NDFが第2のD型フリップフロ
ップ92のクロック入力CKとなる。上記両フリップフ
ロップ91.92の各出力Qはアンドダート93に入力
し、このアンドダート93の出力は上記両フリップフロ
ップ91.92のリセット人力Rとなる。そして、上記
第1のフリップフロップ91の出力Qはインバータ94
を介して第1の出力cpとなシ、前記第2のフリップフ
ロッグ92の出力Qは第2の出力DPとなる。
前記チャージポンプ回路64は、電源電圧VCC端と接
地端との間にPチャネルトランジスタ95とNチャネル
トランジスタ96とが直列に接続されてなシ、上記両ト
ランジスタ95.96のダートに対応して前記位相比較
器62の出力CP、DPが入力する。
地端との間にPチャネルトランジスタ95とNチャネル
トランジスタ96とが直列に接続されてなシ、上記両ト
ランジスタ95.96のダートに対応して前記位相比較
器62の出力CP、DPが入力する。
また、前記低域f波器65は、たとえば第10図に示す
ように抵抗101,102および容量103が接続され
ている。
ように抵抗101,102および容量103が接続され
ている。
また、前記レベル交換回路66は、たとえば第11図に
示すように、前記低域r波器からのvcnt入力″入力
−)に入力するNチャネルトランジスタ111と、この
トランジスタの負荷となるダート・ドレイン相互が接続
されたPチャ・ネルトランジスタ112と、上記両トラ
ンジスタのドレイン相互接続点にf−)が接続されたP
チャネルトランジスタ113と、このトランジスタの負
荷となるダート・ドレイン相互が接続され九Nチャネル
トランジスタ114とからなシ、上記Nチャネルトラン
ジスタ111,112の各ドレインから対応して第1の
出力PS、第2の出力NSが出力する。
示すように、前記低域r波器からのvcnt入力″入力
−)に入力するNチャネルトランジスタ111と、この
トランジスタの負荷となるダート・ドレイン相互が接続
されたPチャ・ネルトランジスタ112と、上記両トラ
ンジスタのドレイン相互接続点にf−)が接続されたP
チャネルトランジスタ113と、このトランジスタの負
荷となるダート・ドレイン相互が接続され九Nチャネル
トランジスタ114とからなシ、上記Nチャネルトラン
ジスタ111,112の各ドレインから対応して第1の
出力PS、第2の出力NSが出力する。
次に、前記第7図のPLL部60の動作について説明す
る。いま、第12図に示すように、可変遅延回路61の
遅延時間(正確にはインバータ63の遅延時間も含む)
がT/2 (TはFref入力の周期)より小さいとき
には、位相比較器62の第1の出力CPは一定の高(H
)レベル、第2の出力DPは遅延時間が短かい分だけ高
レベルになってディスチャージパルスを発生し、チャー
ジポンプ回路64はディスチャージし、低域f波器65
の出力Ventの電圧が下がる。ここで、V□fはある
一定電位(たとえば電源電位vceの1/2)にあると
すれば、レベル交換回路66の第1の出力psの電位が
上がシ、第2の出力NSの電位が下がる。これにより、
可変遅延回路61の遅延時間が大きくなる。
る。いま、第12図に示すように、可変遅延回路61の
遅延時間(正確にはインバータ63の遅延時間も含む)
がT/2 (TはFref入力の周期)より小さいとき
には、位相比較器62の第1の出力CPは一定の高(H
)レベル、第2の出力DPは遅延時間が短かい分だけ高
レベルになってディスチャージパルスを発生し、チャー
ジポンプ回路64はディスチャージし、低域f波器65
の出力Ventの電圧が下がる。ここで、V□fはある
一定電位(たとえば電源電位vceの1/2)にあると
すれば、レベル交換回路66の第1の出力psの電位が
上がシ、第2の出力NSの電位が下がる。これにより、
可変遅延回路61の遅延時間が大きくなる。
上記とは逆に、第13図に示すように、可変遅延回路6
1の遅延時間が前記T/2よシ大きいときには、位相比
較器62の第2の出力DPは一定の低(L)レベル、第
1の出力cpは遅延時間が長い分だけ低レベルになって
チャージパルスを発生し、チャージポンプ回路64はチ
ャージアップし、低域P波器65の出力vcntの電位
が上がる。これにより、レベル変換回路66の第1の出
力PSの電位が下がシ、第2の出力NSの電位が上がり
、可変遅延回路61の遅延時間が小さくなる。
1の遅延時間が前記T/2よシ大きいときには、位相比
較器62の第2の出力DPは一定の低(L)レベル、第
1の出力cpは遅延時間が長い分だけ低レベルになって
チャージパルスを発生し、チャージポンプ回路64はチ
ャージアップし、低域P波器65の出力vcntの電位
が上がる。これにより、レベル変換回路66の第1の出
力PSの電位が下がシ、第2の出力NSの電位が上がり
、可変遅延回路61の遅延時間が小さくなる。
そして、第14図に示すように、可変遅延回路61の遅
延時間が前記V2に等しくなってPLLループが同期状
態にあるときには、位相比較器62の両川力CP 、D
Pとも一定レベルであってディスチャージ用、チャージ
用パルスヲ発生せス、しペル変換回路66の両出力Pg
、NSとも一定レベルになシ、可変遅延回路61の遅延
量は一定のままでちる。したがって、上記可変遅延回路
61の遅延時間は非常に正確に制御されることになる。
延時間が前記V2に等しくなってPLLループが同期状
態にあるときには、位相比較器62の両川力CP 、D
Pとも一定レベルであってディスチャージ用、チャージ
用パルスヲ発生せス、しペル変換回路66の両出力Pg
、NSとも一定レベルになシ、可変遅延回路61の遅延
量は一定のままでちる。したがって、上記可変遅延回路
61の遅延時間は非常に正確に制御されることになる。
上記したようなPLL部6Qは、Fr@f入力の周期を
変えることで可変遅延回路61,73.75の遅延時間
を変えることができ、リトリガブル・マルチバイブレー
タ部70の出力パルス幅T’vを変えることが可能にな
っている。たとえば前記第8図に示した基本回路をリト
リガブル・マルチバイブレータ部70の第1の可変遅延
回路73と第2の可変遅延回路75と合せて16段、
PLL部60の可変遅延回路61を8段用い、Fref
入力を2 MHzよシ制御すれば、マルチバイブレータ
部70のパルス幅T−131,3X 16= 500n
sとなる。また、上記F工f入力をI MHzとすれば
、1段当シの遅延時間が約62.5ns、Tyは1μm
になる。なお、Fref入力は図示しない水晶発振器の
クロック出力を分周して与えるものとすれば、この分局
数を変える(たとえばデジタル制御人力によシ分周段の
分周数を変える)ことによシ前記TVを変えることが可
能になる。
変えることで可変遅延回路61,73.75の遅延時間
を変えることができ、リトリガブル・マルチバイブレー
タ部70の出力パルス幅T’vを変えることが可能にな
っている。たとえば前記第8図に示した基本回路をリト
リガブル・マルチバイブレータ部70の第1の可変遅延
回路73と第2の可変遅延回路75と合せて16段、
PLL部60の可変遅延回路61を8段用い、Fref
入力を2 MHzよシ制御すれば、マルチバイブレータ
部70のパルス幅T−131,3X 16= 500n
sとなる。また、上記F工f入力をI MHzとすれば
、1段当シの遅延時間が約62.5ns、Tyは1μm
になる。なお、Fref入力は図示しない水晶発振器の
クロック出力を分周して与えるものとすれば、この分局
数を変える(たとえばデジタル制御人力によシ分周段の
分周数を変える)ことによシ前記TVを変えることが可
能になる。
なお、上記第7図の回路は、ノぐイブレータ部70の遅
延回路とPLL部60の遅延回路として、同じ定数を持
つ基本の遅延回路を用いたので設計が容易であるが、必
らずしも同じ定数の遅延回路を用いる必要はない。また
、上記実施例では、バイブレータ部70の第2の遅延回
路を可変遅延回路としたが、これに限らず、第1の遅延
回路および第2の遅延回路の少なくとも一方を可変遅延
回路としてもよい。
延回路とPLL部60の遅延回路として、同じ定数を持
つ基本の遅延回路を用いたので設計が容易であるが、必
らずしも同じ定数の遅延回路を用いる必要はない。また
、上記実施例では、バイブレータ部70の第2の遅延回
路を可変遅延回路としたが、これに限らず、第1の遅延
回路および第2の遅延回路の少なくとも一方を可変遅延
回路としてもよい。
[発明の効果]
上述したように本発明のリトリガブル・マルチバイブレ
ータによれば、出力・臂ルス幅は内部の遅延回路の遅延
時間によシ決tシ、集積回路に出カッ4ルス幅決定用の
容量や抵抗の外付けを必要としないので、プリント回路
基板上への実装が容易Kfiシ、実装面積が少なくて済
む。また、本発明のリトリガブル・マルチバイブレータ
は、従来例に比べて電圧比較器が不要になりておシ、主
要な構成要素はフリッゾフロッデ回路、遅延回路、遅延
回路制御(セットまたはリセット)用論理回路であシ、
構成素子数が少なく1回路設計が容易である。また、前
記遅延時間を正確に設定または制御することによって出
力パルス幅を高精度に調整することができる。
ータによれば、出力・臂ルス幅は内部の遅延回路の遅延
時間によシ決tシ、集積回路に出カッ4ルス幅決定用の
容量や抵抗の外付けを必要としないので、プリント回路
基板上への実装が容易Kfiシ、実装面積が少なくて済
む。また、本発明のリトリガブル・マルチバイブレータ
は、従来例に比べて電圧比較器が不要になりておシ、主
要な構成要素はフリッゾフロッデ回路、遅延回路、遅延
回路制御(セットまたはリセット)用論理回路であシ、
構成素子数が少なく1回路設計が容易である。また、前
記遅延時間を正確に設定または制御することによって出
力パルス幅を高精度に調整することができる。
第1図は本発明のリトリガブル・マルチバイブレータの
一実施例を示すブロック図、第2図は第1図中の遅延回
路の1段分の一具体例を示す回路図、第3図は第1図の
動作例を示すタイミング図、第4図および第6図ならび
に第7図はそれぞれ本発明の他の実施例を示すブロック
図、第5図は第4図の回路の動作例を示すタイミング図
、第8図は第7図中の遅延回路の1段分の一具体例を示
す回路図、第9図は第7図中の位相比較器およびチャー
ジポンプ回路の一具体例を示す回路図、第10図は第7
図中の低域r波器の一具体例を示す回路図、第11図は
第7図中のレベル変換回路の一具体例を示す回路図、第
12図乃至第14図は第7図中のPLL部の動作例を示
すタイミング図、第15図は従来のリトリガブル・マル
チバイブレータを示す構成説明図、第16図は第15図
のマルチバイブレータの動作波形を示すタイミング図で
ある。 2.70・・・フリップフロッグ回銘、42.52・・
・セット優先型フリップフロップ回路、3.43゜53
.73・・・第1の遅延回路、5,45,55゜75・
・・第2の遅延回路、6,46・・・アンド回路、7.
47・・・遅延回路部、60・・・PLL部、61・・
・可変遅延回路、62・−位相比較器、64・・・チャ
ージポンプ回路、65・・・低域f波器、66・・・レ
ベル変換回路。 出願人代理人 弁理士 鈴 江 武 彦CI Ic
I 第4図 第5図 PS SET 第10図 第11図 第12図 第13図
一実施例を示すブロック図、第2図は第1図中の遅延回
路の1段分の一具体例を示す回路図、第3図は第1図の
動作例を示すタイミング図、第4図および第6図ならび
に第7図はそれぞれ本発明の他の実施例を示すブロック
図、第5図は第4図の回路の動作例を示すタイミング図
、第8図は第7図中の遅延回路の1段分の一具体例を示
す回路図、第9図は第7図中の位相比較器およびチャー
ジポンプ回路の一具体例を示す回路図、第10図は第7
図中の低域r波器の一具体例を示す回路図、第11図は
第7図中のレベル変換回路の一具体例を示す回路図、第
12図乃至第14図は第7図中のPLL部の動作例を示
すタイミング図、第15図は従来のリトリガブル・マル
チバイブレータを示す構成説明図、第16図は第15図
のマルチバイブレータの動作波形を示すタイミング図で
ある。 2.70・・・フリップフロッグ回銘、42.52・・
・セット優先型フリップフロップ回路、3.43゜53
.73・・・第1の遅延回路、5,45,55゜75・
・・第2の遅延回路、6,46・・・アンド回路、7.
47・・・遅延回路部、60・・・PLL部、61・・
・可変遅延回路、62・−位相比較器、64・・・チャ
ージポンプ回路、65・・・低域f波器、66・・・レ
ベル変換回路。 出願人代理人 弁理士 鈴 江 武 彦CI Ic
I 第4図 第5図 PS SET 第10図 第11図 第12図 第13図
Claims (5)
- (1)入力信号を所定時間遅延させる第1の遅延回路と
、この第1の遅延回路の出力が入力し、セット機能また
はリセット機能を有する第2の遅延回路と、前記入力信
号および上記第2の遅延回路の出力信号に応じてセット
またはリセットされるフリップフロップ回路と、ある設
定時間内に前記入力信号が再び入力した場合を検出して
前記第2の遅延回路をセットまたはリセットする制御回
路とを具備してなることを特徴とするリトリガブル・マ
ルチバイブレータ。 - (2)前記第1の遅延回路および第2の遅延回路の少な
くとも一方が可変遅延回路であることを特徴とする前記
特許請求の範囲第1項記載のリトリガブル・マルチバイ
ブレータ。 - (3)前記可変遅延回路は、基準周波数入力に位相同期
するループ内の低域濾波器の出力によって上記ループ内
の可変遅延回路と同様に遅延量が制御されることを特徴
とする前記特許請求の範囲第1項または第2項記載のリ
トリガブル・マルチバイブレータ。 - (4)前記フリップフロップ回路はセット優先型のセッ
トリセット型フリップフロップ回路であることを特徴と
する前記特許請求の範囲第1項記載のリトリガブル・マ
ルチバイブレータ。 - (5)電源電圧投入時に発生するクリア信号が入力し、
このクリア信号によって初期化を行うようにしてなるこ
とを特徴とする前記特許請求の範囲第1項または第4項
記載のリトリガブル・マルチバイブレータ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62302698A JPH01144719A (ja) | 1987-11-30 | 1987-11-30 | リトリガブル・マルチバイブレータ |
DE8888119901T DE3878180T2 (de) | 1987-11-30 | 1988-11-29 | Nachtriggerbarer multivibrator. |
EP88119901A EP0318929B1 (en) | 1987-11-30 | 1988-11-29 | Retriggerable multivibrator |
KR1019880015751A KR910008514B1 (ko) | 1987-11-30 | 1988-11-29 | 재기동가능한 멀티바이브레이터 |
US07/277,112 US4994687A (en) | 1987-11-30 | 1988-11-29 | Retriggerable multivibrator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62302698A JPH01144719A (ja) | 1987-11-30 | 1987-11-30 | リトリガブル・マルチバイブレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01144719A true JPH01144719A (ja) | 1989-06-07 |
JPH0511805B2 JPH0511805B2 (ja) | 1993-02-16 |
Family
ID=17912114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62302698A Granted JPH01144719A (ja) | 1987-11-30 | 1987-11-30 | リトリガブル・マルチバイブレータ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4994687A (ja) |
EP (1) | EP0318929B1 (ja) |
JP (1) | JPH01144719A (ja) |
KR (1) | KR910008514B1 (ja) |
DE (1) | DE3878180T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012244389A (ja) * | 2011-05-19 | 2012-12-10 | New Japan Radio Co Ltd | グリッジ処理回路 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5059818A (en) * | 1990-06-01 | 1991-10-22 | Advanced Micro Devices, Inc. | Self-regulating clock generator |
US5124573A (en) * | 1990-12-20 | 1992-06-23 | International Business Machines | Adjustable clock chopper/expander circuit |
US5179303A (en) * | 1991-10-24 | 1993-01-12 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
KR940005785B1 (ko) * | 1991-12-31 | 1994-06-23 | 현대전자산업 주식회사 | 어드레스 전이 검출회로 |
US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
US5331208A (en) * | 1992-08-03 | 1994-07-19 | Nvision, Inc. | Non-retriggerable one-shot circuit |
US5298799A (en) * | 1992-12-31 | 1994-03-29 | International Business Machines Corporation | Single-shot circuit with fast reset |
US5430399A (en) * | 1993-04-19 | 1995-07-04 | Sun Microsystems, Inc. | Reset logic circuit and method |
US5422585A (en) * | 1993-09-24 | 1995-06-06 | Fan Chiangi; Yung F. | Apparatus for generating an output signal of a desired pulse width |
JPH07202649A (ja) * | 1993-12-27 | 1995-08-04 | Toshiba Corp | 逓倍回路 |
US5467037A (en) * | 1994-11-21 | 1995-11-14 | International Business Machines Corporation | Reset generation circuit to reset self resetting CMOS circuits |
JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
JP3903588B2 (ja) * | 1997-07-31 | 2007-04-11 | ソニー株式会社 | 信号変化検出回路 |
US5986488A (en) * | 1997-10-21 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for fast reset of a one-shot circuit |
US5929684A (en) * | 1998-03-06 | 1999-07-27 | Siemens Aktiengesellschaft | Feedback pulse generators |
US20050195985A1 (en) * | 1999-10-29 | 2005-09-08 | American Technology Corporation | Focused parametric array |
JP2002370360A (ja) * | 2001-06-15 | 2002-12-24 | Canon Inc | 記録ヘッド、その記録ヘッドを有するヘッドカートリッジ、その記録ヘッドを用いた記録装置、及び、記録ヘッド素子基板 |
EP1632104A2 (en) * | 2003-06-09 | 2006-03-08 | American Technology Corporation | System and method for delivering audio-visual content along a customer waiting line |
US7319355B2 (en) * | 2006-01-03 | 2008-01-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pulse generator |
US7995778B2 (en) * | 2006-08-04 | 2011-08-09 | Bose Corporation | Acoustic transducer array signal processing |
US8130535B2 (en) * | 2009-09-01 | 2012-03-06 | Qualcomm Incorporated | Flexible word-line pulsing for STT-MRAM |
US9147620B2 (en) * | 2012-03-28 | 2015-09-29 | Teradyne, Inc. | Edge triggered calibration |
CN104658508B (zh) * | 2015-03-24 | 2017-06-09 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路及显示装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3735270A (en) * | 1972-03-20 | 1973-05-22 | Us Navy | Delayed pulse generator |
US3950654A (en) * | 1974-11-14 | 1976-04-13 | American Microsystems, Inc. | Power-on initializing circuit for a calculator system |
US3999085A (en) * | 1975-07-14 | 1976-12-21 | Stromberg-Carlson Corporation | Noise rejection circuit |
JPS5698931A (en) * | 1980-01-10 | 1981-08-08 | Mitsubishi Electric Corp | Retrigger monostable multivibrator |
JPS581305A (ja) * | 1981-06-27 | 1983-01-06 | Nippon Telegr & Teleph Corp <Ntt> | 円偏波共用オフセツト形アンテナ |
JPS5814622A (ja) * | 1981-07-20 | 1983-01-27 | Advantest Corp | 遅延回路 |
JPS5940834A (ja) * | 1982-08-28 | 1984-03-06 | 株式会社東芝 | パルスx線診断装置 |
JPS59118135A (ja) * | 1982-12-27 | 1984-07-07 | 株式会社東芝 | X線診断装置 |
DE3324711C2 (de) * | 1983-07-08 | 1986-07-24 | Hewlett-Packard GmbH, 7030 Böblingen | Impulsgenerator |
US4741006A (en) * | 1984-07-12 | 1988-04-26 | Kabushiki Kaisha Toshiba | Up/down counter device with reduced number of discrete circuit elements |
US4623846A (en) * | 1985-02-14 | 1986-11-18 | Motorola, Inc. | Constant duty cycle, frequency programmable clock generator |
JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
US4710653A (en) * | 1986-07-03 | 1987-12-01 | Grumman Aerospace Corporation | Edge detector circuit and oscillator using same |
US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
US4760472A (en) * | 1987-02-06 | 1988-07-26 | Magnetic Peripherals Inc. | Dual channel readback recovery system |
-
1987
- 1987-11-30 JP JP62302698A patent/JPH01144719A/ja active Granted
-
1988
- 1988-11-29 DE DE8888119901T patent/DE3878180T2/de not_active Expired - Lifetime
- 1988-11-29 US US07/277,112 patent/US4994687A/en not_active Expired - Fee Related
- 1988-11-29 KR KR1019880015751A patent/KR910008514B1/ko not_active IP Right Cessation
- 1988-11-29 EP EP88119901A patent/EP0318929B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012244389A (ja) * | 2011-05-19 | 2012-12-10 | New Japan Radio Co Ltd | グリッジ処理回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0318929A3 (en) | 1990-06-27 |
KR890009083A (ko) | 1989-07-15 |
DE3878180D1 (de) | 1993-03-18 |
EP0318929B1 (en) | 1993-02-03 |
JPH0511805B2 (ja) | 1993-02-16 |
KR910008514B1 (ko) | 1991-10-18 |
EP0318929A2 (en) | 1989-06-07 |
DE3878180T2 (de) | 1993-05-27 |
US4994687A (en) | 1991-02-19 |
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