JPH01144719A - リトリガブル・マルチバイブレータ - Google Patents

リトリガブル・マルチバイブレータ

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JPH01144719A
JPH01144719A JP62302698A JP30269887A JPH01144719A JP H01144719 A JPH01144719 A JP H01144719A JP 62302698 A JP62302698 A JP 62302698A JP 30269887 A JP30269887 A JP 30269887A JP H01144719 A JPH01144719 A JP H01144719A
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delay
delay circuit
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Shinji Fujii
真二 藤井
Ikuo Tsuchiya
土屋　郁男
Kazuhiko Kasai
和彦 笠井
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Toshiba Electronic Device Solutions Corp
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Toshiba Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/033—Monostable circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体集積回路化された単安定回路、特にリ
トリガブル・マルチバイブレータ（再起動可能な単安定
回路）に関する。
（従来の技術） この種の従来のリトリガブル・マルチバイブレータとし
て、たとえば東芝製型名ＴＣ７４ＨＣ４５３８Ｐ／Ｆが
あシ、その構成を第１５図に示し、その動作波形を第１
６図に示している。ここで、ＣおよびＲは集積回路に外
付は接続された容量および抵抗である。トリガ入力とし
ては、立上シエッジで起動する入力Ａと、立下シエッジ
で起動する入力Ｉとがあり、出力としては相補的なＱ、
Ｑがある。
いま、入力Ａ、出力Ｑに着目するものとし、入力Ｉが高
レベル”Ｈ”、入力ｒ下が高レベルのときに入力Ａが立
ち上がると出力Ｑは高レベルになる。
すると、ノードＴ２に接続されている内部スイッチがオ
ンになるように制御され、これまで電源電圧ｖｃｃレベ
ルに保たれていたノードＴ２の電位が低下する（容量Ｃ
の電荷が放電する）。このノードＴ２の電位が低レベル
側基準入力電位Ｖｒ＠ｆ（Ｌ）に達したとき、前記内部
スイッチがオフになるように制御され、今度は電源電圧
ｖｅｃノードから抵抗Ｒおよび容量Ｃの回路に充電電流
が流れ、この回路の時定数によシ前記ノードＴ２の電位
が上昇′する。この電位が高レベル側基準入力電位Ｖｒ
ｅ＠に達したとき、出力Ｑは低レベルに反転する。つま
シ、出力Ｑは一定幅ＴＶのノ４ルスが出力し、このパル
ス幅Ｔｗは外付けの容量Ｃと抵抗Ｒとによシ決定される
ことになる。
上記したように出力Ｑが高レベルの状態（低レベルに反
転する前）の期間に再度入力Ａが立ち上がると、この再
入力の時点でノードＴ２が再び充電されるように内部ス
イッチが制御され、出力Ｑのノ母ルス幅ＴＶは１度目の
入力Ａから２度目の入力Ａまでの時間ｔ、だけ延長され
ることになる。２度目の入力人によりてその前の１度目
の入力Ａが無視され、再入力の時点から出力Ｑの高レベ
ルが前記ＴＶの期間だけ続く。したがって、このＴ、期
間よシ短かい間隔で入力Ａが連続して入力されると、出
力Ｑは高レベルを保つことになる。
しかし、上記した従来のリトリガブル・マルチバイブレ
ータは、集積回路に外付けされる容量Ｃおよび抵抗Ｒに
よシ出力パルス幅ＴＶを調整することができるという汎
用性はあるものの、印刷回路基板上に実装する際に部品
数が多いので実装面積が大きくなシ、工程数が多くなる
々どの問題があった。また、上記リトリガブル・マルチ
パイプレーク自体も、前記したようにノードＴ２の電圧
をｖｒ８ｆ（Ｌ）またはＶ、。ｒ（Ｈ）と比較するため
の２つの電圧比較器を必要とするので、構成素子数が多
く、回路設計が困難であった。
（発明が解決しようとする問題点） 本発明は、上記したように集積回路の外付は部品を必要
とし、回路構成の素子数も多いことに伴う問題点を解決
すべくなされたもので、外付は部品が不要になシ、実装
面積が小さくて済み、構成素子数も少なく、出力パルス
幅を高精度で調整し得るリトリガブル・マルチバイブレ
ータを提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のリトリガブル・マルチバイブレータは、入力信
号を所定時間遅延させる第１の遅延回路と、この第１の
遅延回路の出力が入力し、セット機能またはリセット機
能を有する第２の遅延回路と、前記入力信号および上記
第２の遅延回路の出力信号に応じてセットまたはリセッ
トするフリップフロップ回路と、ある設定時間内に前記
入力信号が再び入力した場合を検出して前記第２の遅延
回路をセットまたはリセットする制御回路とを具備して
々ることを特徴とする。
（作用） 入力信号の例えば立下シエッジによシフリップフロップ
回路がセットされる。上記入力信号が第１の遅延回路お
よび第２の遅延回路を経たときに７リツプフロツゾ回路
がリセットされる。したがって、上記両遅延回路の遅延
時間に等しい出力パルス幅ＴＶが得られる。
なお、最初の入力信号によシフリップフロップ回、路が
セットされている期間内に再び入力信号が入力すると、
この２度目の入力信号の検出によって第２の遅延回路が
セットまたはリセットされ、フリップフロップ回路に入
力する予定のリセット入力が消失してしまう。そして、
上記２度目の入力信号に対する両遅延回路の遅延時間後
に上記リセット入力が発生することになり、前記出力ノ
クルス幅が長くなる。したがりて、前記出力ノクルス幅
−よシも短かｈ間隔で入力信号が連続して入力した場合
には、フリップフロッグ回路はセット状態を維持し続け
ることになる。
（実施例） 以下１図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は集積回路化されたリトリガブル・マルチパイツ
レータを示してお）、１は入力クロックで１を・４ルス
整形するノ４ルス整形回路であシ、その出力はセット、
リセット型（ＳＲ型）フリップフロップ回路２０セット
人力Ｓとして入力すると共に、第１の遅延回路３および
インバータ回路４に入力する。上記遅延回路３の出力は
、たとえばセット機能付きの第２の遅延回路５に入力し
、この遅延回路５の出力は前記フリップフロッグ回路２
のリセット人力Ｒとして入力する。このフリップフロッ
プ回路２のセット出力Ｑおよび前記インバータ回路４の
出力は二人力のアンド回路６に入力し、このアンド回路
６の出力は前記第２の遅延回路５のセット入力ＳＥＴと
して入力する。
前記第２の遅延回路５は、たとえば第２図に示すような
基本回路が所要数縦続接続されて構成されている。即ち
、前段からの入力とセット入力ＳＥＴとが二人力のノア
回路２ノに入力し、このノー′回路２１の出力端と接地
端との間に容量２２が接続され、上記出力端に抵抗２３
を介してインバータ回路２４が接続されている。なお、
前記第１の遅延回路３も、たとえば上記第２図と同檄な
基本回路が所要数縦続接続されて構成されているが、セ
ット入力ＳＥＴに代えて固定レベル（本例では低レベル
）が与えられている。
次に、上記第１図の回路の動作について第３図を参照し
ながら説明する。入力クロックＣＫはパルス整形回路１
によシ一定のＡ？ルス幅に整形される。この人力クロッ
クＣＫのパルス幅が適切であれば、上記／４′ルス整形
回路１は省略可能である。
先ず、入力クロック（または整形後のクロック。
以下同じ）はの・臂ルス間隔ｔｒｒが所定の出力パルス
＠Ｔｗよシ長い場合について説明する。入力クロックτ
１の立下シエッジによυフリップフロッグ回路２がセッ
トされて出力Ｑが高レベルになる。
一方、上記入力クロックＣＫが第１の遅延回路３および
第２の遅延回路５によシ一定時間遅れてフリップフロッ
グ回路２をリセットし、出力Ｑが低レベルになる。なお
、上記出力Ｑが高レベルの期間に入力クロックＣＫが低
レベルになると、インバータ回路４の出力が高レベルに
なシ、アンド回路６の出力が扁レベルになって第２の遅
延回路５をセットするが、このとき人力クロックＣＫが
第１の遅延回路３内を通過しているように、その遅延時
間を入力クロックＣＫのｉ４ルス幅より若干長くしてお
けば、この人力クロックＣＫが遅延回路部７内で消失す
ることはない。したがって、上記両遅延回路３，５の遅
延時間の合計に等しい・母ルス幅Ｔ、だけ出力Ｑが高レ
ベルになる。
次に、入力クロックＧＫが入力した後、上記ノ４ルス幅
Ｔｗの期間内に再び入力クロックＣＫが入力された場合
について説明する。この場合、二度目の入力クロックＣ
Ｋが入力したときにインバータ回路４の出力が高レベル
になると、フリップフロッグ回路２の出力Ｑは既に最初
の入力クロックＣＫによυ高レベルになっているのでア
ンド回路６の出力が高レベルにな）、第２の遅延回路５
をセットする。これＫよって、このとき第２の遅延回路
５内を通過している最初の入力クロックＣＫが消去し、
この最初の入力クロックＣＫの遅延による７リツｆ７０
ッグ回路２のリセットは行われなくなる。したがって、
前記二度目の入力クロックＣＫの入力時点から前記パル
ス幅Ｔｗの期間後に二度目の入力クロックＣＫの遅延に
よるフリップフロップ回路２のリセットが行われること
になる。
なお、最初の入力クロックＣＫが入力てれた後に、前記
ノ臂ルス幅Ｔｗよシ短かい間隔で入力クロックＣＫが連
続して入力し続けた場合には、上記したように第２の遅
延回路５内の入力クロックＣＫが消去され続け、フリッ
プフロッグ回路２はリセットされずにセット状態を維持
し続けることになる。
なお、前記パルス幅Ｔ、は、前記遅延回路３，５を構成
する前記基本回路の段数が所要数となるように、たとえ
ばマスタースライス方式によシ製造するとか、デジタル
制御方式により選択することで容易に変更することが可
能である。
また、前記フリップフロップ回路２にセット人力Ｓ（入
力クロックＣＫ）とリセット人力Ｒ（遅延した入力クロ
ックＣＫ）とが同時に入力したときに、フリップフロッ
プ回路２の出力Ｑ、Ｑにひげ状の雑音パルスが発生する
おそれがあシ、これを避けるためには、第４図に示すよ
うにセット優先型のセットリセット型フリップフロップ
回路４２を用いればよい。この第４図の回路は、入力ク
ロックＣＫの立上シエッジに応動するように構成されて
おシ、４１はパルス整形回路、４３は第１の遅延回路、
４５はリセット可能な第２の遅延回路、４６は再入力ク
ロック検出用のアンド回路、４７は遅延回路部である。
上記第４図の回路における各部の動作タイミングの一例
を第５図に示している。
また、上記各実施例の回路では、集積回路に電源電圧が
投入されたときに発生する雑音入力が遅延回路部７，４
２内を通ることによって雑音出力が発生するおそれがち
シ、これを避けるためには、第６図に示すように電源投
入時に発生させたクリア信号ＣＬＨによって各部回路を
初期化するようにすればよい。この第６図の回路は、前
記第４図の回路に比べて、パルス整形回路５１ｓ　Ｍｌ
の遅延回路５３にリセット機能を持たせると共にフリッ
プフロップ回路５２にクリア機能を持たせてクリア信号
ＣＬＲを入力し、このクリア信号ＣＬＲと再入力クロッ
ク検出回路の出力とを第２の遅延回路５５のリセット人
力ＲＥＳＥＴとして入力するようにした点が異なる。こ
こで、再入力クロック検出回路として第１のナンド回路
５６が用いられておシ、クリア信号ＣＬＲをインバータ
回路５４で反転させた信号と上記第１のカフ１回路５６
の出力とを第２のナンド回路５８に入力し、このナンド
回路５８の出力を上記リセット人力ＲＥＳＥＴとしてい
る。
また、上記各実施例は、通常入力時の出力パルス幅ＴＷ
を遅延回路の遅延時間を変えることによシ調整可能であ
りたが、さらには第７図に示すように、第２の遅延回路
としてセット機能付きの可変遅延回路７５を用いること
によシ、基準周波数Ｆｒｅｌｆ入力の周波数（あるいは
周期）を変えることによって出力パルス幅Ｔ、を調整す
ることが可能になる。即ち、第７図の回路において、リ
トリガブル・マルチ）４イブレ一タ部７０は、第１図を
参照して前述したリトリガブル・マルチバイブレータの
第２の遅延回路５を可変遅延回路７５に変更したもので
あシ、６０は上記可変遅延時間７５の遅延時間を高精度
に制御するための位相同期ループ（Ｐｈａｓｅ　Ｌｏｃ
ｋｅｄ　Ｌｏｏｐ；以下ＰＬＬと略記する）部である。
このＰＬＬ部６０は、基準周波数Ｆｒｅｆの信号が入力
し、ループ内部の可変遅延回路６１の遅延時間が一定（
たとえば上記Ｆｒｅｆの周期Ｔの１／２）になるように
帰還制御を行うものである。即ち、上記Ｆ、。ｆ入力は
、上記可変遅延回路６１に入力すると共に位相比較器６
２の一方の入力となる。この可変遅延回路６１の出力Ｄ
Ｆはインバータ６３を介して上記位相比較器６２の他方
の入力となる。
この位相比較器６２は、２つの入力の位相関係を比較し
、その比較結果に応じて第１の出力ｃｐ−１出 たは第２のギカＤＰを制御する。この２つの出力ＣＰ、
ＤＰはチャージポンプ回路６４に入力し、このチャージ
ポンプ回路６４の出力は低域ｒ波器６５に入力し、この
低域ｒ波器６５の出力はレベル変換回路６６に入力する
。このレベル変換回路６６は、入力レベルに応じて第１
の出力ｐｓ、ｇ２の出力ＮＳの電位を制御するものであ
シ、この２つの出力ＰＳ、ＮＳは前記可変遅延回路６１
の遅延量制御入力として与えられると共に、前記リトリ
ガブル・マルチバイブレータ部７０の可変遅延回路７５
の遅延量制御入力として与えられる。
なお、上記可変遅延回路６１．７５は、それぞれ例えば
第８図に示すような基本回路が所要数縦続接続されて構
成されている。即ち、入力信号は第１の０ＭＯ８）ラン
スファゲート８１を介してノアゲート８２の一方の入力
となシ、このノアゲート８２の他方の入力としてセット
入力ＳＥＴが入力し、このノアｆ−）　８２の出力が第
２の０ＭＯ８）ランスファゲートＩＪ３およびインバー
タ８４ｆ：直列に介して出力する。上記ＣＭＯ８）ラン
スファゲート８１゜８３は、それぞれＰチャネルトラン
ジスタ、Ｎチャネルトランジスタが並列接続されてなシ
、それぞれのダートに対応して前記遅延量制御人力ＰＳ
。
ＮＳが与えられる。したがって、遅延量制御入力ＰＳ、
ＮＳに応じて０ＭＯ８）ランスファゲート８１゜８３の
抵抗分が変化し、遅延量が変化することになる。
また、前記リトリガブル・マルチバイブレータ部７０の
第１の遅延回路７３も、上記第８図の基本回路が所要数
縦続接続されて構成されておシ、０ＭＯ８）ランスファ
ゲート８１．８３の制御入力レベルが固定されておシ、
セット入力ＳＥＴとして固定レベル（たとえば低レベル
）が与えられることによってセット機能を持たなくなっ
ている。
第９図は前記位相比較器６２、チャージポンプ回路６４
の一例を示しておシ、Ｆｙｅｆ入力は第１のＤ型フリッ
プフロップ９１のクロック入力ＣＫとなシ、第７図中の
インバータ６３の出力ＮＤＦが第２のＤ型フリップフロ
ップ９２のクロック入力ＣＫとなる。上記両フリップフ
ロップ９１．９２の各出力Ｑはアンドダート９３に入力
し、このアンドダート９３の出力は上記両フリップフロ
ップ９１．９２のリセット人力Ｒとなる。そして、上記
第１のフリップフロップ９１の出力Ｑはインバータ９４
を介して第１の出力ｃｐとなシ、前記第２のフリップフ
ロッグ９２の出力Ｑは第２の出力ＤＰとなる。
前記チャージポンプ回路６４は、電源電圧ＶＣＣ端と接
地端との間にＰチャネルトランジスタ９５とＮチャネル
トランジスタ９６とが直列に接続されてなシ、上記両ト
ランジスタ９５．９６のダートに対応して前記位相比較
器６２の出力ＣＰ、ＤＰが入力する。
また、前記低域ｆ波器６５は、たとえば第１０図に示す
ように抵抗１０１，１０２および容量１０３が接続され
ている。
また、前記レベル交換回路６６は、たとえば第１１図に
示すように、前記低域ｒ波器からのｖｃｎｔ入力″入力
−）に入力するＮチャネルトランジスタ１１１と、この
トランジスタの負荷となるダート・ドレイン相互が接続
されたＰチャ・ネルトランジスタ１１２と、上記両トラ
ンジスタのドレイン相互接続点にｆ−）が接続されたＰ
チャネルトランジスタ１１３と、このトランジスタの負
荷となるダート・ドレイン相互が接続され九Ｎチャネル
トランジスタ１１４とからなシ、上記Ｎチャネルトラン
ジスタ１１１，１１２の各ドレインから対応して第１の
出力ＰＳ、第２の出力ＮＳが出力する。
次に、前記第７図のＰＬＬ部６０の動作について説明す
る。いま、第１２図に示すように、可変遅延回路６１の
遅延時間（正確にはインバータ６３の遅延時間も含む）
がＴ／２　（ＴはＦｒｅｆ入力の周期）より小さいとき
には、位相比較器６２の第１の出力ＣＰは一定の高（Ｈ
）レベル、第２の出力ＤＰは遅延時間が短かい分だけ高
レベルになってディスチャージパルスを発生し、チャー
ジポンプ回路６４はディスチャージし、低域ｆ波器６５
の出力Ｖｅｎｔの電圧が下がる。ここで、Ｖ□ｆはある
一定電位（たとえば電源電位ｖｃｅの１／２）にあると
すれば、レベル交換回路６６の第１の出力ｐｓの電位が
上がシ、第２の出力ＮＳの電位が下がる。これにより、
可変遅延回路６１の遅延時間が大きくなる。
上記とは逆に、第１３図に示すように、可変遅延回路６
１の遅延時間が前記Ｔ／２よシ大きいときには、位相比
較器６２の第２の出力ＤＰは一定の低（Ｌ）レベル、第
１の出力ｃｐは遅延時間が長い分だけ低レベルになって
チャージパルスを発生し、チャージポンプ回路６４はチ
ャージアップし、低域Ｐ波器６５の出力ｖｃｎｔの電位
が上がる。これにより、レベル変換回路６６の第１の出
力ＰＳの電位が下がシ、第２の出力ＮＳの電位が上がり
、可変遅延回路６１の遅延時間が小さくなる。
そして、第１４図に示すように、可変遅延回路６１の遅
延時間が前記Ｖ２に等しくなってＰＬＬループが同期状
態にあるときには、位相比較器６２の両川力ＣＰ　、Ｄ
Ｐとも一定レベルであってディスチャージ用、チャージ
用パルスヲ発生せス、しペル変換回路６６の両出力Ｐｇ
、ＮＳとも一定レベルになシ、可変遅延回路６１の遅延
量は一定のままでちる。したがって、上記可変遅延回路
６１の遅延時間は非常に正確に制御されることになる。
上記したようなＰＬＬ部６Ｑは、Ｆｒ＠ｆ入力の周期を
変えることで可変遅延回路６１，７３．７５の遅延時間
を変えることができ、リトリガブル・マルチバイブレー
タ部７０の出力パルス幅Ｔ’ｖを変えることが可能にな
っている。たとえば前記第８図に示した基本回路をリト
リガブル・マルチバイブレータ部７０の第１の可変遅延
回路７３と第２の可変遅延回路７５と合せて１６段、　
ＰＬＬ部６０の可変遅延回路６１を８段用い、Ｆｒｅｆ
入力を２　ＭＨｚよシ制御すれば、マルチバイブレータ
部７０のパルス幅Ｔ−１３１，３Ｘ　１６＝　５００ｎ
ｓとなる。また、上記Ｆ工ｆ入力をＩ　ＭＨｚとすれば
、１段当シの遅延時間が約６２．５ｎｓ、Ｔｙは１μｍ
になる。なお、Ｆｒｅｆ入力は図示しない水晶発振器の
クロック出力を分周して与えるものとすれば、この分局
数を変える（たとえばデジタル制御人力によシ分周段の
分周数を変える）ことによシ前記ＴＶを変えることが可
能になる。
なお、上記第７図の回路は、ノぐイブレータ部７０の遅
延回路とＰＬＬ部６０の遅延回路として、同じ定数を持
つ基本の遅延回路を用いたので設計が容易であるが、必
らずしも同じ定数の遅延回路を用いる必要はない。また
、上記実施例では、バイブレータ部７０の第２の遅延回
路を可変遅延回路としたが、これに限らず、第１の遅延
回路および第２の遅延回路の少なくとも一方を可変遅延
回路としてもよい。
［発明の効果］ 上述したように本発明のリトリガブル・マルチバイブレ
ータによれば、出力・臂ルス幅は内部の遅延回路の遅延
時間によシ決ｔシ、集積回路に出カッ４ルス幅決定用の
容量や抵抗の外付けを必要としないので、プリント回路
基板上への実装が容易Ｋｆｉシ、実装面積が少なくて済
む。また、本発明のリトリガブル・マルチバイブレータ
は、従来例に比べて電圧比較器が不要になりておシ、主
要な構成要素はフリッゾフロッデ回路、遅延回路、遅延
回路制御（セットまたはリセット）用論理回路であシ、
構成素子数が少なく１回路設計が容易である。また、前
記遅延時間を正確に設定または制御することによって出
力パルス幅を高精度に調整することができる。
【図面の簡単な説明】
第１図は本発明のリトリガブル・マルチバイブレータの
一実施例を示すブロック図、第２図は第１図中の遅延回
路の１段分の一具体例を示す回路図、第３図は第１図の
動作例を示すタイミング図、第４図および第６図ならび
に第７図はそれぞれ本発明の他の実施例を示すブロック
図、第５図は第４図の回路の動作例を示すタイミング図
、第８図は第７図中の遅延回路の１段分の一具体例を示
す回路図、第９図は第７図中の位相比較器およびチャー
ジポンプ回路の一具体例を示す回路図、第１０図は第７
図中の低域ｒ波器の一具体例を示す回路図、第１１図は
第７図中のレベル変換回路の一具体例を示す回路図、第
１２図乃至第１４図は第７図中のＰＬＬ部の動作例を示
すタイミング図、第１５図は従来のリトリガブル・マル
チバイブレータを示す構成説明図、第１６図は第１５図
のマルチバイブレータの動作波形を示すタイミング図で
ある。 ２．７０・・・フリップフロッグ回銘、４２．５２・・
・セット優先型フリップフロップ回路、３．４３゜５３
．７３・・・第１の遅延回路、５，４５，５５゜７５・
・・第２の遅延回路、６，４６・・・アンド回路、７．
４７・・・遅延回路部、６０・・・ＰＬＬ部、６１・・
・可変遅延回路、６２・−位相比較器、６４・・・チャ
ージポンプ回路、６５・・・低域ｆ波器、６６・・・レ
ベル変換回路。 出願人代理人　　弁理士　鈴　江　武　彦ＣＩ　　Ｉｃ
Ｉ 第４図 第５図 ＰＳ　　ＳＥＴ 第１０図 第１１図 第１２図 第１３図

Claims (5)

    【特許請求の範囲】
  1. （１）入力信号を所定時間遅延させる第１の遅延回路と
    、この第１の遅延回路の出力が入力し、セット機能また
    はリセット機能を有する第２の遅延回路と、前記入力信
    号および上記第２の遅延回路の出力信号に応じてセット
    またはリセットされるフリップフロップ回路と、ある設
    定時間内に前記入力信号が再び入力した場合を検出して
    前記第２の遅延回路をセットまたはリセットする制御回
    路とを具備してなることを特徴とするリトリガブル・マ
    ルチバイブレータ。
  2. （２）前記第１の遅延回路および第２の遅延回路の少な
    くとも一方が可変遅延回路であることを特徴とする前記
    特許請求の範囲第１項記載のリトリガブル・マルチバイ
    ブレータ。
  3. （３）前記可変遅延回路は、基準周波数入力に位相同期
    するループ内の低域濾波器の出力によって上記ループ内
    の可変遅延回路と同様に遅延量が制御されることを特徴
    とする前記特許請求の範囲第１項または第２項記載のリ
    トリガブル・マルチバイブレータ。
  4. （４）前記フリップフロップ回路はセット優先型のセッ
    トリセット型フリップフロップ回路であることを特徴と
    する前記特許請求の範囲第１項記載のリトリガブル・マ
    ルチバイブレータ。
  5. （５）電源電圧投入時に発生するクリア信号が入力し、
    このクリア信号によって初期化を行うようにしてなるこ
    とを特徴とする前記特許請求の範囲第１項または第４項
    記載のリトリガブル・マルチバイブレータ。
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