JP3903588B2 - 信号変化検出回路 - Google Patents
信号変化検出回路 Download PDFInfo
- Publication number
- JP3903588B2 JP3903588B2 JP11377198A JP11377198A JP3903588B2 JP 3903588 B2 JP3903588 B2 JP 3903588B2 JP 11377198 A JP11377198 A JP 11377198A JP 11377198 A JP11377198 A JP 11377198A JP 3903588 B2 JP3903588 B2 JP 3903588B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- terminal
- level
- change detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、入力された信号の立ち上がりまたは立ち下がりの一方の信号の変化を検出して、所定のパルス幅を有するパルス信号を発生する信号変化検出回路に関するものである。
【０００２】
【従来の技術】
外部から入力された同期信号、例えば、クロック信号に同期して動作する集積回路において、その外部クロック信号に同期して、内部で一定の幅を持つパルスを生成することがある。一般的に、このような機能は単安定マルチバイブレータにより実現できる。単安定マルチバイブレータは、外部クロック信号の波形に依存せず、外部クロック信号のレベル変化のエッジ、例えば、立ち上がりエッジまたは立ち下がりエッジに同期して所望の幅を持つパルスを生成する。このように外部クロック信号に同期して、ＬＳＩ（集積回路）内部でパルスを生成し、それに応じてＬＳＩの内部動作を制御することによって、内部回路の動作の安定性が図れる。
【０００３】
外部クロック信号波形が変動する要因は、使用条件、装置の特性、ノイズなどによるものがある。例えば、ＬＳＩの使用条件に応じて、外部クロック信号の周波数、デューティ比、ロジックの高（ハイ）レベルの電圧および低（ロー）レベルの電圧が変化する。または、装置の特性により、外部クロック信号の立ち上がり時間および立ち下がり時間が影響される。さらに、リンギング、オーバーシュートおよびアンダシュートなどの波形ひずみにより、外部クロック信号の波形が崩れることがある。
【０００４】
上述した外部クロック信号の波形の変動は、ＬＳＩの内部回路の動作に悪影響を与えるので、通常好ましくない。このため、外部クロック信号に同期して、内部で一定の幅を持つパルスを生成するという処理を行った後、内部回路に供給する。このような回路は、一般的に信号変化検出回路と呼ばれ、上述した単安定マルチバイブレータも信号変化検出回路の一例である。
【０００５】
また、従来では図１４および図１６に示す信号変化検出回路を用いて、入力信号に同期して所定の幅を有するパルスを発生し、内部回路に供給していた。
図１４の回路は、インバータＩＮＶ１、遅延回路ＤＬＹ１およびＡＮＤゲートＡＮＤ１により構成されている。入力信号Ａは、ＡＮＤゲートＡＮＤ１の一方の入力端子に入力され、また、インバータＩＮＶ１により反転され、さらに遅延回路ＤＬＹ１により所定の遅延時間ｔｄで遅延した後、ＡＮＤゲートＡＮＤ１の他方の入力端子に入力される。このため、図１５（ａ）に示すように、入力信号Ａは一定の幅を有する場合に、遅延回路ＤＬＹ１の遅延時間ｔｄで設定された幅を持つパルスＣが生成される。
【０００６】
一方、入力信号Ａ’の幅が遅延回路ＤＬＹ１の遅延時間ｔｄより短い場合は、図１５（ｂ）に示すように、遅延時間ｔｄよりも幅が短いパルスＣ’が生成され、正常な出力が得られない。この問題を解決するため、外部クロック信号のハイレベルの幅を引き延ばすことが考えられる。図１６は、このような機能を備えた信号変化検出回路の一例を示している。
【０００７】
図１６に示す信号変化検出回路は、遅延回路ＤＬＹ２、ＯＲゲートＯＲ１、インバータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２により構成されている。
入力信号Ａの幅をｔＣＨ、遅延回路ＤＬＹ２の遅延時間をｔｄ１とすると、図１７に示すように、遅延回路ＤＬＹ２とＯＲゲートＯＲ１により、幅（ｔＣＨ＋ｔｄ１）のパルスＣが生成される。
【０００８】
パルス幅が伸長されたパルスＣに対して、インバータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２からなる信号変化検出回路により、一定の幅を有するパルスＥが生成される。ここで、例えば遅延回路ＤＬＹ３の遅延時間をｔｄ２とすると、図１７に示すように、幅ｔｄ２のパルスＥが生成される。且つ、入力信号Ａの幅が狭い場合でも、遅延回路ＤＬＹ２の遅延時間ｔｄ１を十分長く設定することにより、正常な幅のパルスＥを生成可能である。即ち、図１４に示す信号変化検出回路が持つ課題をある程度は回避可能である。
【０００９】
ここで、入力信号Ａの周期をｔＣＰとすると、図１６の信号変化検出回路が正常に動作する条件は次式により与えられる。
【数１】
ｔｄ２−ｔｄ１＜ｔＣＨ＜ｔＣＰ−ｔｄ１ …（１）
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来の信号変化検出回路では、確実な動作を実現するために、回路の段数が多くなり、入力信号に対して出力信号の遅延時間が大きくなるという不利益がある。例えば、同期型ＳＲＡＭのクロックアクセスタイム（Clock Access Time ）のようにクロック信号の立ち上がりエッジからのデータ出力を高速に行う用途では、少ない段数で内部クロック信号を伝送することが重要であり、信号変化検出回路を設けることによる信号遅延を極力少なくすることが重要である。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力クロック信号の波形に依存せず、安定したパルスを生成でき、且つ高速にパルスを発生できる信号変化検出回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号変化検出回路は、入力信号端子と、セット入力端子とリセット入力端子のうち、一方の端子を優先入力とするセットリセットフリップフロップ手段と、入力端子が上記セットリセットフリップフロップの出力とカップリングする遅延手段と、制御端子を有し、上記制御端子に入力される第１のレベルの制御信号に応答して入力信号を保持し、上記制御端子に入力される第２のレベルの制御信号に応答して入力信号を伝達し、上記第１のレベルあるいは第２のレベルのうち何れかのレベルを有する入力信号のみを選択的に伝達する信号伝達制御手段とを有し、信号変化検出信号の出力端子は、上記信号伝達制御手段の出力に結合され、入力信号端子は、上記セットリセットフリップフロップ手段の上記優先入力端子および上記信号伝達制御手段の制御端子に結合され、上記信号伝達制御手段の出力が上記セットリセットフリップフロップ手段の他方の入力端子に結合して構成され、上記入力信号の第１のレベルから第２のレベルへの変化に応じて所定幅のパルス信号を発生し、上記入力信号の第２のレベルから第１のレベルへの変化に対しては上記パルス信号の発生を抑止する。
【００１３】
また、本発明では、好適には、上記信号伝達制御手段の出力信号のうち、第１のレベルまたは第２のレベルの何れか一つを保持する信号保持手段がさらに設けられている。また、好適には、上記第１のレベル或いは第２のレベルのうち、一方のレベルを有する入力信号の伝達のみをクロック制御し、他方のレベル有する入力信号をスルーさせる信号伝達制御手段として、ＣＭＯＳインバータの出力端子と一方の電源端子との間にクロック入力用のトランジスタを設けて構成している。
また、本発明では、優先入力つきセットリセットフリップフロップを電源端子と接地端子間に、一方の駆動能力を他方に対し大きく設定された２個のトランジスタを直列に接続して構成している。
【００１９】
本発明によれば、クロック制御反転手段により入力信号はクロック信号の入力タイミングで反転され、出力される。当該反転信号に応じて、レベル制御手段の出力信号レベルが第２のレベルに保持され、また、上記クロック信号の入力タイミングに応じてレベル制御手段の出力信号レベルが第１のレベルにそれぞれ保持される。レベル制御手段の出力信号のレベル変化エッジ、例えば、上記第１のレベルから上記第２のレベルへの変化エッジが遅延され、遅延された信号がクロック制御反転手段の入力信号として当該クロック制御反転手段に入力される。当該クロック制御反転手段の出力信号は、信号変化検出回路の出力パルスとして、例えば、内部回路に供給される。
【００２０】
これによって、入力信号の波形に依存せず、安定したパルスを生成でき、さらに、クロック入力からパルスの出力までのゲート段数が少なく、パルスの発生を高速に行うことができる。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る信号変化検出回路の第１の実施形態を示す回路図である。
図示のように、本例の信号変化検出回路は、セット優先セットリセットフリップフロップ（以下、単にフリップフロップという）ＲＳＦＦ１と、遅延回路ＤＬＹ１と、高（ハイ）レベルの信号をクロック制御し、低（ロー）レベルの信号を通過させる信号伝達制御回路ＤＣＮＴＬ１と、信号変化検出回路の内部ノードＮＤ01の信号レベルを保持するラッチ回路ＬＡＴ１とにより構成されている。
【００２２】
さらに、伝達制御回路ＤＣＮＴＬ１は、入力信号ＳINにより伝達制御されるｐチャネルＭＯＳトランジスタ（以下、単にｐＭＯＳトランジスタという）ＭＰ１および、データ信号が低レベルのとき、データ信号の反転信号でゲートを制御することにより、低レベルのデータ信号を通過させるｎチャネルＭＯＳトランジスタ（以下、単にｎＭＯＳトランジスタという）ＭＮ１から構成されている。
【００２３】
入力信号ＳINはフリップフロップＲＳＦＦ１のリセット入力端子Ｒに接続されるとともに信号伝達制御回路ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタＭＰ１のゲートおよびラッチ回路ＬＡＴ１を構成するｎＭＯＳトランジスタＭＮ２に接続されている。フリップフロップＲＳＦＦ１の反転出力端子から出力される信号Ｂを遅延回路ＤＬＹ１により遅延した信号Ｂｄが、上記伝達制御回路ＤＣＮＴＬ１のデータ入力端子に入力される。伝達制御回路ＤＣＮＴＬ１の出力端子は直列に接続されている２段のインバータＩＮＶ３およびＩＮＶ４を介して、フリップフロップＲＳＦＦ１のセット入力端子Ｓに接続されている。
【００２４】
ラッチ回路ＬＡＴ１は、上記伝達制御回路ＤＣＮＴＬ１の出力を保持する回路であり、ノードＮＤ01の信号レベルを反転するインバータＩＮＶ２と、ノードＮＤ01と接地端子間に接続され、インバータＩＮＶ２の出力信号を受けてノードＮＤ01の“０”レベル、即ち、ローレベルを保持するためのトランジスタＭＮ２とによって構成されている。
【００２５】
図２は本実施形態の信号変化検出回路の動作を説明するタイミングチャートである。
以下、上記の様にして構成された信号変化検出回路の動作を、図２を参照して説明する。図２において、入力信号ＳINが高レベルのとき、伝達制御回路ＤＣＮＴＬ１のｐＭＯＳトランジスタＭＰ１がオフ状態に保持され、ノードＮＤ01がフローティング状態にある。このとき、ラッチ回路ＬＡＴ１において、ｎＭＯＳトランジスタＭＮ２の寄生容量により、ノードＮＤ01の電位が接地電位ＧＮＤにプルダウンされる。ノードＮＤ01の電位がインバータＩＮＶ２のしきい値電圧より低くなったとき、インバータＩＮＶ２の出力端子がハイレベルに保持され、これに応じてｎＭＯＳトランジスタＭＮ２がオン状態となり、ノードＮＤ01は接地電位ＧＮＤに保持される。これに応じて出力信号ＳOUT がローレベルに設定される。従って、フリップフロップＲＳＦＦ２のセット入力Ｓがローレベルのためそのリセット入力Ｒが有効になる。入力信号ＳINがハイレベルのとき、フリップフロップＲＳＦＦ２の反転出力端子Ｑｚはハイレベルに保持される。即ち、遅延回路ＤＬＹ１の入力信号Ｂはハイレベルであり、その出力信号Ｂｄもハイレベルに保持される。
【００２６】
次いで、入力信号ＳINが"１"から"０"に、即ち、ハイレベルからローレベルに変化すると、伝達制御回路ＤＣＮＴＬ１において、ｐＭＯＳトランジスタＭＰ１が導通し、出力が"１"に反転する。また、出力信号ＳOUT 、即ちフリップフロップＲＳＦＦ１のセット入力Ｓが"１"に変化することにより、フリップフロップＲＳＦＦ１がセットされ、反転出力信号Ｂは"０"に変化する。反転出力信号Ｂを遅延させた信号Ｂｄは、遅延回路ＤＬＹ１の遅延時間τだけ遅れて"０"に反転する。遅延回路ＤＬＹ１の出力信号Ｂｄが"０"に反転すると、伝達制御回路ＤＣＮＴＬ１は入力信号ＳINの信号レベルにかかわらず信号"０"を通過させるため、信号変化検出回路の出力信号ＳOUT は"０"に反転し、ほぼ遅延回路ＤＬＹ１の遅延時間τに相当する幅のパルスを出力する。即ち、図１に示す回路は、入力信号ＳINの"１"から"０"への信号変化（立ち下がりエッジ）を検出する信号変化検出回路として動作する。
【００２７】
なお、ラッチ回路ＬＡＴ１は特に設けなくても、例えば、電源投入後、入力信号の１サイクルの期間にノードＮＤ01の信号レベルが初期設定され、且つ入力信号ＳINがハイレベルの期間が短ければ、ノードＮＤ01の信号レベルは保持されることは容易にわかる。従って、ラッチ回路ＬＡＴ１は本発明の信号変化検出回路の必須の構成要件ではなく、省略することも可能である。
【００２８】
第２実施形態
図３は本発明の第２の実施形態を示す回路図である。本実施形態において、第１の実施形態と異なるのは、フリップフロップＲＳＦＦ２の入力および出力の極性が第１実施形態と逆になることと、伝達制御回路ＤＣＮＴＬ２は入力信号ＳINが"１"（ハイ）レベルのときデータ信号を通過させ、データ信号の"１"レベルを無条件に通過させることと、ラッチ回路ＬＡＴ２はノードＮＤ02の"１"レベル、即ち、ハイレベルを保持することである。
【００２９】
図３に示すように、本実施形態において、伝達制御回路ＤＣＮＴＬ２およびラッチ回路ＬＡＴ２においては、図１に示す第１の実施形態における伝達制御回路ＤＣＮＴＬ１およびラッチ回路ＬＡＴ１のｎＭＯＳトランジスタＭＮ１，ＭＮ２をｐＭＯＳトランジスタＭＰ２，ＭＰ３に、ｐＭＯＳトランジスタＭＰ１をｎＭＯＳトランジスタＭＮ３にそれぞれ置き換え、且つトランジスタＭＰ２，ＭＰ３のソースを電源電圧ＶCCに接続することにより構成できる。
フリップフロップＲＳＦＦ２においては、構成要素が第１の実施形態のフリップフロップＲＳＦＦ１と異なる。フリップフロップＲＳＦＦ２は、ＯＲゲートＯＧＴ１、ＮＡＮＤゲートＮＡＧＴ１，ＮＡＧＴ２により構成されている。
【００３０】
図４は本実施形態の動作を示すタイミングである。図示のように、本実施形態の信号変化検出回路は第１実施形態と全く逆の極性において、入力信号のレベル変化を検出し、信号変化検出信号ＳOUT を発生する。動作の詳細は基本的に第１実施形態とほぼ同じである。以下、図４を参照しつつ、本実施形態の信号変化検出回路の動作を説明する。
【００３１】
入力信号ＳINがローレベルのとき、伝達制御回路ＤＣＮＴＬ２のｎＭＯＳトランジスタＭＮ３がオフ状態に保持され、ノードＮＤ02がフローティング状態にある。このとき、ラッチ回路ＬＡＴ２において、ｐＭＯＳトランジスタＭＰ３の寄生容量により、ノードＮＤ02の電位が電源電圧ＶCCによってプルアップされる。ノードＮＤ02の電位がインバータＩＮＶ２のしきい値電圧を越えたとき、インバータＩＮＶ２の出力端子がローレベルに保持され、これに応じてｐＭＯＳトランジスタＭＰ３がオン状態となり、ノードＮＤ02は電源電圧ＶCCに保持される。これに応じて出力信号ＳOUT がハイレベルに設定される。また、入力信号ＳINがローレベルのとき、フリップフロップＲＳＦＦ２の出力端子Ｑは、ローレベルに保持される。即ち、遅延回路ＤＬＹ２の入力信号Ｂはローレベルであり、その出力信号Ｂｄもローレベルに保持される。
【００３２】
入力信号ＳINがローレベルからハイレベルに切り換わったとき、伝達制御回路ＤＣＮＴＬ２において、ｎＭＯＳトランジスタＭＮ３がオフ状態からオン状態に切り換えられ、ラッチ回路ＬＡＴ２のノードＮＤ02がローレベルに切り換わる。これに応じて、出力信号ＳOUT はハイレベルからローレベルに切り換わる。さらに、フリップフロップＲＳＦＦ２の出力端子Ｑはローレベルからハイレベルに切り換わるので、遅延回路ＤＬＹ２の遅延時間τを経過したあと、その出力信号Ｂｄもハイレベルに切り換えられる。伝達制御回路ＤＣＮＴＬ２において、ハイレベルの信号Ｂｄが入力されると、インバータＩＮＶ１の出力端子がローレベルに保持され、ｐＭＯＳトランジスタＭＰ２がオン状態となる。このため、入力信号ＳINのレベルにかかわらず、ラッチ回路ＬＡＴ２のノードＮＤ02はハイレベルに保持され、これに応じて出力信号ＳOUT もローレベルからハイレベルに切り換わる。
【００３３】
即ち、図４に示すように、本実施形態の信号変化検出回路により、入力信号ＳINがローレベルからハイレベルへの信号変化、即ち、入力信号ＳINの立ち上がりエッジが検出され、それに応じて遅延回路ＤＬＹ２の遅延時間τにより設定された所定の幅を持つ負のパルス信号ＳOUT が出力される。
【００３４】
第３実施形態
図５は本発明に係る信号変化検出回路の第３の実施形態を示す回路図であり、伝達制御回路の変形例を示す回路図である。
図５（ａ）に示す伝達制御回路は、ｐＭＯＳトランジスタＰＴ１とダイオードＤ１により構成されている。本例の伝達制御回路は、クロック信号φが低レベルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、入力Ｄｉｎが低レベルのときに入力Ｄｉｎを出力Ｄｏｕｔに伝達する。
本例の伝達制御回路は、図１に示す第１の実施形態に適用して好適である。
【００３５】
図５（ｂ）に示す伝達制御回路は、ｎＭＯＳトランジスタＮＴ１とダイオードＤ２により構成されている。本例の伝達制御回路は、クロック信号φが高レベルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、入力Ｄｉｎが高レベルのときに入力Ｄｉｎを出力Ｄｏｕｔに伝達する。
本例の伝達制御回路は、図３に示す第２の実施形態に適用して好適である。
なお、図５（ａ），図５（ｂ）に於けるダイオードＤ１，Ｄ２は、ｐｎ接合ダイオードを用いても、ダイオード接続のＭＩＳトランジスタを用いても、また他の整流作用を持つ素子を用いても良い。ＭＩＳトランジスタを用いる場合、例えば、ｎチャネルＭＩＳトランジスタを用いる場合には、正極側にドレイン電極とゲート電極を共通接続し、負極側はソース電極となる。ｐチャネルＭＩＳトランジスタを用いる場合には、正極側をソース電極とし、負極側にドレイン電極とソース電極を共通接続して形成する。
【００３６】
第４実施形態
図６は、伝達制御回路の他の変形例を示す。
図６（ａ）はクロックφが低レベルで入力を出力に伝達し、入力Ｄｉｎが低レベルの時、φのレベルによらず入力を出力に伝達する回路の一例である。本例の伝達制御回路を、上記第１の実施形態に適用して好適である。
図６（ｂ）はクロックφが高レベルで入力を出力に伝達し、入力Dinが高レベルの時、φのレベルによらず入力を出力に伝達する回路の一例である。本例の伝達制御回路を、上記第２の実施形態に適用して好適である。
【００３７】
第５実施形態
優先入力つきセットリセットフリップフロップの例を、図７に示す。
図７（ａ）は優先入力側のトランジスタの駆動能力を他方に対して大きく設定することにより、セット優先にもリセット優先にもなる例である。
同図（ｂ）及び同図（ｃ）はソースフォロア側の入力に対し、他方の入力が優先入力となる例である。通常同一サイズのトランジスタを用いても、十分駆動能力の比はとれる。
【００３８】
第６実施形態
図８は、本発明の第６の実施形態を示す回路図である。
図示のように、本実施形態においては、入力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエッジを検出する信号変化検出回路１０，２０を設けて、これらの信号変化検出回路の検出信号の論理和を取ることにより、入力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエッジの両方を検出する信号変化検出回路４０を実現できる。
【００３９】
図１および図３に示す本発明の第１および第２の実施形態は、それぞれ信号の立ち下がりエッジおよび立ち上がりエッジを検出する信号変化検出回路であって、入力信号ＳＡＤＲの立ち下がりエッジおよび立ち上がりエッジ両方を同時に検出することができない。
なお、ここで入力信号ＳＡＤＲは、例えば、同期型メモリを制御するためのクロック信号、または、メモリのモードを切り換えるための制御信号である。
【００４０】
図８は、本発明の第１、第２の実施形態をアドレス遷移検出回路に応用した回路であり、信号変化検出回路（立ち上がり検出回路）１０は、図３に示す第２の実施形態と同様であり、アドレス入力信号ＳＡＤＲの立ち上がりエッジを検出し、幅τの負のパルス信号Ｓ１０を出力し、信号変化検出回路（立ち下がり検出回路）２０は、図１に示す第１の実施形態と同様であり、アドレス入力信号ＳＡＤＲの立ち下がりエッジを検出し、幅τの正のパルス信号Ｓ２０を出力する。
【００４１】
信号変化検出回路１０の出力信号Ｓ１０が反転され、ＯＲゲート３０の一方の入力端子に入力され、信号変化検出回路２０の出力信号Ｓ２０がそのままＯＲゲート３０の他方の入力端子に入力される。この結果、アドレス入力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエッジの両方に対して、それぞれ幅τのパルス信号が出力され、アドレス信号が変化したことを検出することができる。即ち、図８に示す回路により、アドレス信号の変化を検出するアドレス遷移検出回路ＡＴＤ（Address transition detector ）を構成することができる。
【００４２】
図９は、本実施形態の動作を示す波形図である。
図示のように、アドレス遷移検出回路４０では、アドレス信号ＳＡＤＲが信号変化検出回路１０，２０に入力される。これらの信号変化検出回路１０，２０により、アドレス信号ＳＡＤＲの立ち上がり及び立ち下がりの両方のエッジが検出され、信号のレベル変化を示すパルス信号Ｓ３０がＯＲゲート３０により得られる。
【００４３】
第７実施形態
図１０は本発明に係る信号変化検出回路の第７の実施形態を示す回路図である。
図示のように、本例の信号変化検出回路は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１からなるレベル設定手段、ｐＭＯＳトランジスタＰ２とインバータＩＮＶ１３からなるデータ保持回路（第２のデータ保持手段）、遅延回路ＤＬＹ１０、インバータＩＮＶ１４、さらに、ｐＭＯＳトランジスタＰ３，Ｐ４、ｎＭＯＳトランジスタＮ２からなるクロック制御反転手段、インバータＩＮＶ１１，ＩＮＶ１２からなるデータ保持回路（第１のデータ保持手段）とにより構成されている。
【００４４】
ｐＭＯＳトランジスタＰ３，Ｐ４とｎＭＯＳトランジスタＮ２は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。さらに、ｐＭＯＳトランジスタＰ３のゲートとｎＭＯＳトランジスタＮ２のゲートが、インバータＩＮＶ１４の出力端子、即ち、ノードＮＤ５に接続され、ｐＭＯＳトランジスタＰ４のゲートは、ノードＮＤ１、即ち、クロック信号ＣＫの入力端子に接続されている。
【００４５】
ｐＭＯＳトランジスタＰ４のドレインとｎＭＯＳトランジスタＮ２のドレインがノードＮＤ２に共通に接続され、ノードＮＤ２は、クロック制御反転手段の出力端子を形成している。このように構成されているクロック制御反転手段は、クロック信号ＣＫがローレベルのとき、ノードＮＤ５の信号レベルを反転して、ノードＮＤ２に出力する。クロック信号ＣＫがハイレベルのとき、ノードＮＤ２の直前の信号レベルが保持される。
また、ノードＮＤ５がハイレベルのとき、ｎＭＯＳトランジスタＮ２がオン状態に保持され、ノードＮＤ２がローレベルに保持される。
このように構成されているクロック制御反転手段は、クロック信号ＣＫの入力タイミングに応じて、入力信号を反転して出力するので、クロックドインバータとも呼ばれている。
【００４６】
ノードＮＤ２の出力信号ＯＵＴは、インバータＩＮＶ１１，ＩＮＶ１２からなるデータ保持回路により保持される。そして、保持された信号がノードＮＤ３に出力される。
【００４７】
レベル設定手段において、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１が電源電圧ＶCCと接地電位ＧＮＤ間に直列接続されている。ｐＭＯＳトランジスタＰ１のゲートは、ノードＮＤ３に接続され、ｎＭＯＳトランジスタＮ１のゲートは、ノードＮＤ１、即ちクロック信号ＣＫの入力端子に接続されている。ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１のドレインが共通に接続され、当該接続点により、ノードＮＤ４が形成される。なお、ノードＮＤ４は、レベル設定手段の出力端子を成している。
【００４８】
このように構成されているレベル設定手段において、例えば、ノードＮＤ３がローレベルのとき、ｐＭＯＳトランジスタＰ１がオン状態にあり、ノードＮＤ４がハイレベル、例えば、電源電圧ＶCCレベルに保持される。一方、クロック信号ＣＫがハイレベルのとき、ｎＭＯＳトランジスタＮ１がオン状態にあり、ノードＮＤ４がローレベル、例えば、接地電位ＧＮＤレベルに保持される。
【００４９】
なお、ノードＮＤ３の信号レベルとクロック信号ＣＫのレベルが競合してレベル設定手段に入力された場合に、即ち、ノードＮＤ３がローレベル、且つクロック信号ＣＫがハイレベルに保持されている場合、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１がともにオン状態になる。回路構成上では、ｐＭＯＳトランジスタＰ１の駆動能力がｎＭＯＳトランジスタＮ１より大きく設定されるので、上記の場合において、レベル設定手段の出力端子ＮＤ４がハイレベルに設定される。即ち、レベル設定手段の入力信号が競合した場合、ｐＭＯＳトランジスタＰ１が優先的にオン状態に保持され、レベル設定手段の出力信号がハイレベルに保持される。
【００５０】
ノードＮＤ４の信号レベルは、インバータＩＮＶ１３とｐＭＯＳトランジスタＰ２からなるデータ保持回路により保持される。保持された信号は遅延回路ＤＬＹ１０に入力される。
【００５１】
遅延回路ＤＬＹ１０は、入力信号の立ち上がりエッジに対して、時間ｔd だけ遅延させて、遅延信号を出力する。そして、遅延回路ＤＬＹ１０の出力信号をインバータＩＮＶ１４により反転され、クロック制御反転手段の入力信号としてノードＮＤ５に入力される。
【００５２】
第７の実施形態は、レベル設定手段として、本発明の第１の実施形態を示す図１におけるＲＳＦＦ１を図７（ａ）に示す回路で置き換えた回路を用い、クロック制御反転手段として、やはり本発明の第１の実施形態を示す図１におけるＤＣＮＴＬ１を図６（ｂ）示す回路で置き換えた回路を用いたものと本質的に同じである。異なるのはノードの電位がキャパシタに保持された容量に依存しているためデータ保持のためのデータ保持手段を設けている点にあり、それは図１０に於けるノードＮＤ２のレベルを保持する為のインバータＩＮＶ１２、およびノードＮＤ４のレベルを保持する為のｐＭＯＳトランジスタＰ２である。基本的な動作は実施形態１と同様であるので動作の詳細な説明は省略する。
【００５３】
第８実施形態
図１１は本発明に係る信号変化検出回路の第８の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１０に示す第７の実施形態の信号変化検出回路に較べて、クロック信号ＣＫの入力端子とノードＮＤ１との間にインバータＩＮＶ１５が接続され、さらに，ノードＮＤ２とパルスの出力端子との間に、インバータＩＮＶ１６が接続されている。
なお、本実施形態の他の構成部分は、図１０に示す第７の実施形態と基本的に同じであり、図１１では、回路の同じ構成部分を図１０と同一の符号を用いて表記する。
【００５４】
本実施形態では、クロック信号／ＣＫの入力段にインバータＩＮＶ１５を設けたことにより、クロック信号／ＣＫの波形が不安定な場合に、インバータＩＮＶ１５の論理しきい値電圧により、一旦波形の整形が行われる。即ち、クロック信号／ＣＫのレベルがインバータＩＮＶ１５のしきい値電圧以下の場合、ノードＮＤ１がハイレベルに保持され、クロック信号／ＣＫのレベルがインバータＩＮＶ１５のしきい値電圧を越えた場合、ノードＮＤ１がローレベルに保持される。このため、例えば、クロック信号／ＣＫに低いレベルのノイズが混入している場合、それがある程度除去され、ノイズの影響が抑制される。
【００５５】
さらに、入力したクロック信号／ＣＫの波形が、例えば、装置の特性により歪み、立ち上がり時間および立ち下がり時間が延びた場合でも、インバータＩＮＶ１５の働きにより、ノードＮＤ１の信号の波形の特性がある程度改善され、立ち上がりエッジおよび立ち下がりエッジがともに急峻に整形される。これによって、本実施形態においては、信号変化検出回路の動作安定性がさらに向上する。
【００５６】
また、信号変化検出回路の出力側にインバータＩＮＶ１６を設けることにより、生成されたパルスがインバータＩＮＶ１６を介して、例えば、ＬＳＩの内部回路に供給されるので、出力パルス／ＯＵＴの駆動能力が向上し、且つ供給対象の回路特性によって信号変化検出回路に与える影響を抑制でき、信号変化検出回路の動作安定性が図れる。
【００５７】
なお、本実施形態の信号変化検出回路の動作は、第７の実施形態とほぼ同じであり、ただし、本実施形態では、クロック信号ＣＫの立ち上がりエッジに応じてパルスの生成が始まる。即ち、第７の実施形態に較べて、クロック信号ＣＫが反転して、信号変化検出回路が駆動される。同様に、出力されるパルス信号／ＯＵＴは、第７の実施形態に較べて、波形が反転する。
【００５８】
第９実施形態
図１２は本発明に係る信号変化検出回路の第９の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１１に示す第８の実施形態の信号変化検出回路に較べて異なる点は、クロック信号／ＣＫと電源投入検出信号／ＰＯＮを論理合成手段としてＮＡＮＤ１がＩＮＶ１５にかわって設けられている点である。さらに、ノードＮＤ２とパルスの出力端子との間に、インバータＩＮＶ１６が接続されている。
【００５９】
なお、本実施形態の他の構成部分は、図１１に示す第８の実施形態と基本的に同じであり、図１２では、回路の同じ構成部分を図１１と同一の符号を用いて表記する。動作に関しては／ＰＯＮが“０”レベルのときにＮＤ１が“１”レベルとなり、ＮＤ４を“０”にリセットする以外は第８実施形態と同じである。
【００６０】
第１０実施形態
図１３は本発明に係る信号変化検出回路の第１０の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１１に示す信号変化検出回路の第８実施形態に較べて、トランスファゲートＴＧ１，ＴＧ２およびこれらのトランスファゲートのオン／オフ状態を制御するフューズ回路が新たに設けられている。
【００６１】
トランスファゲートＴＧ１の入力端子は、インバータＩＮＶ１４の出力端子に接続され、出力端子はノードＮＤ５に接続されている。トランスファゲートＴＧ２の入力端子は、インバータＩＮＶ１５の出力端子に接続され、出力端子はノードＮＤ５に接続されている。
【００６２】
フューズＦ１の一方の端子が電源電圧ＶCCに接続され、他方の端子がｎＭＯＳトランジスタＮ３のドレインに接続されている。ｎＭＯＳトランジスタＮ３のソースは接地されている。さらに、インバータＩＮＶ１７の入力端子は、ｎＭＯＳトランジスタＮ３のドレインに接続され、出力端子はｎＭＯＳトランジスタＮ３のゲートとともにノードＮＤ６に接続されている。
【００６３】
トランスファゲートＴＧ１を構成するｐＭＯＳトランジスタとトランスファゲートＴＧ２を構成するｎＭＯＳトランジスタのゲートは、ともにノードＮＤ６に接続され、トランスファゲートＴＧ１を構成するｎＭＯＳトランジスタとトランスファゲートＴＧ２を構成するｐＭＯＳトランジスタのゲートは、ともにインバータＩＮＶ１８の出力端子に接続されている。なお、インバータＩＮＶ１８の入力端子はノードＮＤ６に接続されている。
【００６４】
このため、フューズＦ１が接続した状態では、ノードＮＤ６がローレベルに保持され、インバータＩＮＶ１８の出力端子がハイレベルに保持される。このため、トランスファゲートＴＧ１がオン状態、トランスファゲートＴＧ２がオフ状態にそれぞれ設定される。
【００６５】
これにより、本実施形態の信号変化検出回路は、図１１に示す第８の実施形態とほぼ同じ構成を有しており、第８の実施形態と同様に動作する。即ち、クロック信号／ＣＫの立ち上がりエッジに応じて、遅延回路ＤＬＹ１０の遅延時間ｔd により設定された幅を持つ負のパルス／ＯＵＴが生成される。
【００６６】
一方、フューズＦ１を切断することにより、ノードＮＤ６がハイレベルに保持され、インバータＩＮＶ１８の出力端子をローレベルに保持される。これに応じて、トランスファゲートＴＧ１がオフ状態、トランスファゲートＴＧ２がオン状態にそれぞれ設定される。この場合、インバータＩＮＶ１４の出力端子とノードＮＤ５が分離されて、信号変化検出回路の通常の動作が行われない。ノードＮＤ５とノードＮＤ１にともにインバータＩＮＶ１５の出力端子に接続され、クロック信号ＣＫの反転信号が供給される。
【００６７】
このため、ｐＭＯＳトランジスタＰ３，Ｐ４およびｎＭＯＳトランジスタＮ２から構成されたクロック制御反転手段は、通常のインバータと同じように機能し、インバータＩＮＶ１５の出力信号をさらに反転して、ノードＮＤ２に出力する。この場合に、信号変化検出回路の出力パルス／ＯＵＴは、入力したクロック信号ＣＫの反転信号になる。
【００６８】
このように、フューズＦ１およびその接続、または切断によりオン／オフ状態が制御されるトランスファゲートＴＧ１，ＴＧ２を設けることにより、ＬＳＩテスト時に、例えば、外部から入力したクロック信号ＣＫのパルス幅を可変にして、これに応じてＬＳＩの内部回路に供給されるパルス／ＯＵＴの幅が設定され、それぞれ設定したパルス幅におけるＬＳＩ内部回路の動作を容易に検証することができる。
【００６９】
【発明の効果】
以上説明したように、本発明の信号変化検出回路によれば、入力信号の波形に依存せず、主に、内部の遅延回路の遅延時間によりパルス幅が定まることにより、安定したパルス幅の検出パルス信号を得ることができ、且つ高速にパルスを発生することができる。
【図面の簡単な説明】
【図１】本発明に係る信号変化検出回路の第１の実施形態を示す回路図である。
【図２】図１の信号変化検出回路の動作を示すタイミングチャートである。
【図３】本発明に係る信号変化検出回路の第２の実施形態を示す回路図である。
【図４】図３の信号変化検出回路の動作を示すタイミングチャートである。
【図５】伝達制御回路の変形例を示す回路図である。
【図６】伝達制御回路の他の変形例を示す回路図である。
【図７】フリップフロップの変形例を示す回路図である。
【図８】アドレス遷移検出回路を示す図である。
【図９】図８の検出回路の動作を示すタイミングチャートである。
【図１０】本発明に係る信号変化検出回路の第７の実施形態を示す回路図である。
【図１１】本発明に係る信号変化検出回路の第８の実施形態を示す回路図である。
【図１２】本発明に係る信号変化検出回路の第９の実施形態を示す回路図である。
【図１３】本発明に係る信号変化検出回路の第１０の実施形態を示す回路図である。
【図１４】従来の信号変化検出回路の一例を示す回路図である。
【図１５】図１４の信号変化検出回路の動作を示すタイミングチャートである。
【図１６】従来の信号変化検出回路の他の例を示す回路図である。
【図１７】図１６の信号変化検出回路の動作を示すタイミングチャートである。
【符号の説明】
１０…立ち上がりエッジ検出回路、２０…立ち下がり検出回路、３０…ＯＲゲート、４０…アドレス遷移検出回路、ＤＣＮＴＬ１，ＤＣＮＴＬ２…伝達制御回路、ＲＳＦＦ１，ＲＳＦＦ２…フリップフロップ回路、ＬＡＴ１，ＬＡＴ２…ラッチ回路、ＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ１０…遅延回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ１１，…，ＩＮＶ１８…インバータ、ＡＧＴ１…ＡＮＤゲート、ＯＧＴ１…ＯＲゲート、ＮＲＧＴ１，ＮＲＧＴ２…ＮＯＲゲート、ＮＡＧＴ１，ＮＡＧＴ２，ＮＡＮＤ１…ＮＡＮＤゲート、ＭＰ１，ＭＰ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４…ｐＭＯＳトランジスタ、ＭＮ１，ＭＮ２，Ｎ１，Ｎ２，Ｎ３…ｎＭＯＳトランジスタ、Ｆ１…フューズ、ＶCC…電源電圧、Ｖdd…電源電圧、ＶSS…共通電位、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、入力された信号の立ち上がりまたは立ち下がりの一方の信号の変化を検出して、所定のパルス幅を有するパルス信号を発生する信号変化検出回路に関するものである。
【０００２】
【従来の技術】
外部から入力された同期信号、例えば、クロック信号に同期して動作する集積回路において、その外部クロック信号に同期して、内部で一定の幅を持つパルスを生成することがある。一般的に、このような機能は単安定マルチバイブレータにより実現できる。単安定マルチバイブレータは、外部クロック信号の波形に依存せず、外部クロック信号のレベル変化のエッジ、例えば、立ち上がりエッジまたは立ち下がりエッジに同期して所望の幅を持つパルスを生成する。このように外部クロック信号に同期して、ＬＳＩ（集積回路）内部でパルスを生成し、それに応じてＬＳＩの内部動作を制御することによって、内部回路の動作の安定性が図れる。
【０００３】
外部クロック信号波形が変動する要因は、使用条件、装置の特性、ノイズなどによるものがある。例えば、ＬＳＩの使用条件に応じて、外部クロック信号の周波数、デューティ比、ロジックの高（ハイ）レベルの電圧および低（ロー）レベルの電圧が変化する。または、装置の特性により、外部クロック信号の立ち上がり時間および立ち下がり時間が影響される。さらに、リンギング、オーバーシュートおよびアンダシュートなどの波形ひずみにより、外部クロック信号の波形が崩れることがある。
【０００４】
上述した外部クロック信号の波形の変動は、ＬＳＩの内部回路の動作に悪影響を与えるので、通常好ましくない。このため、外部クロック信号に同期して、内部で一定の幅を持つパルスを生成するという処理を行った後、内部回路に供給する。このような回路は、一般的に信号変化検出回路と呼ばれ、上述した単安定マルチバイブレータも信号変化検出回路の一例である。
【０００５】
また、従来では図１４および図１６に示す信号変化検出回路を用いて、入力信号に同期して所定の幅を有するパルスを発生し、内部回路に供給していた。
図１４の回路は、インバータＩＮＶ１、遅延回路ＤＬＹ１およびＡＮＤゲートＡＮＤ１により構成されている。入力信号Ａは、ＡＮＤゲートＡＮＤ１の一方の入力端子に入力され、また、インバータＩＮＶ１により反転され、さらに遅延回路ＤＬＹ１により所定の遅延時間ｔｄで遅延した後、ＡＮＤゲートＡＮＤ１の他方の入力端子に入力される。このため、図１５（ａ）に示すように、入力信号Ａは一定の幅を有する場合に、遅延回路ＤＬＹ１の遅延時間ｔｄで設定された幅を持つパルスＣが生成される。
【０００６】
一方、入力信号Ａ’の幅が遅延回路ＤＬＹ１の遅延時間ｔｄより短い場合は、図１５（ｂ）に示すように、遅延時間ｔｄよりも幅が短いパルスＣ’が生成され、正常な出力が得られない。この問題を解決するため、外部クロック信号のハイレベルの幅を引き延ばすことが考えられる。図１６は、このような機能を備えた信号変化検出回路の一例を示している。
【０００７】
図１６に示す信号変化検出回路は、遅延回路ＤＬＹ２、ＯＲゲートＯＲ１、インバータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２により構成されている。
入力信号Ａの幅をｔＣＨ、遅延回路ＤＬＹ２の遅延時間をｔｄ１とすると、図１７に示すように、遅延回路ＤＬＹ２とＯＲゲートＯＲ１により、幅（ｔＣＨ＋ｔｄ１）のパルスＣが生成される。
【０００８】
パルス幅が伸長されたパルスＣに対して、インバータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２からなる信号変化検出回路により、一定の幅を有するパルスＥが生成される。ここで、例えば遅延回路ＤＬＹ３の遅延時間をｔｄ２とすると、図１７に示すように、幅ｔｄ２のパルスＥが生成される。且つ、入力信号Ａの幅が狭い場合でも、遅延回路ＤＬＹ２の遅延時間ｔｄ１を十分長く設定することにより、正常な幅のパルスＥを生成可能である。即ち、図１４に示す信号変化検出回路が持つ課題をある程度は回避可能である。
【０００９】
ここで、入力信号Ａの周期をｔＣＰとすると、図１６の信号変化検出回路が正常に動作する条件は次式により与えられる。
【数１】
ｔｄ２−ｔｄ１＜ｔＣＨ＜ｔＣＰ−ｔｄ１ …（１）
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来の信号変化検出回路では、確実な動作を実現するために、回路の段数が多くなり、入力信号に対して出力信号の遅延時間が大きくなるという不利益がある。例えば、同期型ＳＲＡＭのクロックアクセスタイム（Clock Access Time ）のようにクロック信号の立ち上がりエッジからのデータ出力を高速に行う用途では、少ない段数で内部クロック信号を伝送することが重要であり、信号変化検出回路を設けることによる信号遅延を極力少なくすることが重要である。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力クロック信号の波形に依存せず、安定したパルスを生成でき、且つ高速にパルスを発生できる信号変化検出回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号変化検出回路は、入力信号端子と、セット入力端子とリセット入力端子のうち、一方の端子を優先入力とするセットリセットフリップフロップ手段と、入力端子が上記セットリセットフリップフロップの出力とカップリングする遅延手段と、制御端子を有し、上記制御端子に入力される第１のレベルの制御信号に応答して入力信号を保持し、上記制御端子に入力される第２のレベルの制御信号に応答して入力信号を伝達し、上記第１のレベルあるいは第２のレベルのうち何れかのレベルを有する入力信号のみを選択的に伝達する信号伝達制御手段とを有し、信号変化検出信号の出力端子は、上記信号伝達制御手段の出力に結合され、入力信号端子は、上記セットリセットフリップフロップ手段の上記優先入力端子および上記信号伝達制御手段の制御端子に結合され、上記信号伝達制御手段の出力が上記セットリセットフリップフロップ手段の他方の入力端子に結合して構成され、上記入力信号の第１のレベルから第２のレベルへの変化に応じて所定幅のパルス信号を発生し、上記入力信号の第２のレベルから第１のレベルへの変化に対しては上記パルス信号の発生を抑止する。
【００１３】
また、本発明では、好適には、上記信号伝達制御手段の出力信号のうち、第１のレベルまたは第２のレベルの何れか一つを保持する信号保持手段がさらに設けられている。また、好適には、上記第１のレベル或いは第２のレベルのうち、一方のレベルを有する入力信号の伝達のみをクロック制御し、他方のレベル有する入力信号をスルーさせる信号伝達制御手段として、ＣＭＯＳインバータの出力端子と一方の電源端子との間にクロック入力用のトランジスタを設けて構成している。
また、本発明では、優先入力つきセットリセットフリップフロップを電源端子と接地端子間に、一方の駆動能力を他方に対し大きく設定された２個のトランジスタを直列に接続して構成している。
【００１９】
本発明によれば、クロック制御反転手段により入力信号はクロック信号の入力タイミングで反転され、出力される。当該反転信号に応じて、レベル制御手段の出力信号レベルが第２のレベルに保持され、また、上記クロック信号の入力タイミングに応じてレベル制御手段の出力信号レベルが第１のレベルにそれぞれ保持される。レベル制御手段の出力信号のレベル変化エッジ、例えば、上記第１のレベルから上記第２のレベルへの変化エッジが遅延され、遅延された信号がクロック制御反転手段の入力信号として当該クロック制御反転手段に入力される。当該クロック制御反転手段の出力信号は、信号変化検出回路の出力パルスとして、例えば、内部回路に供給される。
【００２０】
これによって、入力信号の波形に依存せず、安定したパルスを生成でき、さらに、クロック入力からパルスの出力までのゲート段数が少なく、パルスの発生を高速に行うことができる。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る信号変化検出回路の第１の実施形態を示す回路図である。
図示のように、本例の信号変化検出回路は、セット優先セットリセットフリップフロップ（以下、単にフリップフロップという）ＲＳＦＦ１と、遅延回路ＤＬＹ１と、高（ハイ）レベルの信号をクロック制御し、低（ロー）レベルの信号を通過させる信号伝達制御回路ＤＣＮＴＬ１と、信号変化検出回路の内部ノードＮＤ01の信号レベルを保持するラッチ回路ＬＡＴ１とにより構成されている。
【００２２】
さらに、伝達制御回路ＤＣＮＴＬ１は、入力信号ＳINにより伝達制御されるｐチャネルＭＯＳトランジスタ（以下、単にｐＭＯＳトランジスタという）ＭＰ１および、データ信号が低レベルのとき、データ信号の反転信号でゲートを制御することにより、低レベルのデータ信号を通過させるｎチャネルＭＯＳトランジスタ（以下、単にｎＭＯＳトランジスタという）ＭＮ１から構成されている。
【００２３】
入力信号ＳINはフリップフロップＲＳＦＦ１のリセット入力端子Ｒに接続されるとともに信号伝達制御回路ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタＭＰ１のゲートおよびラッチ回路ＬＡＴ１を構成するｎＭＯＳトランジスタＭＮ２に接続されている。フリップフロップＲＳＦＦ１の反転出力端子から出力される信号Ｂを遅延回路ＤＬＹ１により遅延した信号Ｂｄが、上記伝達制御回路ＤＣＮＴＬ１のデータ入力端子に入力される。伝達制御回路ＤＣＮＴＬ１の出力端子は直列に接続されている２段のインバータＩＮＶ３およびＩＮＶ４を介して、フリップフロップＲＳＦＦ１のセット入力端子Ｓに接続されている。
【００２４】
ラッチ回路ＬＡＴ１は、上記伝達制御回路ＤＣＮＴＬ１の出力を保持する回路であり、ノードＮＤ01の信号レベルを反転するインバータＩＮＶ２と、ノードＮＤ01と接地端子間に接続され、インバータＩＮＶ２の出力信号を受けてノードＮＤ01の“０”レベル、即ち、ローレベルを保持するためのトランジスタＭＮ２とによって構成されている。
【００２５】
図２は本実施形態の信号変化検出回路の動作を説明するタイミングチャートである。
以下、上記の様にして構成された信号変化検出回路の動作を、図２を参照して説明する。図２において、入力信号ＳINが高レベルのとき、伝達制御回路ＤＣＮＴＬ１のｐＭＯＳトランジスタＭＰ１がオフ状態に保持され、ノードＮＤ01がフローティング状態にある。このとき、ラッチ回路ＬＡＴ１において、ｎＭＯＳトランジスタＭＮ２の寄生容量により、ノードＮＤ01の電位が接地電位ＧＮＤにプルダウンされる。ノードＮＤ01の電位がインバータＩＮＶ２のしきい値電圧より低くなったとき、インバータＩＮＶ２の出力端子がハイレベルに保持され、これに応じてｎＭＯＳトランジスタＭＮ２がオン状態となり、ノードＮＤ01は接地電位ＧＮＤに保持される。これに応じて出力信号ＳOUT がローレベルに設定される。従って、フリップフロップＲＳＦＦ２のセット入力Ｓがローレベルのためそのリセット入力Ｒが有効になる。入力信号ＳINがハイレベルのとき、フリップフロップＲＳＦＦ２の反転出力端子Ｑｚはハイレベルに保持される。即ち、遅延回路ＤＬＹ１の入力信号Ｂはハイレベルであり、その出力信号Ｂｄもハイレベルに保持される。
【００２６】
次いで、入力信号ＳINが"１"から"０"に、即ち、ハイレベルからローレベルに変化すると、伝達制御回路ＤＣＮＴＬ１において、ｐＭＯＳトランジスタＭＰ１が導通し、出力が"１"に反転する。また、出力信号ＳOUT 、即ちフリップフロップＲＳＦＦ１のセット入力Ｓが"１"に変化することにより、フリップフロップＲＳＦＦ１がセットされ、反転出力信号Ｂは"０"に変化する。反転出力信号Ｂを遅延させた信号Ｂｄは、遅延回路ＤＬＹ１の遅延時間τだけ遅れて"０"に反転する。遅延回路ＤＬＹ１の出力信号Ｂｄが"０"に反転すると、伝達制御回路ＤＣＮＴＬ１は入力信号ＳINの信号レベルにかかわらず信号"０"を通過させるため、信号変化検出回路の出力信号ＳOUT は"０"に反転し、ほぼ遅延回路ＤＬＹ１の遅延時間τに相当する幅のパルスを出力する。即ち、図１に示す回路は、入力信号ＳINの"１"から"０"への信号変化（立ち下がりエッジ）を検出する信号変化検出回路として動作する。
【００２７】
なお、ラッチ回路ＬＡＴ１は特に設けなくても、例えば、電源投入後、入力信号の１サイクルの期間にノードＮＤ01の信号レベルが初期設定され、且つ入力信号ＳINがハイレベルの期間が短ければ、ノードＮＤ01の信号レベルは保持されることは容易にわかる。従って、ラッチ回路ＬＡＴ１は本発明の信号変化検出回路の必須の構成要件ではなく、省略することも可能である。
【００２８】
第２実施形態
図３は本発明の第２の実施形態を示す回路図である。本実施形態において、第１の実施形態と異なるのは、フリップフロップＲＳＦＦ２の入力および出力の極性が第１実施形態と逆になることと、伝達制御回路ＤＣＮＴＬ２は入力信号ＳINが"１"（ハイ）レベルのときデータ信号を通過させ、データ信号の"１"レベルを無条件に通過させることと、ラッチ回路ＬＡＴ２はノードＮＤ02の"１"レベル、即ち、ハイレベルを保持することである。
【００２９】
図３に示すように、本実施形態において、伝達制御回路ＤＣＮＴＬ２およびラッチ回路ＬＡＴ２においては、図１に示す第１の実施形態における伝達制御回路ＤＣＮＴＬ１およびラッチ回路ＬＡＴ１のｎＭＯＳトランジスタＭＮ１，ＭＮ２をｐＭＯＳトランジスタＭＰ２，ＭＰ３に、ｐＭＯＳトランジスタＭＰ１をｎＭＯＳトランジスタＭＮ３にそれぞれ置き換え、且つトランジスタＭＰ２，ＭＰ３のソースを電源電圧ＶCCに接続することにより構成できる。
フリップフロップＲＳＦＦ２においては、構成要素が第１の実施形態のフリップフロップＲＳＦＦ１と異なる。フリップフロップＲＳＦＦ２は、ＯＲゲートＯＧＴ１、ＮＡＮＤゲートＮＡＧＴ１，ＮＡＧＴ２により構成されている。
【００３０】
図４は本実施形態の動作を示すタイミングである。図示のように、本実施形態の信号変化検出回路は第１実施形態と全く逆の極性において、入力信号のレベル変化を検出し、信号変化検出信号ＳOUT を発生する。動作の詳細は基本的に第１実施形態とほぼ同じである。以下、図４を参照しつつ、本実施形態の信号変化検出回路の動作を説明する。
【００３１】
入力信号ＳINがローレベルのとき、伝達制御回路ＤＣＮＴＬ２のｎＭＯＳトランジスタＭＮ３がオフ状態に保持され、ノードＮＤ02がフローティング状態にある。このとき、ラッチ回路ＬＡＴ２において、ｐＭＯＳトランジスタＭＰ３の寄生容量により、ノードＮＤ02の電位が電源電圧ＶCCによってプルアップされる。ノードＮＤ02の電位がインバータＩＮＶ２のしきい値電圧を越えたとき、インバータＩＮＶ２の出力端子がローレベルに保持され、これに応じてｐＭＯＳトランジスタＭＰ３がオン状態となり、ノードＮＤ02は電源電圧ＶCCに保持される。これに応じて出力信号ＳOUT がハイレベルに設定される。また、入力信号ＳINがローレベルのとき、フリップフロップＲＳＦＦ２の出力端子Ｑは、ローレベルに保持される。即ち、遅延回路ＤＬＹ２の入力信号Ｂはローレベルであり、その出力信号Ｂｄもローレベルに保持される。
【００３２】
入力信号ＳINがローレベルからハイレベルに切り換わったとき、伝達制御回路ＤＣＮＴＬ２において、ｎＭＯＳトランジスタＭＮ３がオフ状態からオン状態に切り換えられ、ラッチ回路ＬＡＴ２のノードＮＤ02がローレベルに切り換わる。これに応じて、出力信号ＳOUT はハイレベルからローレベルに切り換わる。さらに、フリップフロップＲＳＦＦ２の出力端子Ｑはローレベルからハイレベルに切り換わるので、遅延回路ＤＬＹ２の遅延時間τを経過したあと、その出力信号Ｂｄもハイレベルに切り換えられる。伝達制御回路ＤＣＮＴＬ２において、ハイレベルの信号Ｂｄが入力されると、インバータＩＮＶ１の出力端子がローレベルに保持され、ｐＭＯＳトランジスタＭＰ２がオン状態となる。このため、入力信号ＳINのレベルにかかわらず、ラッチ回路ＬＡＴ２のノードＮＤ02はハイレベルに保持され、これに応じて出力信号ＳOUT もローレベルからハイレベルに切り換わる。
【００３３】
即ち、図４に示すように、本実施形態の信号変化検出回路により、入力信号ＳINがローレベルからハイレベルへの信号変化、即ち、入力信号ＳINの立ち上がりエッジが検出され、それに応じて遅延回路ＤＬＹ２の遅延時間τにより設定された所定の幅を持つ負のパルス信号ＳOUT が出力される。
【００３４】
第３実施形態
図５は本発明に係る信号変化検出回路の第３の実施形態を示す回路図であり、伝達制御回路の変形例を示す回路図である。
図５（ａ）に示す伝達制御回路は、ｐＭＯＳトランジスタＰＴ１とダイオードＤ１により構成されている。本例の伝達制御回路は、クロック信号φが低レベルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、入力Ｄｉｎが低レベルのときに入力Ｄｉｎを出力Ｄｏｕｔに伝達する。
本例の伝達制御回路は、図１に示す第１の実施形態に適用して好適である。
【００３５】
図５（ｂ）に示す伝達制御回路は、ｎＭＯＳトランジスタＮＴ１とダイオードＤ２により構成されている。本例の伝達制御回路は、クロック信号φが高レベルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、入力Ｄｉｎが高レベルのときに入力Ｄｉｎを出力Ｄｏｕｔに伝達する。
本例の伝達制御回路は、図３に示す第２の実施形態に適用して好適である。
なお、図５（ａ），図５（ｂ）に於けるダイオードＤ１，Ｄ２は、ｐｎ接合ダイオードを用いても、ダイオード接続のＭＩＳトランジスタを用いても、また他の整流作用を持つ素子を用いても良い。ＭＩＳトランジスタを用いる場合、例えば、ｎチャネルＭＩＳトランジスタを用いる場合には、正極側にドレイン電極とゲート電極を共通接続し、負極側はソース電極となる。ｐチャネルＭＩＳトランジスタを用いる場合には、正極側をソース電極とし、負極側にドレイン電極とソース電極を共通接続して形成する。
【００３６】
第４実施形態
図６は、伝達制御回路の他の変形例を示す。
図６（ａ）はクロックφが低レベルで入力を出力に伝達し、入力Ｄｉｎが低レベルの時、φのレベルによらず入力を出力に伝達する回路の一例である。本例の伝達制御回路を、上記第１の実施形態に適用して好適である。
図６（ｂ）はクロックφが高レベルで入力を出力に伝達し、入力Dinが高レベルの時、φのレベルによらず入力を出力に伝達する回路の一例である。本例の伝達制御回路を、上記第２の実施形態に適用して好適である。
【００３７】
第５実施形態
優先入力つきセットリセットフリップフロップの例を、図７に示す。
図７（ａ）は優先入力側のトランジスタの駆動能力を他方に対して大きく設定することにより、セット優先にもリセット優先にもなる例である。
同図（ｂ）及び同図（ｃ）はソースフォロア側の入力に対し、他方の入力が優先入力となる例である。通常同一サイズのトランジスタを用いても、十分駆動能力の比はとれる。
【００３８】
第６実施形態
図８は、本発明の第６の実施形態を示す回路図である。
図示のように、本実施形態においては、入力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエッジを検出する信号変化検出回路１０，２０を設けて、これらの信号変化検出回路の検出信号の論理和を取ることにより、入力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエッジの両方を検出する信号変化検出回路４０を実現できる。
【００３９】
図１および図３に示す本発明の第１および第２の実施形態は、それぞれ信号の立ち下がりエッジおよび立ち上がりエッジを検出する信号変化検出回路であって、入力信号ＳＡＤＲの立ち下がりエッジおよび立ち上がりエッジ両方を同時に検出することができない。
なお、ここで入力信号ＳＡＤＲは、例えば、同期型メモリを制御するためのクロック信号、または、メモリのモードを切り換えるための制御信号である。
【００４０】
図８は、本発明の第１、第２の実施形態をアドレス遷移検出回路に応用した回路であり、信号変化検出回路（立ち上がり検出回路）１０は、図３に示す第２の実施形態と同様であり、アドレス入力信号ＳＡＤＲの立ち上がりエッジを検出し、幅τの負のパルス信号Ｓ１０を出力し、信号変化検出回路（立ち下がり検出回路）２０は、図１に示す第１の実施形態と同様であり、アドレス入力信号ＳＡＤＲの立ち下がりエッジを検出し、幅τの正のパルス信号Ｓ２０を出力する。
【００４１】
信号変化検出回路１０の出力信号Ｓ１０が反転され、ＯＲゲート３０の一方の入力端子に入力され、信号変化検出回路２０の出力信号Ｓ２０がそのままＯＲゲート３０の他方の入力端子に入力される。この結果、アドレス入力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエッジの両方に対して、それぞれ幅τのパルス信号が出力され、アドレス信号が変化したことを検出することができる。即ち、図８に示す回路により、アドレス信号の変化を検出するアドレス遷移検出回路ＡＴＤ（Address transition detector ）を構成することができる。
【００４２】
図９は、本実施形態の動作を示す波形図である。
図示のように、アドレス遷移検出回路４０では、アドレス信号ＳＡＤＲが信号変化検出回路１０，２０に入力される。これらの信号変化検出回路１０，２０により、アドレス信号ＳＡＤＲの立ち上がり及び立ち下がりの両方のエッジが検出され、信号のレベル変化を示すパルス信号Ｓ３０がＯＲゲート３０により得られる。
【００４３】
第７実施形態
図１０は本発明に係る信号変化検出回路の第７の実施形態を示す回路図である。
図示のように、本例の信号変化検出回路は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１からなるレベル設定手段、ｐＭＯＳトランジスタＰ２とインバータＩＮＶ１３からなるデータ保持回路（第２のデータ保持手段）、遅延回路ＤＬＹ１０、インバータＩＮＶ１４、さらに、ｐＭＯＳトランジスタＰ３，Ｐ４、ｎＭＯＳトランジスタＮ２からなるクロック制御反転手段、インバータＩＮＶ１１，ＩＮＶ１２からなるデータ保持回路（第１のデータ保持手段）とにより構成されている。
【００４４】
ｐＭＯＳトランジスタＰ３，Ｐ４とｎＭＯＳトランジスタＮ２は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。さらに、ｐＭＯＳトランジスタＰ３のゲートとｎＭＯＳトランジスタＮ２のゲートが、インバータＩＮＶ１４の出力端子、即ち、ノードＮＤ５に接続され、ｐＭＯＳトランジスタＰ４のゲートは、ノードＮＤ１、即ち、クロック信号ＣＫの入力端子に接続されている。
【００４５】
ｐＭＯＳトランジスタＰ４のドレインとｎＭＯＳトランジスタＮ２のドレインがノードＮＤ２に共通に接続され、ノードＮＤ２は、クロック制御反転手段の出力端子を形成している。このように構成されているクロック制御反転手段は、クロック信号ＣＫがローレベルのとき、ノードＮＤ５の信号レベルを反転して、ノードＮＤ２に出力する。クロック信号ＣＫがハイレベルのとき、ノードＮＤ２の直前の信号レベルが保持される。
また、ノードＮＤ５がハイレベルのとき、ｎＭＯＳトランジスタＮ２がオン状態に保持され、ノードＮＤ２がローレベルに保持される。
このように構成されているクロック制御反転手段は、クロック信号ＣＫの入力タイミングに応じて、入力信号を反転して出力するので、クロックドインバータとも呼ばれている。
【００４６】
ノードＮＤ２の出力信号ＯＵＴは、インバータＩＮＶ１１，ＩＮＶ１２からなるデータ保持回路により保持される。そして、保持された信号がノードＮＤ３に出力される。
【００４７】
レベル設定手段において、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１が電源電圧ＶCCと接地電位ＧＮＤ間に直列接続されている。ｐＭＯＳトランジスタＰ１のゲートは、ノードＮＤ３に接続され、ｎＭＯＳトランジスタＮ１のゲートは、ノードＮＤ１、即ちクロック信号ＣＫの入力端子に接続されている。ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１のドレインが共通に接続され、当該接続点により、ノードＮＤ４が形成される。なお、ノードＮＤ４は、レベル設定手段の出力端子を成している。
【００４８】
このように構成されているレベル設定手段において、例えば、ノードＮＤ３がローレベルのとき、ｐＭＯＳトランジスタＰ１がオン状態にあり、ノードＮＤ４がハイレベル、例えば、電源電圧ＶCCレベルに保持される。一方、クロック信号ＣＫがハイレベルのとき、ｎＭＯＳトランジスタＮ１がオン状態にあり、ノードＮＤ４がローレベル、例えば、接地電位ＧＮＤレベルに保持される。
【００４９】
なお、ノードＮＤ３の信号レベルとクロック信号ＣＫのレベルが競合してレベル設定手段に入力された場合に、即ち、ノードＮＤ３がローレベル、且つクロック信号ＣＫがハイレベルに保持されている場合、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１がともにオン状態になる。回路構成上では、ｐＭＯＳトランジスタＰ１の駆動能力がｎＭＯＳトランジスタＮ１より大きく設定されるので、上記の場合において、レベル設定手段の出力端子ＮＤ４がハイレベルに設定される。即ち、レベル設定手段の入力信号が競合した場合、ｐＭＯＳトランジスタＰ１が優先的にオン状態に保持され、レベル設定手段の出力信号がハイレベルに保持される。
【００５０】
ノードＮＤ４の信号レベルは、インバータＩＮＶ１３とｐＭＯＳトランジスタＰ２からなるデータ保持回路により保持される。保持された信号は遅延回路ＤＬＹ１０に入力される。
【００５１】
遅延回路ＤＬＹ１０は、入力信号の立ち上がりエッジに対して、時間ｔd だけ遅延させて、遅延信号を出力する。そして、遅延回路ＤＬＹ１０の出力信号をインバータＩＮＶ１４により反転され、クロック制御反転手段の入力信号としてノードＮＤ５に入力される。
【００５２】
第７の実施形態は、レベル設定手段として、本発明の第１の実施形態を示す図１におけるＲＳＦＦ１を図７（ａ）に示す回路で置き換えた回路を用い、クロック制御反転手段として、やはり本発明の第１の実施形態を示す図１におけるＤＣＮＴＬ１を図６（ｂ）示す回路で置き換えた回路を用いたものと本質的に同じである。異なるのはノードの電位がキャパシタに保持された容量に依存しているためデータ保持のためのデータ保持手段を設けている点にあり、それは図１０に於けるノードＮＤ２のレベルを保持する為のインバータＩＮＶ１２、およびノードＮＤ４のレベルを保持する為のｐＭＯＳトランジスタＰ２である。基本的な動作は実施形態１と同様であるので動作の詳細な説明は省略する。
【００５３】
第８実施形態
図１１は本発明に係る信号変化検出回路の第８の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１０に示す第７の実施形態の信号変化検出回路に較べて、クロック信号ＣＫの入力端子とノードＮＤ１との間にインバータＩＮＶ１５が接続され、さらに，ノードＮＤ２とパルスの出力端子との間に、インバータＩＮＶ１６が接続されている。
なお、本実施形態の他の構成部分は、図１０に示す第７の実施形態と基本的に同じであり、図１１では、回路の同じ構成部分を図１０と同一の符号を用いて表記する。
【００５４】
本実施形態では、クロック信号／ＣＫの入力段にインバータＩＮＶ１５を設けたことにより、クロック信号／ＣＫの波形が不安定な場合に、インバータＩＮＶ１５の論理しきい値電圧により、一旦波形の整形が行われる。即ち、クロック信号／ＣＫのレベルがインバータＩＮＶ１５のしきい値電圧以下の場合、ノードＮＤ１がハイレベルに保持され、クロック信号／ＣＫのレベルがインバータＩＮＶ１５のしきい値電圧を越えた場合、ノードＮＤ１がローレベルに保持される。このため、例えば、クロック信号／ＣＫに低いレベルのノイズが混入している場合、それがある程度除去され、ノイズの影響が抑制される。
【００５５】
さらに、入力したクロック信号／ＣＫの波形が、例えば、装置の特性により歪み、立ち上がり時間および立ち下がり時間が延びた場合でも、インバータＩＮＶ１５の働きにより、ノードＮＤ１の信号の波形の特性がある程度改善され、立ち上がりエッジおよび立ち下がりエッジがともに急峻に整形される。これによって、本実施形態においては、信号変化検出回路の動作安定性がさらに向上する。
【００５６】
また、信号変化検出回路の出力側にインバータＩＮＶ１６を設けることにより、生成されたパルスがインバータＩＮＶ１６を介して、例えば、ＬＳＩの内部回路に供給されるので、出力パルス／ＯＵＴの駆動能力が向上し、且つ供給対象の回路特性によって信号変化検出回路に与える影響を抑制でき、信号変化検出回路の動作安定性が図れる。
【００５７】
なお、本実施形態の信号変化検出回路の動作は、第７の実施形態とほぼ同じであり、ただし、本実施形態では、クロック信号ＣＫの立ち上がりエッジに応じてパルスの生成が始まる。即ち、第７の実施形態に較べて、クロック信号ＣＫが反転して、信号変化検出回路が駆動される。同様に、出力されるパルス信号／ＯＵＴは、第７の実施形態に較べて、波形が反転する。
【００５８】
第９実施形態
図１２は本発明に係る信号変化検出回路の第９の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１１に示す第８の実施形態の信号変化検出回路に較べて異なる点は、クロック信号／ＣＫと電源投入検出信号／ＰＯＮを論理合成手段としてＮＡＮＤ１がＩＮＶ１５にかわって設けられている点である。さらに、ノードＮＤ２とパルスの出力端子との間に、インバータＩＮＶ１６が接続されている。
【００５９】
なお、本実施形態の他の構成部分は、図１１に示す第８の実施形態と基本的に同じであり、図１２では、回路の同じ構成部分を図１１と同一の符号を用いて表記する。動作に関しては／ＰＯＮが“０”レベルのときにＮＤ１が“１”レベルとなり、ＮＤ４を“０”にリセットする以外は第８実施形態と同じである。
【００６０】
第１０実施形態
図１３は本発明に係る信号変化検出回路の第１０の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１１に示す信号変化検出回路の第８実施形態に較べて、トランスファゲートＴＧ１，ＴＧ２およびこれらのトランスファゲートのオン／オフ状態を制御するフューズ回路が新たに設けられている。
【００６１】
トランスファゲートＴＧ１の入力端子は、インバータＩＮＶ１４の出力端子に接続され、出力端子はノードＮＤ５に接続されている。トランスファゲートＴＧ２の入力端子は、インバータＩＮＶ１５の出力端子に接続され、出力端子はノードＮＤ５に接続されている。
【００６２】
フューズＦ１の一方の端子が電源電圧ＶCCに接続され、他方の端子がｎＭＯＳトランジスタＮ３のドレインに接続されている。ｎＭＯＳトランジスタＮ３のソースは接地されている。さらに、インバータＩＮＶ１７の入力端子は、ｎＭＯＳトランジスタＮ３のドレインに接続され、出力端子はｎＭＯＳトランジスタＮ３のゲートとともにノードＮＤ６に接続されている。
【００６３】
トランスファゲートＴＧ１を構成するｐＭＯＳトランジスタとトランスファゲートＴＧ２を構成するｎＭＯＳトランジスタのゲートは、ともにノードＮＤ６に接続され、トランスファゲートＴＧ１を構成するｎＭＯＳトランジスタとトランスファゲートＴＧ２を構成するｐＭＯＳトランジスタのゲートは、ともにインバータＩＮＶ１８の出力端子に接続されている。なお、インバータＩＮＶ１８の入力端子はノードＮＤ６に接続されている。
【００６４】
このため、フューズＦ１が接続した状態では、ノードＮＤ６がローレベルに保持され、インバータＩＮＶ１８の出力端子がハイレベルに保持される。このため、トランスファゲートＴＧ１がオン状態、トランスファゲートＴＧ２がオフ状態にそれぞれ設定される。
【００６５】
これにより、本実施形態の信号変化検出回路は、図１１に示す第８の実施形態とほぼ同じ構成を有しており、第８の実施形態と同様に動作する。即ち、クロック信号／ＣＫの立ち上がりエッジに応じて、遅延回路ＤＬＹ１０の遅延時間ｔd により設定された幅を持つ負のパルス／ＯＵＴが生成される。
【００６６】
一方、フューズＦ１を切断することにより、ノードＮＤ６がハイレベルに保持され、インバータＩＮＶ１８の出力端子をローレベルに保持される。これに応じて、トランスファゲートＴＧ１がオフ状態、トランスファゲートＴＧ２がオン状態にそれぞれ設定される。この場合、インバータＩＮＶ１４の出力端子とノードＮＤ５が分離されて、信号変化検出回路の通常の動作が行われない。ノードＮＤ５とノードＮＤ１にともにインバータＩＮＶ１５の出力端子に接続され、クロック信号ＣＫの反転信号が供給される。
【００６７】
このため、ｐＭＯＳトランジスタＰ３，Ｐ４およびｎＭＯＳトランジスタＮ２から構成されたクロック制御反転手段は、通常のインバータと同じように機能し、インバータＩＮＶ１５の出力信号をさらに反転して、ノードＮＤ２に出力する。この場合に、信号変化検出回路の出力パルス／ＯＵＴは、入力したクロック信号ＣＫの反転信号になる。
【００６８】
このように、フューズＦ１およびその接続、または切断によりオン／オフ状態が制御されるトランスファゲートＴＧ１，ＴＧ２を設けることにより、ＬＳＩテスト時に、例えば、外部から入力したクロック信号ＣＫのパルス幅を可変にして、これに応じてＬＳＩの内部回路に供給されるパルス／ＯＵＴの幅が設定され、それぞれ設定したパルス幅におけるＬＳＩ内部回路の動作を容易に検証することができる。
【００６９】
【発明の効果】
以上説明したように、本発明の信号変化検出回路によれば、入力信号の波形に依存せず、主に、内部の遅延回路の遅延時間によりパルス幅が定まることにより、安定したパルス幅の検出パルス信号を得ることができ、且つ高速にパルスを発生することができる。
【図面の簡単な説明】
【図１】本発明に係る信号変化検出回路の第１の実施形態を示す回路図である。
【図２】図１の信号変化検出回路の動作を示すタイミングチャートである。
【図３】本発明に係る信号変化検出回路の第２の実施形態を示す回路図である。
【図４】図３の信号変化検出回路の動作を示すタイミングチャートである。
【図５】伝達制御回路の変形例を示す回路図である。
【図６】伝達制御回路の他の変形例を示す回路図である。
【図７】フリップフロップの変形例を示す回路図である。
【図８】アドレス遷移検出回路を示す図である。
【図９】図８の検出回路の動作を示すタイミングチャートである。
【図１０】本発明に係る信号変化検出回路の第７の実施形態を示す回路図である。
【図１１】本発明に係る信号変化検出回路の第８の実施形態を示す回路図である。
【図１２】本発明に係る信号変化検出回路の第９の実施形態を示す回路図である。
【図１３】本発明に係る信号変化検出回路の第１０の実施形態を示す回路図である。
【図１４】従来の信号変化検出回路の一例を示す回路図である。
【図１５】図１４の信号変化検出回路の動作を示すタイミングチャートである。
【図１６】従来の信号変化検出回路の他の例を示す回路図である。
【図１７】図１６の信号変化検出回路の動作を示すタイミングチャートである。
【符号の説明】
１０…立ち上がりエッジ検出回路、２０…立ち下がり検出回路、３０…ＯＲゲート、４０…アドレス遷移検出回路、ＤＣＮＴＬ１，ＤＣＮＴＬ２…伝達制御回路、ＲＳＦＦ１，ＲＳＦＦ２…フリップフロップ回路、ＬＡＴ１，ＬＡＴ２…ラッチ回路、ＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ１０…遅延回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ１１，…，ＩＮＶ１８…インバータ、ＡＧＴ１…ＡＮＤゲート、ＯＧＴ１…ＯＲゲート、ＮＲＧＴ１，ＮＲＧＴ２…ＮＯＲゲート、ＮＡＧＴ１，ＮＡＧＴ２，ＮＡＮＤ１…ＮＡＮＤゲート、ＭＰ１，ＭＰ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４…ｐＭＯＳトランジスタ、ＭＮ１，ＭＮ２，Ｎ１，Ｎ２，Ｎ３…ｎＭＯＳトランジスタ、Ｆ１…フューズ、ＶCC…電源電圧、Ｖdd…電源電圧、ＶSS…共通電位、ＧＮＤ…接地電位。
Claims (12)
- 入力信号端子と、
セット入力端子とリセット入力端子のうち、一方の入力端子を優先入力端子とするセットリセットフリップフロップ手段と、
入力端子が上記セットリセットフリップフロップの出力とカップリングする遅延手段と、
制御端子を有し、上記制御端子に入力される第１のレベルの制御信号に応答して入力信号を保持し、上記制御端子に入力される第２のレベルの制御信号に応答して上記入力信号を伝達し、上記第１のレベルあるいは第２のレベルのうち何れかのレベルを有する上記入力信号のみを伝達する信号伝達制御手段とを有し、
信号変化検出信号の出力端子は、上記信号伝達制御手段の出力に結合され、
入力信号端子は、上記セットリセットフリップフロップ手段の上記優先入力端子および上記信号伝達制御手段の制御端子に結合され、
上記信号伝達制御手段の出力が上記セットリセットフリップフロップ手段の他方の入力端子に結合して構成され、
上記入力信号の第１のレベルから第２のレベルへの変化に応じて所定幅のパルス信号を発生し、上記入力信号の第２のレベルから第１のレベルへの変化に対しては上記パルス信号の発生を抑止する
信号変化検出回路。 - 入力信号端子と、
セット入力端子とリセット入力端子のうち、何れか一方の端子を優先入力とするセットリセットフリップフロップ手段と、
入力端子が上記セットリセットフリップフロップの出力とカップリングする遅延手段と、
制御端子を有し、上記制御端子に入力される第１のレベルの制御信号に応答して入力信号を保持し、上記制御端子に入力される第２のレベルの制御信号に応答して上記入力信号を伝達し、上記第１のレベルあるいは第２のレベルのうち何れかのレベルを有する上記入力信号を伝達する信号伝達制御手段と、
上記信号伝達制御手段の出力信号のうち、第１のレベルまたは第２のレベルの何れか一つを保持する信号保持手段とを有し、
信号変化検出信号の出力端子は、上記信号保持手段の出力に結合され、
上記入力信号端子は上記セットリセットフリップフロップ手段の一方の入力端子および上記信号伝達制御手段の制御端子に結合され、
上記信号保持手段の出力端子が上記セットリセットフリップフロップ手段の他方の入力端子に結合して構成され、
入力信号の第１のレベルから第２のレベルへの変化に応じて所定幅のパルス信号を発生し、上記入力信号の第２のレベルから第１のレベルへの変化に対しては上記パルス信号の発生を抑止する
信号変化検出回路。 - 上記信号伝達制御手段は、相補型反転増幅回路の第１の電源端子と第２の電源端子間に上記相補型反転増幅回路を構成するトランジスタと直列に上記制御端子を入力とするトランジスタが接続された
請求項２記載の信号変化検出回路。 - 上記セットリセットフリップフロップ手段は、第１および第２のトランジスタが第１の電源端子と第２の電源端子間に接続され、その接続中点を出力端子とし、上記一方の端子が上記第１または第２のトランジスタのゲート電極に結合した
請求項１記載の信号変化検出回路。 - 上記第１および第２のトランジスタは同一導電型の絶縁ゲート型電界効果トランジスタである
請求項４記載の信号変化検出回路。 - 上記セットリセットフリップフロップ手段は、第１および第２のトランジスタが第１の電源端子と第２の電源端子間に接続され、その接続中点を出力端子とし、上記一方の端子が上記第１または第２のトランジスタのゲート電極に結合した
請求項２記載の信号変化検出回路。 - 上記第１および第２のトランジスタは同一導電型の絶縁ゲート型電界効果トランジスタである
請求項６記載の信号変化検出回路。 - 上記信号伝達手段の出力信号のうち、第１のレベルまたは第２のレベルの何れか一つを保持する信号保持手段を有する
請求項１記載の信号変化検出回路。 - 上記信号保持手段は、ドレインが上記信号伝達制御手段の出力端子に接続され、ソースが第２の電源電圧に接続され、ゲートに上記信号伝達制御手段の出力信号の反転信号が印加されるトランジスタを有する
請求項８記載の信号変化検出回路。 - 上記信号保持手段は、ドレインが上記信号伝達制御手段の出力端子に接続され、ソースが第１の電源電圧に接続され、ゲートに上記信号伝達制御手段の出力信号の反転信号が印加されるトランジスタを有する
請求項２記載の信号変化検出回路。 - 初期状態時に、上記信号保持手段の出力信号を所定のレベルに設定する初期設定手段を有する
請求項８記載の信号変化検出回路。 - 初期状態時に、上記信号保持手段の出力信号を所定のレベルに設定する初期設定手段を有する
請求項２記載の信号変化検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11377198A JP3903588B2 (ja) | 1997-07-31 | 1998-04-23 | 信号変化検出回路 |
| US09/124,830 US6081144A (en) | 1997-07-31 | 1998-07-30 | Signal change detection circuit |
| EP98401965A EP0895356A3 (de) | 1997-07-31 | 1998-07-31 | Signalwechsel-Erkennungsschaltung |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20618697 | 1997-07-31 | ||
| JP9-206186 | 1997-07-31 | ||
| JP9-248450 | 1997-09-12 | ||
| JP24845097 | 1997-09-12 | ||
| JP35791697 | 1997-12-25 | ||
| JP9-357916 | 1997-12-25 | ||
| JP11377198A JP3903588B2 (ja) | 1997-07-31 | 1998-04-23 | 信号変化検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243328A JPH11243328A (ja) | 1999-09-07 |
| JP3903588B2 true JP3903588B2 (ja) | 2007-04-11 |
Family
ID=27470111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11377198A Expired - Fee Related JP3903588B2 (ja) | 1997-07-31 | 1998-04-23 | 信号変化検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6081144A (ja) |
| EP (1) | EP0895356A3 (ja) |
| JP (1) | JP3903588B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803578B2 (en) | 2011-12-02 | 2014-08-12 | International Business Machines Corporation | Pulse width adjusting circuit and method |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566925B2 (en) * | 1995-10-25 | 2003-05-20 | Mosaid Technologies Incorporated | Duty-cycle regulator |
| US20010031229A1 (en) * | 1998-10-20 | 2001-10-18 | Spjut Reed E. | UV-enhanced, in-line, infrared phosphorous diffusion furnace |
| US6831493B2 (en) * | 1998-10-30 | 2004-12-14 | Mosaid Technologies Incorporated | Duty cycle regulator |
| CA2250538A1 (en) * | 1998-10-30 | 2000-04-30 | Mosaid Technologies Incorporated | Duty cycle regulator |
| KR100350766B1 (ko) * | 1999-11-22 | 2002-08-28 | 주식회사 하이닉스반도체 | 펄스 발생기 |
| AU2001249785A1 (en) * | 2000-04-03 | 2001-10-15 | Flint Hills Scientific, L.L.C. | Method, computer program, and system for automated real-time signal analysis fordetection, quantification, and prediction of signal changes |
| US6768969B1 (en) * | 2000-04-03 | 2004-07-27 | Flint Hills Scientific, L.L.C. | Method, computer program, and system for automated real-time signal analysis for detection, quantification, and prediction of signal changes |
| JP2002049345A (ja) * | 2000-08-04 | 2002-02-15 | Kawasaki Microelectronics Kk | パターン出力回路およびパターン出力方法 |
| JP4632114B2 (ja) * | 2003-11-25 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| US8190251B2 (en) * | 2006-03-24 | 2012-05-29 | Medtronic, Inc. | Method and apparatus for the treatment of movement disorders |
| US7761145B2 (en) * | 2006-04-21 | 2010-07-20 | Medtronic, Inc. | Method and apparatus for detection of nervous system disorders |
| US20070249953A1 (en) * | 2006-04-21 | 2007-10-25 | Medtronic, Inc. | Method and apparatus for detection of nervous system disorders |
| US7764989B2 (en) * | 2006-04-21 | 2010-07-27 | Medtronic, Inc. | Method and apparatus for detection of nervous system disorders |
| US8165683B2 (en) | 2006-04-21 | 2012-04-24 | Medtronic, Inc. | Method and apparatus for detection of nervous system disorders |
| US20070249956A1 (en) * | 2006-04-21 | 2007-10-25 | Medtronic, Inc. | Method and apparatus for detection of nervous system disorders |
| US7761146B2 (en) * | 2006-04-21 | 2010-07-20 | Medtronic, Inc. | Method and apparatus for detection of nervous system disorders |
| JP2009021870A (ja) * | 2007-07-12 | 2009-01-29 | Sony Corp | 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127329A (en) * | 1981-01-30 | 1982-08-07 | Nec Corp | Multivibrator circuit |
| US4583008A (en) * | 1983-02-25 | 1986-04-15 | Harris Corporation | Retriggerable edge detector for edge-actuated internally clocked parts |
| JPH01144719A (ja) * | 1987-11-30 | 1989-06-07 | Toshiba Corp | リトリガブル・マルチバイブレータ |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
| US5218237A (en) * | 1992-01-02 | 1993-06-08 | Etron Technology Inc. | Circuit forming output pulse a selected delay after initiating pulse |
| EP0558079B1 (en) * | 1992-02-28 | 1998-04-15 | Sony Corporation | Semiconductor memory device with address transition detector |
| US5306958A (en) * | 1992-05-06 | 1994-04-26 | Alliance Semiconductor Corporation | High-speed address transition detection circuit |
| US5306963A (en) * | 1992-06-19 | 1994-04-26 | Intel Corporation | Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory |
| KR970003810B1 (ko) * | 1993-04-14 | 1997-03-22 | 삼성전자 주식회사 | 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 |
| US5357204A (en) * | 1993-09-01 | 1994-10-18 | Intel Corporation | One-shot clock generator circuit |
| US5642068A (en) * | 1994-08-08 | 1997-06-24 | Mosaid Technologies Incorporated | Clock period dependent pulse generator |
| JPH0969291A (ja) * | 1995-06-19 | 1997-03-11 | Oki Electric Ind Co Ltd | アドレス信号遷移検出回路 |
| US5606269A (en) * | 1995-10-26 | 1997-02-25 | International Business Machines Corporation | Non-delay based address transition detector (ATD) |
-
1998
- 1998-04-23 JP JP11377198A patent/JP3903588B2/ja not_active Expired - Fee Related
- 1998-07-30 US US09/124,830 patent/US6081144A/en not_active Expired - Fee Related
- 1998-07-31 EP EP98401965A patent/EP0895356A3/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803578B2 (en) | 2011-12-02 | 2014-08-12 | International Business Machines Corporation | Pulse width adjusting circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11243328A (ja) | 1999-09-07 |
| EP0895356A3 (de) | 1999-03-17 |
| US6081144A (en) | 2000-06-27 |
| EP0895356A2 (en) | 1999-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3903588B2 (ja) | 信号変化検出回路 | |
| US6018264A (en) | Pumping circuit with amplitude limited to prevent an over pumping for semiconductor device | |
| US7583123B2 (en) | High-speed flip-flop circuit | |
| US20080074151A1 (en) | Dual-edge-triggered, clock-gated logic circuit and method | |
| US6222411B1 (en) | Integrated circuit devices having synchronized signal generators therein | |
| JP3764135B2 (ja) | レベルシフタ | |
| US6853228B2 (en) | Flip-flop circuit | |
| KR20000065711A (ko) | 펄스발생기를 채용한 내부클럭신호 발생회로 | |
| JPH11203869A (ja) | 半導体装置のモードレジスターセット回路及び動作モードの設定方法 | |
| JP2002091604A (ja) | クロック発生回路 | |
| US10560084B2 (en) | Level shift circuit | |
| US20120114068A1 (en) | Flip-flop including keeper circuit | |
| US6580312B1 (en) | Apparatus for generating stable high voltage signal | |
| US7528630B2 (en) | High speed flip-flop | |
| US6486713B2 (en) | Differential input buffer with auxiliary bias pulser circuit | |
| US5734282A (en) | Address transition detection circuit | |
| US7084684B2 (en) | Delay stage insensitive to operating voltage and delay circuit including the same | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| US11271549B2 (en) | Semiconductor device for controlling voltage at an input node of a circuit during a low power mode | |
| KR20010004957A (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| US6134686A (en) | Technique to detect drive strength of input pin | |
| JP3061969B2 (ja) | 半導体集積回路 | |
| US5576643A (en) | Data transfer circuit device | |
| US5652535A (en) | Non-overlaping signal generation circuit | |
| US20050134342A1 (en) | Circuit and method for generating a signal pulse |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050117 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070101 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |