JPH077394A - 波形整形回路 - Google Patents
波形整形回路Info
- Publication number
- JPH077394A JPH077394A JP14629193A JP14629193A JPH077394A JP H077394 A JPH077394 A JP H077394A JP 14629193 A JP14629193 A JP 14629193A JP 14629193 A JP14629193 A JP 14629193A JP H077394 A JPH077394 A JP H077394A
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- JP
- Japan
- Prior art keywords
- inverter
- output
- pulse
- clock pulse
- voltage
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 クロックパルスのデューティ比を５０％に保
つ。 【構成】 ２組のＰチャンネル型及びＮチャンネル型の
ＭＯＳトランジスタ１１〜１４が直列接続されてインバ
ータ１０を成し、トランジスタ１１、１３のゲートに発
振器からのクロックパルスφ0が入力される。インバー
タ１０の出力するクロックパルスφ1及びその反転パル
ス＊φ1は、フリップフロップ１５を通してローパスフ
ィルタ１９に入力され、各パルスφ1、＊φ1に応じた電
圧Ｖ1、Ｖ2に変換される。そして、これらの電圧Ｖ1、
Ｖ2がコンパレータ２４に入力されて比較され、その比
較出力ＤＣが制御電圧ＶDに変換されてインバータ１０
のＭＯＳトランジスタ１２、１４のゲートに印加され
る。
つ。 【構成】 ２組のＰチャンネル型及びＮチャンネル型の
ＭＯＳトランジスタ１１〜１４が直列接続されてインバ
ータ１０を成し、トランジスタ１１、１３のゲートに発
振器からのクロックパルスφ0が入力される。インバー
タ１０の出力するクロックパルスφ1及びその反転パル
ス＊φ1は、フリップフロップ１５を通してローパスフ
ィルタ１９に入力され、各パルスφ1、＊φ1に応じた電
圧Ｖ1、Ｖ2に変換される。そして、これらの電圧Ｖ1、
Ｖ2がコンパレータ２４に入力されて比較され、その比
較出力ＤＣが制御電圧ＶDに変換されてインバータ１０
のＭＯＳトランジスタ１２、１４のゲートに印加され
る。
Description
【０００１】
【産業上の利用分野】本発明は、発振器の出力するクロ
ックパルスのデューティ比を制御する波形整形回路に関
する。
ックパルスのデューティ比を制御する波形整形回路に関
する。
【０００２】
【従来の技術】一定周期の基準クロックに対して周波数
追尾を行う位相ロックループにおいては、制御電圧に応
じて発振周波数が変化する電圧制御発振器と、この発振
器の出力を基準クロックと位相比較する位相比較器と、
位相比較器の出力を制御電圧に変えて発振器に与えるロ
ーパスフィルタとによって閉ループが構成される。この
ような位相ロックループを集積化する際には、回路構成
の容易さから、複数のＣＭＯＳインバータが直列接続さ
れるリングオシレータにより電圧制御発振器が構成され
る。
追尾を行う位相ロックループにおいては、制御電圧に応
じて発振周波数が変化する電圧制御発振器と、この発振
器の出力を基準クロックと位相比較する位相比較器と、
位相比較器の出力を制御電圧に変えて発振器に与えるロ
ーパスフィルタとによって閉ループが構成される。この
ような位相ロックループを集積化する際には、回路構成
の容易さから、複数のＣＭＯＳインバータが直列接続さ
れるリングオシレータにより電圧制御発振器が構成され
る。
【０００３】図２は、リングオシレータを用いた電圧制
御発振器の回路図である。Ｐチャンネル型のＭＯＳトラ
ンジスタ１とＮチャンネル型のＭＯＳトランジスタ２と
が直列に接続されたＣＭＯＳインバータ３は、奇数個が
直列に接続され、入力信号に対して一定期間遅れ、且つ
反転する出力信号を得るようにしている。この出力信号
は、入力側に帰還されることで、各ＣＭＯＳインバータ
３の遅延時間の合計に対応した周期で発振するリングオ
シレータが構成される。一方、各ＣＭＯＳインバータ３
の接地側には、制御電圧ＶCをゲートに受けるＮチャン
ネル型のＭＯＳトランジスタ４がそれぞれ直列に接続さ
れ、各ＣＭＯＳインバータ３の遅延時間の制御を可能に
している。例えば、制御電圧ＶCに応じてＭＯＳトラン
ジスタ４の抵抗値が高くなると、ＣＭＯＳインバータ３
から接地側に流れる電流が制限されるため、出力の立ち
下がりが遅れて遅延時間は長くなる。従って、制御電圧
ＶCの設定によってリングオシレータの出力するクロッ
クパルスφ0の周波数を変更できるようになる。
御発振器の回路図である。Ｐチャンネル型のＭＯＳトラ
ンジスタ１とＮチャンネル型のＭＯＳトランジスタ２と
が直列に接続されたＣＭＯＳインバータ３は、奇数個が
直列に接続され、入力信号に対して一定期間遅れ、且つ
反転する出力信号を得るようにしている。この出力信号
は、入力側に帰還されることで、各ＣＭＯＳインバータ
３の遅延時間の合計に対応した周期で発振するリングオ
シレータが構成される。一方、各ＣＭＯＳインバータ３
の接地側には、制御電圧ＶCをゲートに受けるＮチャン
ネル型のＭＯＳトランジスタ４がそれぞれ直列に接続さ
れ、各ＣＭＯＳインバータ３の遅延時間の制御を可能に
している。例えば、制御電圧ＶCに応じてＭＯＳトラン
ジスタ４の抵抗値が高くなると、ＣＭＯＳインバータ３
から接地側に流れる電流が制限されるため、出力の立ち
下がりが遅れて遅延時間は長くなる。従って、制御電圧
ＶCの設定によってリングオシレータの出力するクロッ
クパルスφ0の周波数を変更できるようになる。
【０００４】
【発明が解決しようとする課題】ところで、クロックパ
ルスφ0の周波数は、制御電圧ＶCに応答する各ＣＭＯＳ
インバータ３の出力の立ち下がりタイミングの変更によ
って可変設定されることから、クロックパルスφ0のデ
ューティ比が５０％かるずれる場合が生じる。デューテ
ィ比が５０％からずれたクロックパルスφ0について
は、信号処理のシステムクロックとして用いる際、パル
スの立ち上がり及びは立ち下がりの両方のタイミングを
同時に利用することができず、高速での信号処理には対
応できない。これは、パルスの立ち上がりのタイミング
から次の立ち下がりのタイミングまでの時間と、立ち下
がりのタイミングから次の立ち上がりのタイミングまで
の時間が等しくならないためである。クロックパルスφ
0のデューティ比が５０％であれば、立ち上がりのタイ
ミングと立ち下がりのタイミングとの間が常に一定の周
期となり、両タイミングを利用できるため、信号処理の
高速化が望める。
ルスφ0の周波数は、制御電圧ＶCに応答する各ＣＭＯＳ
インバータ３の出力の立ち下がりタイミングの変更によ
って可変設定されることから、クロックパルスφ0のデ
ューティ比が５０％かるずれる場合が生じる。デューテ
ィ比が５０％からずれたクロックパルスφ0について
は、信号処理のシステムクロックとして用いる際、パル
スの立ち上がり及びは立ち下がりの両方のタイミングを
同時に利用することができず、高速での信号処理には対
応できない。これは、パルスの立ち上がりのタイミング
から次の立ち下がりのタイミングまでの時間と、立ち下
がりのタイミングから次の立ち上がりのタイミングまで
の時間が等しくならないためである。クロックパルスφ
0のデューティ比が５０％であれば、立ち上がりのタイ
ミングと立ち下がりのタイミングとの間が常に一定の周
期となり、両タイミングを利用できるため、信号処理の
高速化が望める。
【０００５】そこで本発明は、発振器が出力するクロッ
クパルスのデューティ比を５０％に近付け、立ち上がり
及び立ち下がりの両タイミングを利用できるクロックパ
ルスを得ることを目的とする。
クパルスのデューティ比を５０％に近付け、立ち上がり
及び立ち下がりの両タイミングを利用できるクロックパ
ルスを得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電源及び接地間に少なくとも２組のＰチャンネル型
及びＮチャンネル型のトランジスタが直列に接続され、
一方の組のトランジスタのゲートに与えられるクロック
パルスの立ち上がりあるいは立ち下がりのタイミングを
他方の組のトランジスタのゲートに与えられる制御電圧
に従って制御するインバータと、このインバータの出力
パルス及びその反転パルスから、それぞれのデューティ
比に応じた第１及び第２の電圧を得るローパスフィルタ
と、これら第１及び第２の電圧の互いの差に応答し、出
力を制御電圧として上記インバータの他方の組のトラン
ジスタのゲートに与えるコンパレータと、を備えること
にある。
解決するために成されたもので、その特徴とするところ
は、電源及び接地間に少なくとも２組のＰチャンネル型
及びＮチャンネル型のトランジスタが直列に接続され、
一方の組のトランジスタのゲートに与えられるクロック
パルスの立ち上がりあるいは立ち下がりのタイミングを
他方の組のトランジスタのゲートに与えられる制御電圧
に従って制御するインバータと、このインバータの出力
パルス及びその反転パルスから、それぞれのデューティ
比に応じた第１及び第２の電圧を得るローパスフィルタ
と、これら第１及び第２の電圧の互いの差に応答し、出
力を制御電圧として上記インバータの他方の組のトラン
ジスタのゲートに与えるコンパレータと、を備えること
にある。
【０００７】
【作用】本発明によれば、クロックパルスのデューティ
比が５０％から外れると、ローパスフィルタから得られ
る第１及び第２の直流電圧に差が生じてコンパレータの
出力が変化し、これに伴って制御電圧が変化するため、
クロックパルスのデューティ比を５０％に近付けるよう
にインバータの出力の立ち上がり及び立ち下がりのタイ
ミングが変更される。
比が５０％から外れると、ローパスフィルタから得られ
る第１及び第２の直流電圧に差が生じてコンパレータの
出力が変化し、これに伴って制御電圧が変化するため、
クロックパルスのデューティ比を５０％に近付けるよう
にインバータの出力の立ち上がり及び立ち下がりのタイ
ミングが変更される。
【０００８】
【実施例】図１は、本発明の波形整形回路の構成を示す
回路図である。発振器からのクロックパルスφ0を受け
るインバータ１０は、電源側に直列に接続された２つの
Ｐチャンネル型のＭＯＳトランジスタ１１、１２及び、
接地側に直列に接続された２つのＮチャンネル型のＭＯ
Ｓトランジスタ１３、１４により構成される。電源側及
び接地側に接続されるＭＯＳトランジスタ１１、１３の
ゲートにはクロックパルスφ0が入力され、残るＭＯＳ
トランジスタ１２、１４のゲートには、後述するコンパ
レータ２４の出力から得られる制御電圧ＶDが印加され
る。そして、ＭＯＳトランジスタ１２とＭＯＳトランジ
スタ１４との接続点から、波形整形されたクロックパル
スφ1を出力する。このクロックパルスφ1を受けるフリ
ップフロップ１５は、一対のＮＯＲゲート１６、１７か
らなり、ＮＯＲゲート１６側に入力されるクロックパル
スφ1と、インバータ１８を介してＮＯＲゲート１７側
に入力されるクロックパルスφ1の反転パルス＊φ1との
立ち上がり及び立ち下がりのタイミングを一致させる。
即ち、反転パルス＊φ1がインバータ１８の遅延分だけ
クロックパルスφ1に対して遅れるため、フリップフロ
ップ１５を通すことによって互いの立ち上がり及び立ち
下がりのタイミングを一致させるようにしている。この
フリップフロップ１５の反転出力及び非反転出力を受け
るローパスフィルタ１９は、それぞれの出力に対して抵
抗２０、２１が直列に接続されると共に、各抵抗２０、
２１の出力側にコンデンサ２２、２３が接続され、クロ
ックパルスφ1及び反転パルス＊φ1に従う電圧Ｖ1、Ｖ2
を発生する。そして、コンパレータ２４は、ローパスフ
ィルタ１９から出力される２種類の電圧Ｖ1、Ｖ2を比較
し、その比較結果ＤＣをコンデンサ２５及び抵抗２６に
より制御電圧ＶDに変えてインバータ１０に帰還する。
回路図である。発振器からのクロックパルスφ0を受け
るインバータ１０は、電源側に直列に接続された２つの
Ｐチャンネル型のＭＯＳトランジスタ１１、１２及び、
接地側に直列に接続された２つのＮチャンネル型のＭＯ
Ｓトランジスタ１３、１４により構成される。電源側及
び接地側に接続されるＭＯＳトランジスタ１１、１３の
ゲートにはクロックパルスφ0が入力され、残るＭＯＳ
トランジスタ１２、１４のゲートには、後述するコンパ
レータ２４の出力から得られる制御電圧ＶDが印加され
る。そして、ＭＯＳトランジスタ１２とＭＯＳトランジ
スタ１４との接続点から、波形整形されたクロックパル
スφ1を出力する。このクロックパルスφ1を受けるフリ
ップフロップ１５は、一対のＮＯＲゲート１６、１７か
らなり、ＮＯＲゲート１６側に入力されるクロックパル
スφ1と、インバータ１８を介してＮＯＲゲート１７側
に入力されるクロックパルスφ1の反転パルス＊φ1との
立ち上がり及び立ち下がりのタイミングを一致させる。
即ち、反転パルス＊φ1がインバータ１８の遅延分だけ
クロックパルスφ1に対して遅れるため、フリップフロ
ップ１５を通すことによって互いの立ち上がり及び立ち
下がりのタイミングを一致させるようにしている。この
フリップフロップ１５の反転出力及び非反転出力を受け
るローパスフィルタ１９は、それぞれの出力に対して抵
抗２０、２１が直列に接続されると共に、各抵抗２０、
２１の出力側にコンデンサ２２、２３が接続され、クロ
ックパルスφ1及び反転パルス＊φ1に従う電圧Ｖ1、Ｖ2
を発生する。そして、コンパレータ２４は、ローパスフ
ィルタ１９から出力される２種類の電圧Ｖ1、Ｖ2を比較
し、その比較結果ＤＣをコンデンサ２５及び抵抗２６に
より制御電圧ＶDに変えてインバータ１０に帰還する。
【０００９】以上の波形整形回路において、クロックパ
ルスφ1のデューティ比が５０％より大きくなると、ク
ロックパルスφ1に従う電圧Ｖ1が反転パルス＊φ1に従
う電圧Ｖ2より低くなり、コンパレータ２４の出力ＤＣ
が立ち上がって制御電圧ＶDが上昇する。制御電圧ＶDが
高くなると、インバータ１０のＭＯＳトランジスタ１２
がオフする傾向となると同時に、ＭＯＳトランジスタ１
４がオンする傾向となるため、インバータ１０の出力の
立ち上がりが遅くなると共に立ち下がりが早くなる。逆
に、クロックパルスφ1のデューティ比が５０％より小
さくなると、電圧Ｖ1が電圧Ｖ2より高くなり、コンパレ
ータ２４の出力ＤＣが立ち下がって制御電圧ＶDが低下
する。制御電圧ＶDが低くなると、インバータ１０のＭ
ＯＳトランジスタ１２がオンする傾向となると同時に、
ＭＯＳトランジスタ１４がオフする傾向となり、インバ
ータ１０の出力の立ち上がりが早くなると共に立ち下が
りが遅くなる。従って、クロックパルスφ1のデューテ
ィ比が５０％からずれると、インバータ１０は、そのず
れを補償するように出力の立ち上がり及び立ち下がりの
タイミングを変更し、インバータ１０の出力であるクロ
ックパルスφ1のデューティ比を５０％に近付けるよう
に働く。
ルスφ1のデューティ比が５０％より大きくなると、ク
ロックパルスφ1に従う電圧Ｖ1が反転パルス＊φ1に従
う電圧Ｖ2より低くなり、コンパレータ２４の出力ＤＣ
が立ち上がって制御電圧ＶDが上昇する。制御電圧ＶDが
高くなると、インバータ１０のＭＯＳトランジスタ１２
がオフする傾向となると同時に、ＭＯＳトランジスタ１
４がオンする傾向となるため、インバータ１０の出力の
立ち上がりが遅くなると共に立ち下がりが早くなる。逆
に、クロックパルスφ1のデューティ比が５０％より小
さくなると、電圧Ｖ1が電圧Ｖ2より高くなり、コンパレ
ータ２４の出力ＤＣが立ち下がって制御電圧ＶDが低下
する。制御電圧ＶDが低くなると、インバータ１０のＭ
ＯＳトランジスタ１２がオンする傾向となると同時に、
ＭＯＳトランジスタ１４がオフする傾向となり、インバ
ータ１０の出力の立ち上がりが早くなると共に立ち下が
りが遅くなる。従って、クロックパルスφ1のデューテ
ィ比が５０％からずれると、インバータ１０は、そのず
れを補償するように出力の立ち上がり及び立ち下がりの
タイミングを変更し、インバータ１０の出力であるクロ
ックパルスφ1のデューティ比を５０％に近付けるよう
に働く。
【００１０】尚、インバータ１０から出力されるクロッ
クパルスφ1は、発振器側から入力されるクロックパル
スφ0に対して逆位相となるが、周知のＣＭＯＳインバ
ータを介してクロックパルスφ1を取り出すようにすれ
ば容易に同位相とすることができる。
クパルスφ1は、発振器側から入力されるクロックパル
スφ0に対して逆位相となるが、周知のＣＭＯＳインバ
ータを介してクロックパルスφ1を取り出すようにすれ
ば容易に同位相とすることができる。
【００１１】
【発明の効果】本発明によれば、電圧制御発振器から出
力されるクロックパルスのデューティ比を常に５０％に
保つことができ、このクロックパルスを信号処理のシス
テムクロックとして用いる場合には、立ち上がり及び立
ち下がりのそれぞれのタイミングを利用することができ
る。従って、高速での信号処理に対応できる。
力されるクロックパルスのデューティ比を常に５０％に
保つことができ、このクロックパルスを信号処理のシス
テムクロックとして用いる場合には、立ち上がり及び立
ち下がりのそれぞれのタイミングを利用することができ
る。従って、高速での信号処理に対応できる。
【図１】本発明の波形整形回路の回路図である。
【図２】電圧制御発振器の回路図である。
１、１１、１２ Ｐチャンネル型ＭＯＳトランジスタ ２、４、１３、１４ Ｎチャンネル型ＭＯＳトランジス
タ ３、１０、１８ インバータ １５ フリップフロップ １６、１７ ＮＯＲゲート １９ ローパスフィルタ ２０、２１、２６ 抵抗 ２２、２３、２５ コンデンサ ２４ コンパレータ
タ ３、１０、１８ インバータ １５ フリップフロップ １６、１７ ＮＯＲゲート １９ ローパスフィルタ ２０、２１、２６ 抵抗 ２２、２３、２５ コンデンサ ２４ コンパレータ
Claims (2)
- 【請求項１】 発振器から出力されるクロックパルスの
デューティ比を整える波形整形回路であって、電源及び
接地間に少なくとも２組のＰチャンネル型及びＮチャン
ネル型のトランジスタが直列に接続され、一方の組のト
ランジスタのゲートに与えられる上記クロックパルスの
立ち上がりあるいは立ち下がりのタイミングを他方の組
のトランジスタのゲートに与えられる制御電圧に従って
制御するインバータと、このインバータの出力パルス及
びその反転パルスから、それぞれのデューティ比に応じ
た第１及び第２の電圧を得るローパスフィルタと、これ
ら第１及び第２の電圧の互いの差に応答し、出力を上記
インバータの他方の組のトランジスタのゲートに与える
コンパレータと、を備えることを特徴とする波形整形回
路。 - 【請求項２】 上記インバータの出力パルスとその反転
パルスとの立ち上がり及び立ち下がりのタイミングを一
致させる手段を備えたことを特徴とする請求項１記載の
波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14629193A JPH077394A (ja) | 1993-06-17 | 1993-06-17 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14629193A JPH077394A (ja) | 1993-06-17 | 1993-06-17 | 波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077394A true JPH077394A (ja) | 1995-01-10 |
Family
ID=15404365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14629193A Pending JPH077394A (ja) | 1993-06-17 | 1993-06-17 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077394A (ja) |
-
1993
- 1993-06-17 JP JP14629193A patent/JPH077394A/ja active Pending
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