JP2009141955A - Ｄｌｌ回路およびその制御方法 - Google Patents

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Abstract

【課題】より向上したデューティ比特性を有するクロックを生成する。
【解決手段】本発明は、デュアルループタイプ（Dual Loop Type）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段とを含む。
【選択図】図１

Description

本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路およびその制御方法に関し、より詳しくは、外部クロックに対して位相が先行する内部クロックを生成するＤＬＬ回路およびその制御方法に関する。
一般的に、ＤＬＬ回路は、外部クロックを変換して得た基準クロックに対して一定の時間位相が先行する内部クロックを提供するのに用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファおよび伝送ラインを介して遅延することによって外部クロックとの位相差が発生するようになり、これによって出力データアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路は、このように有効データ出力区間を増加させるために、内部クロックの位相を外部クロックに対して所定の時間先行するように制御する機能を実行する（例えば特許文献１）。
ＤＬＬ回路から出力されるクロックのデューティ比（Ｄｕｔｙ Ｒａｔｉｏ）は、正確に定められた比率（例えば、５０：５０）を維持しないとＤＬＬ回路の動作効率の低下が防止できない。しかし、ＤＬＬ回路外部のジッター（Ｊｉｔｔｅｒ）特性およびＤＬＬ回路内部の遅延素子が有する不均一な遅延値などによってＤＬＬ回路の出力クロックのデューティ比が歪みやすくなる。このような副作用を防止するために、従来のＤＬＬ回路は、デューティーサイクル補正装置を備えて出力クロックのデューティ比が定められた比率を有するようにする動作を行った。しかし、従来のＤＬＬ回路に備えられたデューティーサイクル補正装置は、専有面積が大きく、動作時間が長く、低電力化の実現時における動作特性が低下するなどの問題点を有していた。半導体集積回路の高速化、高集積化、および低電力化の傾向に応じてより向上した正確度のデューティ比を有するクロックの実現が求められており、それに伴ってより効率的なデューティーサイクル補正能力を有するＤＬＬ回路が求められている。
特開平８−１４７９６７号公報
本発明は、上述した問題点を解決するために案出されたものであって、より向上したデューティ比特性を有するクロックを生成するＤＬＬ回路およびその制御方法を提供することに他の技術的課題がある。
上述した技術的課題を達成するための本発明の一実施形態に係るＤＬＬ回路は、デュアルループタイプ（Ｄｕａｌ Ｌｏｏｐ Ｔｙｐｅ）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段と、を含むことを特徴とする。
また、本発明の他の実施形態に係るＤＬＬ回路は、デュアルループタイプのＤＬＬ回路であって、第１位相検知信号に応答して第１遅延制御信号を生成し、その後前記第１遅延制御信号が指示する遅延量と基準クロックの反周期だけの遅延量を加えた遅延量を指示する第２遅延制御信号を生成する遅延制御手段と、前記第１遅延制御信号に応答し、前記基準クロックを遅延させて第１遅延クロックを生成する第１遅延ラインと、前記第２遅延制御信号に応答し、前記基準クロックを遅延させて第２遅延クロックを生成する第２遅延ラインと、前記第１遅延クロックと前記第２遅延クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段と、を含むことを特徴とする。
また、本発明のまた他の実施形態に係るＤＬＬ回路は、基準クロックを第１遅延量だけ遅延させて第１遅延クロックを生成する第１フィードバックループと、前記基準クロックを第２遅延量だけ遅延させて第２遅延クロックを生成し、前記第１遅延クロックに対する遅延量情報と半周期情報信号に応答し、前記基準クロックを遅延させて前記第２遅延クロックを再び生成する第２フィードバックループと、前記第１遅延量に対する情報と前記第２遅延量に対する情報を用い、前記基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延クロックと前記第２遅延クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段と、を含むことを特徴とする。
また、本発明のまた他の実施形態に係るＤＬＬ回路の制御方法は、デュアルループタイプのＤＬＬ回路を制御する方法であって、第１位相検知信号と第２位相検知信号に応答して第１遅延ラインと第２遅延ラインの遅延量を制御するステップと、前記第１遅延ラインの遅延量情報と前記第２遅延ラインの遅延量情報に応じて基準クロックの半周期情報を抽出するステップと、前記半周期情報および前記第１遅延ラインの遅延量情報に応答して前記第２遅延ラインの遅延量を再び制御するステップと、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを生成するステップと、を含むことを特徴とする。
以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳細に説明する。
図１を参照すれば、本発明の一実施形態に係るＤＬＬ回路は、クロック入力バッファ１００、第１遅延ライン１１０、第１遅延補償手段１２０、第１位相検知手段１３０、第１遅延制御手段１４０、第２遅延ライン２１０、第２遅延補償手段２２０、第２位相検知手段２３０、第２遅延制御手段２４０、半周期検知手段２５０、第１クロック分周手段３１０、第２クロック分周手段３２０、およびクロック組合わせ手段３３０を含む。
前記クロック入力バッファ１００は、外部クロックｃｌｋ＿ｅｘｔをバッファリングして基準クロックｃｌｋ＿ｒｅｆを生成する。前記第１遅延ライン１１０は、第１遅延制御信号ｄｌｙｃｏｎｔ１に応答し、前記基準クロックｃｌｋ＿ｒｅｆを遅延させて第１遅延クロックｃｌｋ＿ｄｌｙ１を生成する。前記第１遅延補償手段１２０は、前記第１遅延クロックｃｌｋ＿ｄｌｙ１の出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記第１遅延クロックｃｌｋ＿ｄｌｙ１に付与して、第１フィードバッククロックｃｌｋ＿ｆｂ１を生成する。前記第１位相検知手段１３０は、前記基準クロックｃｌｋ＿ｒｅｆと前記第１フィードバッククロックｃｌｋ＿ｆｂ１の位相を比較検知して、第１位相検知信号ｐｈｄｅｔ１を生成する。前記第１遅延制御手段１４０は、第１パルス信号ｐｌｓ１および前記第１位相検知信号ｐｈｄｅｔ１に応答し、前記第１遅延制御信号ｄｌｙｃｏｎｔ１、第１遅延量情報信号ｄｌｙｉｎｆ１、および第１固定完了信号ｌｏｃｋ１を生成する。
前記第２遅延ライン２１０は、前記第２遅延制御信号ｄｌｙｃｏｎｔ２に応答し、前記基準クロックｃｌｋ＿ｒｅｆを遅延させて第２遅延クロックｃｌｋ＿ｄｌｙ２を生成する。前記第２遅延補償手段２２０は、前記第２遅延クロックｃｌｋ＿ｄｌｙ２の出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記第２遅延クロックｃｌｋ＿ｄｌｙ２に付与して、第２フィードバッククロックｃｌｋ＿ｆｂ２を生成する。前記第２位相検知手段２３０は、前記基準クロックｃｌｋ＿ｒｅｆと前記第２フィードバッククロックｃｌｋ＿ｆｂ２の位相を比較検知して、第２位相検知信号ｐｈｄｅｔ２を生成する。前記第２遅延制御手段２４０は、前記第１パルス信号ｐｌｓ１、前記第２位相検知信号ｐｈｄｅｔ２、前記第１遅延制御信号ｄｌｙｃｏｎｔ１、半周期情報信号ｈｆｃｌｉｎｆ、および遅延初期化信号ｄｌｙｉｎｉに応答し、前記第２遅延制御信号ｄｌｙｃｏｎｔ２、第２遅延量情報信号ｄｌｙｉｎｆ２、および第２固定完了信号ｌｏｃｋ２を生成する。
前記半周期検知手段２５０は、第２パルス信号ｐｌｓ２、第３パルス信号ｐｌｓ３、前記第１固定完了信号ｌｏｃｋ１、前記第２固定完了信号ｌｏｃｋ２、前記第１遅延量情報信号ｄｌｙｉｎｆ１、および前記第２遅延量情報信号ｄｌｙｉｎｆ２に応答し、前記遅延初期化信号ｄｌｙｉｎｉおよび前記半周期情報信号ｈｆｃｌｉｎｆを生成する。前記第１クロック分周手段３１０は、前記第１遅延クロックｃｌｋ＿ｄｌｙ１を所定の分周比で分周して、第１分周クロックｃｌｋ＿ｄｉｖ１を生成する。前記第２クロック分周手段３２０は、前記第２遅延クロックｃｌｋ＿ｄｌｙ２を前記分周比で分周して、第２分周クロックｃｌｋ＿ｄｉｖ２を生成する。前記クロック組合わせ手段３３０は、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２を組み合わせてデューティ比補正クロックｃｌｋ＿ｃｒｔを生成する。
このように、本発明の一実施形態に係るＤＬＬ回路は、前記第１遅延ライン１１０、前記第１遅延補償手段１２０、前記第１位相検知手段１３０、および前記第１遅延制御手段１４０からなる第１フィードバックループ１と、前記第２遅延ライン２１０、前記第２遅延補償手段２２０、前記第２位相検知手段２３０、および前記第２遅延制御手段２４０からなる第２フィードバックループ２とを含むデュアルループタイプ（Ｄｕａｌ Ｌｏｏｐ Ｔｙｐｅ）として実現される。つまり、前記第１フィードバックループ１は、前記基準クロックｃｌｋ＿ｒｅｆを第１遅延量だけ遅延させて、前記第１遅延クロックｃｌｋ＿ｄｌｙ１を生成する。前記第２フィードバックループ２は、前記基準クロックｃｌｋ＿ｒｅｆを第２遅延量だけ遅延させて前記第２遅延クロックｃｌｋ＿ｄｌｙ２を生成し、前記第１遅延クロックｃｌｋ＿ｄｌｙ１に対する遅延量情報と前記半周期情報信号ｈｆｃｌｉｎｆに応答し、前記基準クロックｃｌｋ＿ｒｅｆを遅延させて前記第２遅延クロックｃｌｋ＿ｄｌｙ２を再び生成する。
また、前記第１遅延制御手段１４０、前記第２遅延制御手段２４０、および前記半周期検知手段２５０は、前記第１遅延ライン１１０と前記第２遅延ライン２１０の遅延量を制御するという意味で、通称して遅延制御手段２００ということができる。つまり、前記遅延制御手段２００は、前記第１位相検知信号ｐｈｄｅｔ１に応答して前記第１遅延制御信号ｄｌｙｃｏｎｔ１を生成し、その後、前記第１遅延制御信号ｄｌｙｃｏｎｔ１が指示する遅延量と前記基準クロックｃｌｋ＿ｒｅｆの反周期だけの遅延量を加えた遅延量を指示する前記第２遅延制御信号ｄｌｙｃｏｎｔ２を生成する機能を行う。
また、前記第１クロック分周手段３１０、前記第２クロック分周手段３２０、および前記クロック組合わせ手段３３０は、前記第１遅延クロックｃｌｋ＿ｄｌｙ１と前記第２遅延クロックｃｌｋ＿ｄｌｙ２を組み合わせて前記デューティ比補正クロックｃｌｋ＿ｃｒｔを生成するという意味で、通称してデューティーサイクル補正手段３００ということができる。
前記第１パルス信号ｐｌｓ１、前記第２パルス信号ｐｌｓ２、および前記第３パルス信号ｐｌｓ３は図示していないが、一般的なクロックジェネレータから生成される信号であって、各々前記基準クロックｃｌｋ＿ｒｅｆの所定周期（例えば、２０周期）ごとに一回ずつイネーブルになり、前記基準クロックｃｌｋ＿ｒｅｆの１周期に該当するイネーブル区間を有する。ここでは、前記第１パルス信号ｐｌｓ１が前記第２パルス信号ｐｌｓ２より速いイネーブル区間を有し、前記第２パルス信号ｐｌｓ２が前記第３パルス信号ｐｌｓ３より速いイネーブル区間を有すると仮定する。
前記第１遅延制御信号ｄｌｙｃｏｎｔ１と前記第２遅延制御信号ｄｌｙｃｏｎｔ２は、各々ｍビットのデジタルコード信号として実現される。また、前記第１遅延量情報信号ｄｌｙｉｎｆ１と前記第２遅延量情報信号ｄｌｙｉｎｆ２および前記半周期情報信号ｈｆｃｌｉｎｆは、各々ｎビットのデジタルコード信号として実現される。
このように構成された前記ＤＬＬ回路の動作については図２のタイミング図に基づいて詳細に説明する。ここでは、前記基準クロックｃｌｋ＿ｒｅｆのハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）区間がローレベル（Ｌｏｗ Ｌｅｖｅｌ）区間に比べて長いものを例に挙げて示す。
先ず、前記第１遅延制御手段１４０は、前記第１位相検知信号ｐｈｄｅｔ１に応答して前記第１遅延制御信号ｄｌｙｃｏｎｔ１を生成することにより、前記第１遅延ライン１１０の遅延量を制御する。前記第１遅延制御信号ｄｌｙｃｏｎｔ１は、初期には任意のコード値に設定されているが、前記第１パルス信号ｐｌｓ１のイネーブル時ごとにその論理値が変化するようになる。前記第１遅延制御手段１４０は、前記第１遅延制御信号ｄｌｙｃｏｎｔ１の論理値の変化量から前記第１遅延ライン１１０の遅延量情報を抽出し、これを前記第１遅延量情報信号ｄｌｙｉｎｆ１に含ませて出力する。そして、このような一次的な固定完了動作が完了すれば、前記第１固定完了信号ｌｏｃｋ１をイネーブルにする。この時、前記第１遅延ライン１１０は、前記第１フィードバッククロックｃｌｋ＿ｆｂ１と前記基準クロックｃｌｋ＿ｒｅｆとが同期するように、前記基準クロックｃｌｋ＿ｒｅｆに正の遅延時間を付与して前記第１遅延クロックｃｌｋ＿ｄｌｙ１を生成する。
同様に、前記第２遅延制御手段２４０は、前記第２位相検知信号ｐｈｄｅｔ２に応答して前記第２遅延制御信号ｄｌｙｃｏｎｔ２を生成することにより、前記第２遅延ライン２１０の遅延量を制御する。また、前記第２遅延制御信号ｄｌｙｃｏｎｔ２も初期には任意のコード値に設定されているが、前記第１パルス信号ｐｌｓ１のイネーブル時ごとにその論理値が変化するようになる。前記第２遅延制御手段２４０は、前記第２遅延制御信号ｄｌｙｃｏｎｔ２の論理値の変化量から前記第２遅延ライン２１０の遅延量情報を抽出し、これを前記第２遅延量情報信号ｄｌｙｉｎｆ２に含ませて出力する。そして、このような一次的な固定完了動作が完了すれば、前記第２固定完了信号ｌｏｃｋ２をイネーブルにする。この時、前記第２遅延ライン２１０は、前記第２フィードバッククロックｃｌｋ＿ｆｂ２と前記基準クロックｃｌｋ＿ｒｅｆとが同期するように、前記基準クロックｃｌｋ＿ｒｅｆに負の遅延時間を付与して前記第２遅延クロックｃｌｋ＿ｄｌｙ２を生成する。
前記半周期検知手段２５０は、前記第１固定完了信号ｌｏｃｋ１と前記第２固定完了信号ｌｏｃｋ２がイネーブルになれば、前記第１遅延ライン１１０が前記基準クロックｃｌｋ＿ｒｅｆに付与した遅延時間と前記第２遅延ライン２１０が前記基準クロックｃｌｋ＿ｒｅｆに付与した遅延時間とから前記基準クロックｃｌｋ＿ｒｅｆの半周期を抽出する動作を行う。前記第１遅延ライン１１０が前記基準クロックｃｌｋ＿ｒｅｆに付与した遅延時間をａとし、前記第２遅延ライン２１０が前記基準クロックｃｌｋ＿ｒｅｆに付与した遅延時間をｂとすると、図面によって確認できるように前記基準クロックｃｌｋ＿ｒｅｆの周期はａ＋ｂとなる。ｎビットのデジタルコード信号である前記第１遅延量情報信号ｄｌｙｉｎｆ１がａという遅延量情報を伝達し、ｎビットのデジタルコード信号である前記第２遅延量情報信号ｄｌｙｉｎｆ２がｂという遅延量情報を伝達すれば、前記半周期検知手段２５０は、前記第１遅延量情報信号ｄｌｙｉｎｆ１と前記第２遅延量情報信号ｄｌｙｉｎｆ２の論理値を合算した後、合算された論理値を各々下位ビットに１ビットずつシフトさせることにより、（ａ＋ｂ）／２という半周期情報を抽出する。前記半周期検知手段２５０は、このような半周期情報を含む前記ｎビットの半周期情報信号ｈｆｃｌｉｎｆを生成した後、前記遅延初期化信号ｄｌｙｉｎｉをイネーブルにする。
その後、前記第２遅延制御手段２４０は、前記遅延初期化信号ｄｌｙｉｎｉに応答し、予め生成されていた前記第２遅延制御信号ｄｌｙｃｏｎｔ２を初期化させる。そして、前記半周期情報信号ｈｆｃｌｉｎｆと前記第１遅延制御信号ｄｌｙｃｏｎｔ１の各々の論理値を合算した論理値を有する前記第２遅延制御信号ｄｌｙｃｏｎｔ２を再び生成する。つまり、前記半周期情報信号ｈｆｃｌｉｎｆが有する（ａ＋ｂ）／２という遅延量情報に前記第１遅延制御信号ｄｌｙｃｏｎｔ１が有するａという遅延量情報を合算することにより、前記第２遅延ライン２１０が前記基準クロックｃｌｋ＿ｒｅｆにａ＋（ａ＋ｂ）／２の遅延量を付与するようにする。このような動作により、前記第２遅延クロックｃｌｋ＿ｄｌｙ２は、前記第１遅延クロックｃｌｋ＿ｄｌｙ１より前記基準クロックｃｌｋ＿ｒｅｆの反周期だけさらに遅れた形態の位相を有するようになる。
前記第１クロック分周手段３１０は、前記第１遅延クロックｃｌｋ＿ｄｌｙ１を２分周して前記第１分周クロックｃｌｋ＿ｄｉｖ１を生成する。同様に、前記第２クロック分周手段３２０は、前記第２遅延クロックｃｌｋ＿ｄｌｙ２を２分周して前記第２分周クロックｃｌｋ＿ｄｉｖ２を生成する。一般的に、エッジトリガタイプ（Ｅｄｇｅ Ｔｒｉｇｇｅｒ Ｔｙｐｅ）のクロック分周器を用いてクロックを分周すれば、出力クロックはデューティ比が補正された形態となる。したがって、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２は各々５０：５０の分周比を有し、互いに前記基準クロックｃｌｋ＿ｒｅｆの反周期だけの位相差を有する形態で生成される。その後、前記クロック組合わせ手段３３０は、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２を組み合わせて前記デューティ比補正クロックｃｌｋ＿ｃｒｔを生成する。
図３を参照すれば、前記第１遅延制御手段１４０は、第１シフトカウンタ１４２および第１エンコーダ１４４を含む。
前記第１シフトカウンタ１４２は、前記第１パルス信号ｐｌｓ１および前記第１位相検知信号ｐｈｄｅｔ１に応答して、前記第１遅延制御信号ｄｌｙｃｏｎｔ１および前記第１固定完了信号ｌｏｃｋ１を生成する。前記第１エンコーダ１４４は、前記第１遅延制御信号ｄｌｙｃｏｎｔ１の入力を受けて前記第１遅延量情報信号ｄｌｙｉｎｆ１を生成する。
前記第１シフトカウンタ１４２は、一般的なＤＬＬ回路に備えられる遅延制御手段と同様の構成を有する。つまり、前記第１シフトカウンタ１４２は、ｍビットのうちの‘１’の論理値を一つだけ含む前記第１遅延制御信号ｄｌｙｃｏｎｔ１の論理値を初期には任意の値に設定しているが、前記第１位相検知信号ｐｈｄｅｔ１に応答して‘１’を有するビットの桁数をシフトする。このような動作によって前記第１遅延ライン１１０の遅延量を変化させ、前記基準クロックｃｌｋ＿ｒｅｆと前記第１フィードバッククロックｃｌｋ＿ｆｂ１の位相差が所定範囲以下に減少したという情報が前記第１位相検知信号ｐｈｄｅｔ１を通じて伝えられると、前記シフト動作を中止させ前記第１固定完了信号ｌｏｃｋ１をイネーブルにする。
前記第１エンコーダ１４４は、前記第１遅延制御信号ｄｌｙｃｏｎｔ１に含まれた‘１’値のビットが何桁移動したかを検知し、それに該当する前記第１遅延量情報信号ｄｌｙｉｎｆ１を生成する。つまり、前記第１遅延制御信号ｄｌｙｃｏｎｔ１の初期論理値をデフォルト値に設定し、その後変化した論理値をエンコーディングすることにより、前記第１遅延量情報信号ｄｌｙｉｎｆ１に前記第１遅延ライン１１０に付与された遅延量情報を含ませることができる。このような前記第１エンコーダ１４４の構成は当業者であれば容易に実施することができる構成である。
図４を参照すれば、前記第２遅延制御手段２４０は、第１加算器２４１、第２シフトカウンタ２４３、ＭＵＸ部２４５、ラッチ部２４７、および第２エンコーダ２４９を含む。
前記第１加算器２４１は、前記第１遅延制御信号ｄｌｙｃｏｎｔ１と前記半周期情報信号ｈｆｃｌｉｎｆを合算して第１合算信号ｓｕｍ１を生成する。前記第２シフトカウンタ２４３は、前記第２位相検知信号ｐｈｄｅｔ２に応答して、カウント信号ｃｏｕｎｔと前記第２固定完了信号ｌｏｃｋ２を生成する。前記ＭＵＸ部２４５は、前記遅延初期化信号ｄｌｙｉｎｉに応答して、前記第１合算信号ｓｕｍ１又は前記カウント信号ｃｏｕｎｔを選択的に出力する。前記ラッチ部２４７は、前記ＭＵＸ部２４５から出力される信号の各々のビットをラッチし、それを前記第２遅延制御信号ｄｌｙｃｏｎｔ２として出力する。前記第２エンコーダ２４９は、前記カウント信号ｃｏｕｎｔの入力を受けて前記第２遅延量情報信号ｄｌｙｉｎｆ２を生成する。
ここで、前記第２シフトカウンタ２４３と前記第２エンコーダ２４９の動作は、前記第１遅延制御手段１４０の説明を通して容易に理解することができる。
前記遅延初期化信号ｄｌｙｉｎｉはパルス信号の形態で実現される。前記ＭＵＸ部２４５は、前記遅延初期化信号ｄｌｙｉｎｉがイネーブルになる前には、前記カウント信号ｃｏｕｎｔを前記ラッチ部２４７に伝達する。この場合、前記ラッチ部２４７は、前記カウント信号ｃｏｕｎｔの各ビットをラッチし、これを前記第２遅延制御信号ｄｌｙｃｏｎｔ２として出力する。したがって、前記第２遅延制御信号ｄｌｙｃｏｎｔ２は、前記第２位相検知信号ｐｈｄｅｔ２によって伝達される前記基準クロックｃｌｋ＿ｒｅｆと前記第２フィードバッククロックｃｌｋ＿ｆｂ２の位相差を減少させるための遅延量情報を前記第２遅延ライン２１０に伝達する。
一方、前記遅延初期化信号ｄｌｙｉｎｉがイネーブルになった後、前記ＭＵＸ部２４５は、前記第１合算信号ｓｕｍ１を前記ラッチ部２４７に伝達する。この場合、前記ラッチ部２４７は、前記第１合算信号ｓｕｍ１の各ビットをラッチし、これを前記第２遅延制御信号ｄｌｙｃｏｎｔ２として出力する。この時、前記第１合算信号ｓｕｍ１は、前記第１遅延制御信号ｄｌｙｃｏｎｔ１が指示する遅延量と前記半周期情報信号ｈｆｃｌｉｎｆが指示する遅延量とを合わせた遅延量情報を有している。したがって、この時の前記第２遅延制御信号ｄｌｙｃｏｎｔ２は、このように前記第１合算信号ｓｕｍ１が有する遅延量情報を前記第２遅延ライン２１０に伝達することになる。
図５を参照すれば、前記半周期検知手段２５０は、イネーブル部２５２、第２加算器２５４、シフター２５６、および遅延初期化部２５８を含む。
前記イネーブル部２５２は、前記第１固定完了信号ｌｏｃｋ１と前記第２固定完了信号ｌｏｃｋ２の入力を受けて検知イネーブル信号ｄｅｔｅｎを生成する。前記第２加算器２５４は、前記検知イネーブル信号ｄｅｔｅｎに応答し、前記第１遅延量情報信号ｄｌｙｉｎｆ１と前記第２遅延量情報信号ｄｌｙｉｎｆ２を合算して第２合算信号ｓｕｍ２を生成する。前記シフター２５６は、前記第２パルス信号ｐｌｓ２および前記検知イネーブル信号ｄｅｔｅｎに応答し、前記第２合算信号ｓｕｍ２の論理値を各々１ビットずつ下位ビットにシフトして前記半周期情報信号ｈｆｃｌｉｎｆを生成する。前記遅延初期化部２５８は、前記第３パルス信号ｐｌｓ３と前記検知イネーブル信号ｄｅｔｅｎの入力を受けて前記遅延初期化信号ｄｌｙｉｎｉを生成する。
前記イネーブル部２５２は、前記第１固定完了信号ｌｏｃｋ１と前記第２固定完了信号ｌｏｃｋ２の入力を受ける第１ナンドゲートＮＤ１と、前記第１ナンドゲートＮＤ１の出力信号の入力を受けて前記検知イネーブル信号ｄｅｔｅｎを出力する第１インバータＩＶ１と、を含む。
前記遅延初期化部２５８は、前記第３パルス信号ｐｌｓ３と前記検知イネーブル信号ｄｅｔｅｎの入力を受ける第２ナンドゲートＮＤ２と、前記第２ナンドゲートＮＤ２の出力信号の入力を受けて前記遅延初期化信号ｄｌｙｉｎｉを出力する第２インバータＩＶ２と、を含む。
このような構成により、前記第１固定完了信号ｌｏｃｋ１と前記第２固定完了信号ｌｏｃｋ２が共にイネーブルになれば、前記検知イネーブル信号ｄｅｔｅｎがイネーブルになるため、前記第２加算器２５４の動作が開始され前記第２合算信号ｓｕｍ２が生成される。その後、前記第２パルス信号ｐｌｓ２がイネーブルになれば、前記シフター２５６は、前記第２合算信号ｓｕｍ２の各ビットを１ビットずつシフトさせる。それにより、前記半周期情報信号ｈｆｃｌｉｎｆは、前記基準クロックｃｌｋ＿ｒｅｆの半周期情報をその論理値に含むようになる。その後、前記第３パルス信号ｐｌｓ３がイネーブルになれば、前記遅延初期化信号ｄｌｙｉｎｉがイネーブルになる。
図６を参照すれば、前記クロック組合わせ手段３３０は、第１反転部３３１、第１エッジトリガ部３３３、第２反転部３３５、第２エッジトリガ部３３７、および演算部３３９を含む。
前記第１反転部３３１は、前記第２分周クロックｃｌｋ＿ｄｉｖ２を反転させて第２副分周クロック／ｃｌｋ＿ｄｉｖ２を生成する。前記第１エッジトリガ部３３３は、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２の入力を受け、前記クロックの各々の立ち上がりエッジタイミングに互いをラッチして、第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を生成する。前記第２反転部３３５は前記第１分周クロックｃｌｋ＿ｄｉｖ１を反転させて第１副分周クロック／ｃｌｋ＿ｄｉｖ１を生成する。前記第２エッジトリガ部３３７は、前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２の入力を受け、前記クロックの各々の立ち上がりエッジタイミングに互いをラッチして、第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２を生成する。前記演算部３３９は、前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１と前記第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２を論理積演算して、前記デューティ比補正クロックｃｌｋ＿ｃｒｔを出力する。
図７ａを参照すれば、前記第１エッジトリガ部３３３は、第１選択部３３３２および第１トリガ部３３３４を含む。
前記第１選択部３３３２は、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２に応答して第１選択信号ｓｅｌ１を生成する。前記第１トリガ部３３３４は、前記第１選択信号ｓｅｌ１に応答し、前記第１分周クロックｃｌｋ＿ｄｉｖ１の立ち上がりエッジタイミングに前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２をラッチするか、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２の立ち上がりエッジタイミングに前記第１分周クロックｃｌｋ＿ｄｉｖ１をラッチして、前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を生成する。
前記第１選択部３３３２は、第３〜第９インバータ（ＩＶ３〜ＩＶ９）および第３〜第６ナンドゲート（ＮＤ３〜ＮＤ６）を含む。
前記第３インバータＩＶ３には前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２が入力される。前記第４インバータＩＶ４には前記第３インバータＩＶ３の出力信号が入力される。前記第５インバータＩＶ５には前記第１分周クロックｃｌｋ＿ｄｉｖ１が入力される。前記第３ナンドゲートＮＤ３には前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第５インバータＩＶ５の出力信号が入力される。前記第６インバータＩＶ６には前記第３ナンドゲートＮＤ３の出力信号が入力される。前記第７インバータＩＶ７には前記第６インバータＩＶ６の出力信号が入力される。前記第４ナンドゲートＮＤ４には前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２が入力される。前記第８インバータＩＶ８には前記第４ナンドゲートＮＤ４の出力信号が入力される。前記第５ナンドゲートＮＤ５には前記第７インバータＩＶ７の出力信号と前記第８インバータＩＶ８の出力信号が入力される。前記第６ナンドゲートＮＤ６には前記第４インバータＩＶ４の出力信号と前記第５ナンドゲートＮＤ５の出力信号が入力される。前記第９インバータＩＶ９には前記第６ナンドゲートＮＤ６の出力信号が入力され、前記第１選択信号ｓｅｌ１を出力する。
前記第１トリガ部３３３４は、第１０〜第１５インバータ（ＩＶ１０〜ＩＶ１５）、第１〜第４パスゲート（ＰＧ１〜ＰＧ４）、およびフリップフロップＦＦを含む。
前記第１０インバータＩＶ１０には前記第１選択信号ｓｅｌ１が入力される。前記第１パスゲートＰＧ１は、前記第１選択信号ｓｅｌ１と前記第１０インバータＩＶ１０の出力信号に応答し、前記第１分周クロックｃｌｋ＿ｄｉｖ１を第１ノードＮ１に伝達する。前記第２パスゲートＰＧ２は、前記第１選択信号ｓｅｌ１と前記第１０インバータＩＶ１０の出力信号に応答し、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２を前記第１ノードＮ１に伝達する。前記第１１インバータＩＶ１１には前記第１ノードＮ１に伝えられた信号が入力される。前記第１２インバータＩＶ１２には前記第１１インバータＩＶ１１の出力信号が入力される。前記第１３インバータＩＶ１３には前記第１選択信号ｓｅｌ１が入力される。前記第３パスゲートＰＧ３は、前記第１選択信号ｓｅｌ１と前記第１３インバータＩＶ１３の出力信号に応答し、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２を第２ノードＮ２に伝達する。前記第４パスゲートＰＧ４は、前記第１選択信号ｓｅｌ１と前記第１３インバータＩＶ１３の出力信号に応答し、前記第１分周クロックｃｌｋ＿ｄｉｖ１を前記第２ノードＮ２に伝達する。前記第１４インバータＩＶ１４には前記第２ノードＮ２に伝えられた信号が入力される。前記第１５インバータＩＶ１５には前記第１４インバータＩＶ１４の出力信号が入力される。前記フリップフロップＦＦは、前記第１５インバータＩＶ１５の出力信号の立ち上がりエッジタイムごとに前記第１２インバータＩＶ１２の出力信号をラッチして、前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を出力する。
図７ｂに示した前記第２エッジトリガ部３３７は、前記第１エッジトリガ部３３３と同様の構成を有するが、前記第１分周クロックｃｌｋ＿ｄｉｖ１の代わりに前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１が活用され、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２の代わりに前記第２分周クロックｃｌｋ＿ｄｉｖ２が活用される点に違いがある。
前記第２エッジトリガ部３３７は、第２選択部３３７２および第２トリガ部３３７４を含む。
前記第２選択部３３７２は、前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２に応答して第２選択信号ｓｅｌ２を生成する。前記第２トリガ部３３７４は、前記第２選択信号ｓｅｌ２に応答し、前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１の立ち上がりエッジタイミングに前記第２分周クロックｃｌｋ＿ｄｉｖ２をラッチするか、前記第２分周クロックｃｌｋ＿ｄｉｖ２の立ち上がりエッジタイミングに前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１をラッチして、前記第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２を生成する。
前記第２選択部３３７２と前記第２トリガ部３３７４の各内部の構成要素は、前記第１エッジトリガ部３３３の第１選択部３３３２と第１トリガ部３３３４の構成要素と同様の図面符号を付した。
このように構成された前記クロック組合わせ手段３３０の動作については以下の図８のタイミング図に基づいてより詳細に説明する。
前記第１エッジトリガ部３３３において、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２がハイレベルであり、前記第１分周クロックｃｌｋ＿ｄｉｖ１がローレベルである時には、前記第１選択部３３３２の前記第５ナンドゲートＮＤ５の出力信号はハイレベルになる。この時、前記第４インバータＩＶ４の出力信号もまたハイレベルであるため、前記第１選択信号ｓｅｌ１はハイレベルになる。これにより、前記第１トリガ部３３３４の前記第２パスゲートＰＧ２と前記第４パスゲートＰＧ４はターンオンになり、その後前記第１分周クロックｃｌｋ＿ｄｉｖ１がハイレベルに上昇すれば、前記フリップフロップＦＦはこの時の前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２をラッチして、ハイレベルの前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を生成する。
前記第１分周クロックｃｌｋ＿ｄｉｖ１のレベルがハイレベルになることにより、前記第５ナンドゲートＮＤ５の出力信号はローレベルになり、前記第１選択信号ｓｅｌ１もまたローレベルになる。したがって、前記第１パスゲートＰＧ１と前記第３パスゲートＰＧ３はターンオンになり、前記第２パスゲートＰＧ２と前記第４パスゲートＰＧ４はターンオフになる。前記フリップフロップＦＦは前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２の立ち上がりエッジタイミングに前記第１分周クロックｃｌｋ＿ｄｉｖ１をラッチする状態になるが、この時、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２はハイレベルであるため、既にラッチされた前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を持続的に出力する。前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２がローレベルに遷移しても前記第１選択信号ｓｅｌ１はローレベルを維持するため、前記フリップフロップＦＦの動作は変わらない。しかし、その後、前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２の立ち上がりエッジタイミングになれば、前記フリップフロップＦＦは、この時の前記第１分周クロックｃｌｋ＿ｄｉｖ１をラッチして、ローレベルの前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を出力する。前記第１選択信号ｓｅｌ１は再びハイレベルになる。
前記第１エッジトリガ部３３３はこのような動作を繰り返し行い、図８に示すような形態の前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を生成する。すなわち、前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１は、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２が各々の立ち上がりエッジタイミングに互いをラッチした形態の波形を有するようになる。
前記第２エッジトリガ部３３７は入力信号だけが相異なるだけであって、前記第１エッジトリガ部３３３と同様の形態で構成される。よって、前記第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２は、前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２が各々の立ち上がりエッジタイミングに互いをラッチした形態の波形を有するようになり、これは図８で確認することができる。
前記演算部３３９は、前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１と前記第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２を論理積することにより、前記デューティ比補正クロックｃｌｋ＿ｃｒｔを生成する。詳細に図示してはいないが、前記演算部３３９は、ナンドゲートとインバータを備えることによって容易に実現することができる。
つまり、前記クロック組合わせ手段３３０は、前記第１分周クロックｃｌｋ＿ｄｉｖ１を反転させて前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１を生成し、前記第２分周クロックｃｌｋ＿ｄｉｖ２を反転させて前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２を生成する。その後、前記第１分周クロックｃｌｋ＿ｄｉｖ１と前記第２副分周クロック／ｃｌｋ＿ｄｉｖ２の各々の立ち上がりエッジタイミングに互いをラッチして前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１を生成し、前記第１副分周クロック／ｃｌｋ＿ｄｉｖ１と前記第２分周クロックｃｌｋ＿ｄｉｖ２の各々の立ち上がりエッジタイミングに互いをラッチして前記第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２を生成する。その後、前記第１エッジトリガクロックｃｌｋ＿ｅｔｒｇ１と前記第２エッジトリガクロックｃｌｋ＿ｅｔｒｇ２を論理積演算することにより、デューティ比が補正された前記デューティ比補正クロックｃｌｋ＿ｃｒｔを生成する。
上述したように、本発明に係るＤＬＬ回路はデュアルループタイプで構成され、一次的に第１位相検知信号に応答して第１遅延ラインの遅延量を制御し、第２位相検知信号に応答して第２遅延ラインの遅延量を制御する。その後、前記第１遅延ラインに付与された遅延量と第２遅延ラインに付与された遅延量から基準クロックの半周期情報を抽出した後、第２遅延ラインの遅延を初期化させる。そして、第２遅延ラインに基準クロックの反周期だけの遅延量と第１遅延ラインに付与される遅延量を合算した遅延量を付与することにより、第１遅延ラインの出力クロックと第２遅延ラインの出力クロックが互いに反周期だけの位相差が生じる。その後、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを各々所定の分周比で分周した後、分周されたクロックを組み合わせることによってデューティ比が補正されたクロックを得るようになる。
このような構成により、本発明のＤＬＬ回路は、別途にデューティーサイクル補正回路を備える必要がないため、専有面積を大きく増加させない範囲内でより向上したデューティ比特性を有するクロックを生成することができる。また、出力クロックのデューティ比特性を効率的に改善することにより、より安定に半導体集積回路の動作を支援することができる。
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
本発明の一実施形態に係るＤＬＬ回路の構成を示すブロック図である。 図１に示したＤＬＬ回路の動作を説明するためのタイミング図である。 図１に示した第１遅延制御手段の詳細構成図である。 図１に示した第２遅延制御手段の詳細構成図である。 図１に示した半周期検知手段の詳細構成図である。 図１に示したクロック組合わせ手段の詳細構成図である。 図６に示した第１エッジトリガ部の詳細構成図である。 図６に示した第２エッジトリガ部の詳細構成図である。 図６、図７ａ、および図７ｂに示したクロック組合わせ手段の動作を説明するためのタイミング図である。
符号の説明
１１０…第１遅延ライン
１４０…第１遅延制御手段
２１０…第２遅延ライン
２４０…第２遅延制御手段
２５０…半周期検知手段
３１０…第１クロック分周手段
３２０…第２クロック分周手段
３３０…クロック組合わせ手段

Claims (26)

  1. デュアルループタイプ（Ｄｕａｌ Ｌｏｏｐ Ｔｙｐｅ）のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
    第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、
    第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、
    前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、
    前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段と、
    を含むことを特徴とするＤＬＬ回路。
  2. 前記第１遅延制御信号は複数ビットのデジタルコードとして実現され、
    前記第１遅延制御手段は、前記第１位相検知信号に応答して前記第１遅延制御信号のデジタルコードの論理値を変化させた後、論理値の変化量に対する情報を前記第１遅延量情報信号に含ませて出力することを特徴とする請求項１に記載のＤＬＬ回路。
  3. 前記第１遅延制御手段は、
    クロックジェネレータから生成される第１パルス信号および前記第１位相検知信号に応答して前記第１遅延制御信号および第１固定完了信号を生成する第１シフトカウンタと、
    前記第１遅延制御信号の入力を受けて前記第１遅延量情報信号を生成する第１エンコーダと、
    を含むことを特徴とする請求項２に記載のＤＬＬ回路。
  4. 前記第２遅延制御信号と前記半周期情報信号は複数ビットのデジタルコードとして実現され、
    前記第２遅延制御手段は、前記第２位相検知信号に応答して前記第２遅延制御信号のデジタルコードの論理値を変化させた後、論理値の変化量に対する情報を前記第２遅延量情報信号に含ませて出力し、
    遅延初期化信号に応答して前記第２遅延制御信号を初期化させた後、前記半周期情報信号と前記第１遅延制御信号の論理値を合算した論理値を有する前記第２遅延制御信号を再び生成することを特徴とする請求項３に記載のＤＬＬ回路。
  5. 前記第２遅延制御手段は、
    前記第１遅延制御信号と前記半周期情報信号を合算して第１合算信号を生成する第１加算器と、
    前記第２位相検知信号に応答してカウント信号と第２固定完了信号を生成する第２シフトカウンタと、
    前記遅延初期化信号に応答して前記第１合算信号又は前記カウント信号を選択的に出力するＭＵＸ部と、
    前記ＭＵＸ部から出力される信号の各々のビットをラッチし、それを前記第２遅延制御信号として出力するラッチ部と、
    前記カウント信号の入力を受けて前記第２遅延量情報信号を生成する第２エンコーダと、
    を含むことを特徴とする請求項４に記載のＤＬＬ回路。
  6. 前記半周期検知手段は、前記第１遅延量情報信号と前記第２遅延量情報信号の論理値を合算した後、各々のビットを１ビットずつ下位ビットにシフトさせて前記半周期情報信号を生成し、前記半周期情報信号が生成されると前記遅延初期化信号をイネーブルにすることを特徴とする請求項５に記載のＤＬＬ回路。
  7. 前記半周期検知手段は、
    前記第１固定完了信号と前記第２固定完了信号の入力を受けて検知イネーブル信号を生成するイネーブル部と、
    前記検知イネーブル信号に応答し、前記第１遅延量情報信号と前記第２遅延量情報信号を合算して第２合算信号を生成する第２加算器と、
    前記クロックジェネレータから出力される第２パルス信号および前記検知イネーブル信号に応答し、前記第２合算信号の論理値を各々１ビットずつ下位ビットにシフトして前記半周期情報信号を生成するシフターと、
    前記クロックジェネレータから出力される第３パルス信号と前記検知イネーブル信号の入力を受けて前記遅延初期化信号を生成する遅延初期化部と、
    を含むことを特徴とする請求項６に記載のＤＬＬ回路。
  8. 前記デューティーサイクル補正手段は、
    前記第１遅延ラインの出力クロックを所定の分周比で分周して第１分周クロックを生成する第１クロック分周手段と、
    前記第２遅延ラインの出力クロックを前記分周比で分周して第２分周クロックを生成する第２クロック分周手段と、
    前記第１分周クロックと前記第２分周クロックを組み合わせて前記デューティ比補正クロックを生成するクロック組合わせ手段と、
    を含むことを特徴とする請求項１に記載のＤＬＬ回路。
  9. 前記クロック組合わせ手段は、
    前記第２分周クロックを反転させて第２副分周クロックを生成する第１反転部と、
    前記第１分周クロックと前記第２副分周クロックの入力を受け、前記クロックの各々の立ち上がりエッジタイミングに互いをラッチして第１エッジトリガクロックを生成する第１エッジトリガ部と、
    前記第１分周クロックを反転させて第１副分周クロックを生成する第２反転部と、
    前記第１副分周クロックと前記第２分周クロックの入力を受け、前記クロックの各々の立ち上がりエッジタイミングに互いをラッチして第２エッジトリガクロックを生成する第２エッジトリガ部と、
    前記第１エッジトリガクロックと前記第２エッジトリガクロックを論理積演算して前記デューティ比補正クロックを出力する演算部と、
    を含むことを特徴とする請求項８に記載のＤＬＬ回路。
  10. 前記第１エッジトリガ部は、
    前記第１分周クロックと前記第２副分周クロックに応答して選択信号を生成する選択部と、
    前記選択信号に応答し、前記第１分周クロックの立ち上がりエッジタイミングに前記第２副分周クロックをラッチするか、前記第２副分周クロックの立ち上がりエッジタイミングに前記第１分周クロックをラッチして、前記第１エッジトリガクロックを生成するトリガ部と、
    を含むことを特徴とする請求項９に記載のＤＬＬ回路。
  11. 前記第２エッジトリガ部は、
    前記第１副分周クロックと前記第２分周クロックに応答して選択信号を生成する選択部と、
    前記選択信号に応答し、前記第１副分周クロックの立ち上がりエッジタイミングに前記第２分周クロックをラッチするか、前記第２分周クロックの立ち上がりエッジタイミングに前記第１副分周クロックをラッチして、前記第２エッジトリガクロックを生成するトリガ部と、
    を含むことを特徴とする請求項９に記載のＤＬＬ回路。
  12. 前記第１遅延ラインの出力クロックの出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記第１遅延ラインの出力クロックに付与して第１フィードバッククロックを生成する第１遅延補償手段と、
    前記基準クロックと前記第１フィードバッククロックの位相を比較検知して前記第１位相検知信号を生成する第１位相検知手段と、
    前記第２遅延ラインの出力クロックの出力経路に存在する遅延量をモデリングした遅延時間を前記第２遅延ラインの出力クロックに付与して第２フィードバッククロックを生成する第２遅延補償手段と、
    前記基準クロックと前記第２フィードバッククロックの位相を比較検知して前記第２位相検知信号を生成する第２位相検知手段と、
    をさらに含むことを特徴とする請求項１に記載のＤＬＬ回路。
  13. デュアルループタイプ（Ｄｕａｌ Ｌｏｏｐ Ｔｙｐｅ）のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
    第１位相検知信号に応答して第１遅延制御信号を生成し、その後前記第１遅延制御信号が指示する遅延量と基準クロックの反周期だけの遅延量を加えた遅延量を指示する第２遅延制御信号を生成する遅延制御手段と、
    前記第１遅延制御信号に応答し、前記基準クロックを遅延させて第１遅延クロックを生成する第１遅延ラインと、
    前記第２遅延制御信号に応答し、前記基準クロックを遅延させて第２遅延クロックを生成する第２遅延ラインと、
    前記第１遅延クロックと前記第２遅延クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段と、
    を含むことを特徴とするＤＬＬ回路。
  14. 前記遅延制御手段は、
    前記第１位相検知信号に応答して前記第１遅延制御信号および第１遅延量情報信号を生成する第１遅延制御手段と、
    第２位相検知信号に応答して前記第２遅延制御信号および第２遅延量情報信号を生成し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延制御信号を再び生成する第２遅延制御手段と、
    前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、前記基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、
    を含むことを特徴とする請求項１３に記載のＤＬＬ回路。
  15. 前記第１遅延制御信号は複数ビットのデジタルコードとして実現され、
    前記第１遅延制御手段は、前記第１位相検知信号に応答して前記第１遅延制御信号のデジタルコードの論理値を変化させた後、論理値の変化量に対する情報を前記第１遅延量情報信号に含ませて出力することを特徴とする請求項１４に記載のＤＬＬ回路。
  16. 前記第２遅延制御信号と前記半周期情報信号は複数ビットのデジタルコードとして実現され、
    前記第２遅延制御手段は、前記第２位相検知信号に応答して前記第２遅延制御信号のデジタルコードの論理値を変化させた後、論理値の変化量に対する情報を前記第２遅延量情報信号に含ませて出力し、
    遅延初期化信号に応答して前記第２遅延制御信号を初期化させた後、前記半周期情報信号と前記第１遅延制御信号の論理値を合算した論理値を有する前記第２遅延制御信号を再び生成することを特徴とする請求項１４に記載のＤＬＬ回路。
  17. 前記半周期検知手段は、前記第１遅延量情報信号と前記第２遅延量情報信号の論理値を合算した後、各々のビットを１ビットずつ下位ビットにシフトさせて前記半周期情報信号を生成し、前記半周期情報信号が生成されると前記遅延初期化信号をイネーブルにすることを特徴とする請求項１６に記載のＤＬＬ回路。
  18. 前記デューティーサイクル補正手段は、
    前記第１遅延クロックを所定の分周比で分周して第１分周クロックを生成する第１クロック分周手段と、
    前記第２遅延クロックを前記分周比で分周して第２分周クロックを生成する第２クロック分周手段と、
    前記第１分周クロックと前記第２分周クロックを組み合わせて前記デューティ比補正クロックを生成するクロック組合わせ手段と、
    を含むことを特徴とする請求項１３に記載のＤＬＬ回路。
  19. 前記クロック組合わせ手段は、
    前記第２分周クロックを反転させて第２副分周クロックを生成する第１反転部と、
    前記第１分周クロックと前記第２副分周クロックの入力を受け、前記クロックの各々の立ち上がりエッジタイミングに互いをラッチして第１エッジトリガクロックを生成する第１エッジトリガ部と、
    前記第１分周クロックを反転させて第１副分周クロックを生成する第２反転部と、
    前記第１副分周クロックと前記第２分周クロックの入力を受け、前記クロックの各々の立ち上がりエッジタイミングに互いをラッチして第２エッジトリガクロックを生成する第２エッジトリガ部と、
    前記第１エッジトリガクロックと前記第２エッジトリガクロックを論理積演算して前記デューティ比補正クロックを出力する演算部と、
    を含むことを特徴とする請求項１８に記載のＤＬＬ回路。
  20. 前記第１遅延クロックの出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記第１遅延クロックに付与して第１フィードバッククロックを生成する第１遅延補償手段と、
    前記基準クロックと前記第１フィードバッククロックの位相を比較検知して前記第１位相検知信号を生成する第１位相検知手段と、
    前記第２遅延クロックの出力経路に存在する遅延量をモデリングした遅延時間を前記第２遅延クロックに付与して第２フィードバッククロックを生成する第２遅延補償手段と、
    前記基準クロックと前記第２フィードバッククロックの位相を比較検知して前記第２位相検知信号を生成する第２位相検知手段と、
    をさらに含むことを特徴とする請求項１４に記載のＤＬＬ回路。
  21. 基準クロックを第１遅延量だけ遅延させて第１遅延クロックを生成する第１フィードバックループと、
    前記基準クロックを第２遅延量だけ遅延させて第２遅延クロックを生成し、前記第１遅延クロックに対する遅延量情報と半周期情報信号に応答し、前記基準クロックを遅延させて前記第２遅延クロックを再び生成する第２フィードバックループと、
    前記第１遅延量に対する情報と前記第２遅延量に対する情報を用い、前記基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、
    前記第１遅延クロックと前記第２遅延クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段と、
    を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
  22. デュアルループタイプ（Ｄｕａｌ Ｌｏｏｐ Ｔｙｐｅ）のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を制御する方法であって、
    第１位相検知信号と第２位相検知信号に応答して第１遅延ラインと第２遅延ラインの遅延量を制御するステップと、
    前記第１遅延ラインの遅延量情報と前記第２遅延ラインの遅延量情報に応じて基準クロックの半周期情報を抽出するステップと、
    前記半周期情報および前記第１遅延ラインの遅延量情報に応答して前記第２遅延ラインの遅延量を再び制御するステップと、
    前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを生成するステップと、
    を含むことを特徴とするＤＬＬ回路の制御方法。
  23. 前記第１遅延ラインと前記第２遅延ラインの遅延量を制御するステップは、前記第１位相検知信号に応答して複数ビットの第１遅延制御信号を生成して前記第１遅延ラインの遅延量を制御し、前記第２位相検知信号に応答して前記第２遅延ラインの遅延量を制御し、
    前記第１遅延制御信号の論理値を変化させた後、論理値の変化量に対する情報を前記第１遅延ラインの遅延量情報として出力し、前記第２遅延制御信号の論理値を変化させた後、論理値の変化量に対する情報を前記第２遅延ラインの遅延量情報として出力するステップであることを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
  24. 前記基準クロックの半周期情報を抽出するステップは、前記第１遅延ラインの遅延量情報を伝達する信号と前記第２遅延ラインの遅延量情報を伝達する信号との論理値を合算した後、各々のビットを１ビットずつ下位ビットにシフトさせることにより、前記基準クロックの半周期情報を抽出するステップであることを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
  25. 前記第２遅延ラインの遅延量を再び制御するステップは、前記第２遅延制御信号を初期化させた後、前記第１遅延制御信号が指示する遅延量と前記基準クロックの反周期だけ遅延量を加えた論理値を有する前記第２遅延制御信号を生成するステップであることを特徴とする請求項２３に記載のＤＬＬ回路の制御方法。
  26. 前記デューティ比補正クロックを生成するステップは、
    前記第１遅延ラインの出力クロックを所定の分周比で分周して第１分周クロックを生成するステップと、
    前記第２遅延ラインの出力クロックを前記分周比で分周して第２分周クロックを生成するステップと、
    前記第１分周クロックと前記第２分周クロックを各々反転させて第１副分周クロックと第２副分周クロックを生成するステップと、
    前記第１分周クロックと前記第２副分周クロックの各々の立ち上がりエッジタイミングに互いをラッチして第１エッジトリガクロックを生成し、前記第１副分周クロックと前記第２分周クロックの各々の立ち上がりエッジタイミングに互いをラッチして第２エッジトリガクロックを生成するステップと、
    前記第１エッジトリガクロックと前記第２エッジトリガクロックを論理積演算して前記デューティ比補正クロックを生成するステップと、
    を含むことを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
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