JP2023045562A - 積分型ａ／ｄ変換器、及び、半導体装置 - Google Patents

Abstract

【課題】カウンタコード信号を適切に組み合わせて高速な信号を生成する位相分割回路を適切な間隔でローカルにカラム内に配置し、カウンタコード信号の周波数よりも高速動作可能な積分型Ａ／Ｄ変換器を提供すること。【解決手段】多相信号を含むカウンタコード信号を出力するグローバルカウンタを備える。また、ランプ波電圧を出力するランプ波発生回路、ランプ波電圧と画素電圧とを比較する比較器、及び、比較器の出力反転タイミングでカウンタコード信号をラッチするラッチ回路を含むカラム回路とを備える。カラム回路ごとに、ラッチ回路出力値をデジタル変換出力値とする。また、カウンタコード信号の位相を分割する位相分割信号を積分型Ａ／Ｄ変換器のデジタル変換出力値のＬＳＢとしてラッチ回路に出力する位相分割回路を備える。複数のカラム回路に対して位相分割回路が配置され、ＬＳＢは、複数の位相分割回路によって供用される。【選択図】図２

Description

本発明は、積分型Ａ／Ｄ変換器、及び、半導体装置に関し、例えば、グローバルに伝送される多相カウンタコード信号から局所的に多相カウンタコード信号よりも高速な信号を生成する構成に適用して有効な技術に関する。

特許文献１におけるイメージセンサ内のグローバルカウンタ方式のＡ／Ｄ変換器のカウンタコード信号は、グローバルカウンタにおいて生成され、数千カラム並ぶラッチ部に分配されている。各カラムのＡ／Ｄ変換器は、入力されるアナログ信号とＲＡＭＰ波の比較結果信号が反転するタイミングでカウンタコード信号をラッチし、アナログ信号をデジタル信号に変換する。グローバルカウンタクロックの１周期ごとにカウンタがカウントされるので、グローバルカウンタクロックの周期がＡ／Ｄ変換器の１ＬＳＢの信号の時間に相当する。

特許文献１のカウンタコード信号は、上位ビットをグレーコード、下位コードをジョンソンカウンタコードとしてカウンタコード信号を組み合わせることで、カウンタコード信号の低周波数化を図っている。例えば、１ＧＨｚのＡ／Ｄ変換器のカウンタコード信号の周波数は１２５ＭＨｚになっている。その結果、当該Ａ／Ｄ変換器は、長距離、高負荷伝送が可能になるように工夫がなされている。ただし、ジョンソンカウンタコードが使用されるので、信号本数は１本増え、１４本のカウンタコード信号によって、２^１３＝８１９２通りの数字を表現するので、Ａ／Ｄ変換器は、１３ビットＡ／Ｄ変換器となる。

特開２００８－９２０９１号公報

上述したような回路の工夫にもかかわらず、イメージセンサ等を使用した電子機器の高機能化が進み、最重要要素であるセンサチップに搭載されるＡ／Ｄ変換器への要求仕様も高度化している。例えば、フレームレートの高速化、及び、ノイズを低減するための複数回サンプリングを実現するために、カウンタコード信号の周波数は、高速化することが要求されている。

一方で、画素数を増加するために、カウンタコード信号の伝送距離は延長することが求められている。また、諧調数を増加して高画質化するために、カウンタコード信号のビット数は増加することが求められている。また、筋のある画像及び画質むらのある画像を防止するために、カウンタコード信号は、遅延量が高度に調整されることが求められている。しかしながら、カウンタコード信号は、上述した回路構成で周波数を上げると、伝送距離を短くし、Ａ／Ｄ変換器の変換ビット数を減らす必要があり、要求仕様と両立することができないという課題が発生する。

本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、カウンタコード信号を適切に組み合わせて高速な信号を生成する位相分割回路を適切な間隔でローカルにカラム内に配置することによって、カウンタコード信号の周波数よりも高速で動作可能な半導体装置を提供することにある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な積分型Ａ／Ｄ変換器は、多相信号を含むカウンタコード信号を出力するグローバルカウンタと、時間変化に従って電圧値が線形に変化するランプ波電圧を出力するランプ波発生回路、ランプ波電圧と画素で発生する画素電圧とを比較する比較器、及び、比較器の出力が反転するタイミングで前記カウンタコード信号をラッチするラッチ回路を含むカラム回路と、を備え、カラム回路ごとに、ラッチ回路の出力値をデジタル変換出力値とする積分型Ａ／Ｄ変換器であって、カウンタコード信号を入力とし、カウンタコード信号の位相を分割する位相分割信号を生成し、位相分割信号を積分型Ａ／Ｄ変換器のデジタル変換出力値のＬＳＢとしてラッチ回路に出力する位相分割回路を備え、グローバルカウンタは、所定数のカラム回路に対して供用され、所定数よりも少ない数である複数のカラム回路に対して位相分割回路が配置され、ＬＳＢは、複数の位相分割回路によって供用される。

前記一実施形態によれば、カウンタコード信号を適切に組み合わせて高速な信号を生成する位相分割回路を適切な間隔でローカルにカラム内に配置することによって、カウンタコード信号の周波数よりも高速で動作することが可能となる。

実施形態１に係るＡ／Ｄ変換器の動作の概要を説明するブロック図である。 実施形態１に係るＡ／Ｄ変換器の具体的な構成の一部を説明するブロック図である。 実施形態１に係るＡ／Ｄ変換器の動作の一例を示すフローチャートである。 実施形態１に係る位相分割回路の一例を示すブロック図である。 図４に係る位相分割回路の一例のタイミングチャートである。 実施形態１に係るＡ／Ｄ変換器の出力ビットパターンの一例を示すタイミングチャートである。 実施形態１に係るジョンソンカウンタコード信号と位相分割回路によって生成される位相分割信号のシミュレーション結果の一例を示す図である。 実施形態１に係る位相分割回路のその他の一例を示すブロック図である。 図８に係る位相分割回路のタイミングチャートの一例である。 実施形態２に係る位相分割回路の一例のブロック図である。 図１０に係る位相分割回路の一例のタイミングチャートである。 実施形態２に係るＡ／Ｄ変換器の出力ビットのパターンの一例を示すタイミングチャートである。 実施形態３に係る位相分割回路の一例のブロック図である。 実施形態３に係るＡ／Ｄ変換器の出力ビットのパターンの一例を示すタイミングチャートである。 比較例と本実施形態のＡ／Ｄ変換器の出力ビットパターンの比較例を示すタイミングチャートである。

以下の実施形態においては便宜上その必要があるときは、複数のセクションまたは実施形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

以下、本開示の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。

（実施形態１）
＜半導体装置のＡ／Ｄ変換器の概念構成＞
図１は、実施形態１に係るＡ／Ｄ変換器の動作の概要を説明するブロック図である。積分型Ａ／Ｄ変換器１０００ａは、グローバルカウンタ２００、ランプ波発生回路３００、比較器４００ａ、ラッチ回路５１０ａ、ラッチ回路５４０ａ、ラッチ回路６００ａ、位相分割回路１００ａを備える。なお、ラッチ回路６００ａは、ＬＳＢ用のラッチ回路である。また、ラッチ回路５１０ａ及びラッチ回路５４０ａは、ＬＳＢの上の中位ビット用のラッチ回路である。上位ビット用のラッチ回路は、図示しないが、上位ビット用の信号として、グローバルカウンタ２００からグレーコード信号ＧＲが出力される。

比較器４００ａの非反転入力に、図示しないイメージセンサ等の撮像素子の画素の画素出力電圧レベルが、電気信号Ｓｉｎとして入力される。ランプ波発生回路３００から出力される比較電圧が、比較器４００ａの反転入力に入力される。撮像素子の画素出力電圧レベルと比較電圧が一致したラッチタイミングで、比較器４００ａの出力レベルが立上り、ラッチ回路に入力されるカウンタコード信号がラッチされ、出力信号Ｓｏｕｔとして並列に出力される。ラッチされるカウンタコード信号は、図１に示されるカウンタコード信号１及びカウンタコード信号２等のカウンタコード信号のラッチタイミングの論理レベルである。当該論理レベルは、積分型Ａ／Ｄ変換器１０００ａのデジタル出力値の各ビット値の論理レベルを示す。

ランプ波発生回路３００から出力される比較電圧は、時間に対して線形に増大する電圧であることが好ましい。また、比較電圧のノイズレベルは、積分型Ａ／Ｄ変換器１０００ａのＬＳＢ信号の判定レベルよりも小さいことが好ましい。

グローバルカウンタ２００の上位ビットはグレーコードが出力され、中位ビットはジョンソンカウンタコードが出力され、ＬＳＢ信号はジョンソンカウンタコードから生成されるローカル逓倍信号であることが好ましい。例えば、図１に示すカウンタコード信号１がジョンソンカウンタコードであり、カウンタコード信号２もジョンソンカウンタコードの場合には、ＬＳＢ信号はジョンソンカウンタコードから生成されるローカル逓倍信号である。また、図示しないグレーコードが上位ビットとして出力される。なお、位相分割回路１００ａの詳細については後述する。また、ローカル逓倍信号は、後述するように、位相分割回路から出力される位相分割信号を意味する。

中上位ビットをラッチするラッチ回路５１０ａは、グローバルカウンタ２００から出力される積分型Ａ／Ｄ変換器１０００ａの中上位ビットに相当するカウンタコード信号１を比較器４００ａの入力レベルが等しくなったタイミングでラッチする機能を有する。例えば、カウンタコード信号１は、ジョンソンカウンタコード信号である。ラッチ回路５１０ａは、ラッチしたカウンタコード信号１の論理レベルを積分型Ａ／Ｄ変換器１０００ａの中上位ビットの論理レベルとして出力する。

中下位ビットをラッチするラッチ回路５２０ａは、グローバルカウンタ２００から出力される積分型Ａ／Ｄ変換器１０００ａの中下位ビットに相当するカウンタコード信号２を比較器４００ａの入力レベルが等しくなったタイミングでラッチする機能を有する。例えば、カウンタコード信号２も、ジョンソンカウンタコード信号である。ラッチ回路５２０ａは、ラッチしたカウンタコード信号２の論理レベルを積分型Ａ／Ｄ変換器１０００ａの中下位ビットの論理レベルとして出力する。

位相分割回路１００ａは、グローバルカウンタ２００から出力されるカウンタコード信号１とカウンタコード信号２の中間位相で変化する高速な位相分割信号を出力する。また、カウンタコード信号１とカウンタコード信号２の組み合わせを、ジョンソンカウンタコード信号による比較的低速信号の多相クロック信号とすることにより、カウンタコード信号１及びカウンタコード信号２は、比較的、長距離及び高負荷な伝送に耐え得る信号とすることが可能となる。また、位相分割回路１００ａが、高速動作が必要な回路に隣接して配置されることによって、高速・低遅延で信号を供給することが可能になる。

カウンタコード信号１及びカウンタコード信号２は、比較的低速の多相クロック信号なので、比較的、長距離及び高負荷な伝送に耐え得る信号である。しかしながら、位相分割信号は、カウンタコード信号１及びカウンタコード信号２に比較して高周波信号となるので、短距離の範囲で伝送されることが好ましい。例えば、位相分割信号がギガヘルツ帯域の場合には、位相分割回路１００ａは、グローバルカウンタ２００から、１から数百カラム回路、好ましくは、数十から数百カラム回路ごとに配置されることが望ましい。

ＬＳＢ信号をラッチするラッチ回路６００ａは、位相分割回路１００ａから出力される位相分割信号を比較器４００ａの入力レベルが等しくなったタイミングでラッチする機能を有する。ラッチ回路６００ａは、ラッチした位相分割信号の論理レベルを積分型Ａ／Ｄ変換器１０００ａのＬＳＢ信号の論理レベルとして出力する。

このような回路例によれば、半導体装置の動作周波数を決定するグローバルカウンタコード信号よりも高速な信号を生成する位相分割回路が、カラム内に配置される。したがって、半導体装置は、グローバルカウンタコード信号よりも高速に動作することが可能になる。また、位相分割回路の入力は、複数の比較的低速なジョンソンカウンタコード信号を使用できるので、長距離伝送、及び、高負荷伝送に耐えることが可能になる。また、位相分割回路の位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間位相で変化する高速信号を出力するので、誤カウントの確率を低減させることが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計が必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。

＜半導体装置のＡ／Ｄ変換器の具体的構成＞
図２は、実施形態１に係るＡ／Ｄ変換器の具体的な構成の一部を説明するブロック図である。すなわち、図２は、グローバルカウンタ２００の上位ビットが９ビットのグレーコード信号を出力し、中位ビットが４ビットのジョンソンカウンタコード信号を出力し、Ａ／Ｄ変換器のＬＳＢ信号が４ビットのジョンソンカウンタコード信号から生成される構成の一例である。

グローバルカウンタ２００の入力には一定周期のクロック信号ＣＬＫが入力される。クロック信号ＣＬＫの周波数は任意の周波数であってよいが、ギガヘルツ帯の周波数であることを妨げるものではない。クロック信号ＣＬＫはジョンソンカウンタ２１０によってジョンソンカウンタコード信号に変換される。一例として、クロック信号ＣＬＫが８１０ＭＨｚの場合に、ジョンソンカウンタコード信号を２０２．５ＭＨｚとすることも可能である。

グローバルカウンタ２００は、ジョンソンカウンタ２１０、バイナリカウンタ２２０、グレイコードカウンタ２３０、同期ユニット２４０を備える。

ジョンソンカウンタ２１０は、クロック信号ＣＬＫを入力し、４相のジョンソンカウンタコード信号、ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞を生成する。ジョンソンカウンタコード信号＜０＞とジョンソンカウンタコード信号＜１＞とは２クロック信号ＣＬＫ位相がずれており、ジョンソンカウンタコード信号＜１＞とジョンソンカウンタコード信号＜２＞とは２クロック信号ＣＬＫ位相がずれている。また、ジョンソンカウンタコード信号＜０＞とジョンソンカウンタコード信号＜２＞とは４クロック信号ＣＬＫ位相がずれることになる。詳細は、図６において説明する。

バイナリカウンタ２２０は、ジョンソンカウンタ２１０から出力されるＡ／Ｄ変換器の４ビット目に対応するジョンソンカウンタコード信号、例えば、ジョンソンカウンタコード信号＜３＞を入力として、バイナリコード信号を生成する。Ａ／Ｄ変換器のＬＳＢ信号に対応する信号は、後述する、位相分割回路１００ａにおいて生成される。

グレイコードカウンタ２３０は、バイナリカウンタ２２０から出力されたバイナリコード信号を入力し、９相のグレーコード信号、例えばグレーコード信号＜０＞からグレーコード信号＜８＞を生成する。例えば、グレーコード信号＜８＞は、Ａ／Ｄ変換器のＭＳＢ信号に対応する。

同期ユニット２４０は、グローバルカウンタ２００に入力されるクロック信号ＣＬＫに同期して、グレーコード信号＜０＞からグレーコード信号＜８＞及びジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞が出力されるようにする同期回路である。同期ユニット２４０が存在することによって、Ａ／Ｄ変換器の出力値は、クロック信号ＣＬＫに同期して正確に出力されることが可能になる。

ラッチ回路５０１ａにはグレーコード信号＜０＞が入力され、・・・ラッチ回路５０９ａにはグレーコード信号＜８＞が入力される。すなわち、ラッチ回路５０１ａからラッチ回路５０９ａのそれぞれは、グレーコード信号＜０＞からグレーコード信号＜８＞のそれぞれを入力する。そして、ラッチ信号Ｌａが立上がると、ラッチ回路は、グレーコード信号＜０＞からグレーコード信号＜８＞のそれぞれの論理レベルをラッチする。ラッチされた論理レベルはＡ／Ｄ変換器の上位９ビットの論理レベルに相当し、Ａ／Ｄ変換器の出力となる。また、ラッチ信号Ｌａは、図１の比較器４００ａの出力信号である比較結果信号ＣＭＰであり、図２において、ラッチ信号Ｌａである比較結果信号ＣＭＰが比較器（図１の比較器４００ａ）から伝送されることが示されている。

ラッチ回路５１０ａにはジョンソンカウンタコード信号＜０＞が入力され、ラッチ回路５２０ａにはジョンソンカウンタコード信号＜１＞が入力され、ラッチ回路５３０ａにはジョンソンカウンタコード信号＜２＞が入力される。また、ラッチ回路５４０ａにはジョンソンカウンタコード信号＜３＞が入力される。ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜４＞は昇順または降順に２クロック信号ＣＬＫずつ位相が異なる。ラッチ回路５１０ａからラッチ回路５４０ａは、ラッチ信号Ｌａが立上がると、ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞のそれぞれの論理レベルをラッチする。ラッチされた論理レベルはＡ／Ｄ変換器のＬＳＢの直上の中位４ビットの論理レベルに相当し、Ａ／Ｄ変換器の出力となる。また、上述したように、ラッチ回路５１０ａにもラッチ信号Ｌａが入力される。ラッチ信号Ｌａは、図１の比較器４００ａの出力信号である比較結果信号ＣＭＰであり、図２において、ラッチ信号Ｌａである比較結果信号ＣＭＰが比較器（図１の比較器４００ａ）から伝送されることが示されている。

位相分割回路１００ａは、ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞を入力し、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化する位相分割信号を生成する。例えば、位相分割信号は、ジョンソンカウンタコード信号＜０＞とジョンソンカウンタコード信号＜１＞の位相変化位置のおよそ中間位置で位相が変化し、ジョンソンカウンタコード信号＜１＞とジョンソンカウンタコード信号＜２＞の位相変化位置のおよそ中間位置で位相が変化する。また、位相分割信号は、ジョンソンカウンタコード信号＜２＞とジョンソンカウンタコード信号＜３＞の位相変化位置のおよそ中間位置で位相が変化し、ジョンソンカウンタコード信号＜３＞とジョンソンカウンタコード信号＜０＞の位相変化位置のおよそ中間位置で位相が変化する。なお、位相分割回路１００ａの一例には、ＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｍｉｒｒｏｒ Ｄｅｌａｙ）及びＰＩ（Ｐａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）などが挙げられる。

ラッチ回路６００ａには位相分割信号が入力され、ラッチ信号Ｌａが立上がると、位相分割信号の論理レベルをラッチする。ラッチされた論理レベルはＡ／Ｄ変換器のＬＳＢの論理レベルに相当し、Ａ／Ｄ変換器の出力となる。また、上述したように、ラッチ回路６００ａにもラッチ信号Ｌａが入力される。ラッチ信号Ｌａは、図１の比較器４００ａの出力信号である比較結果信号ＣＭＰであり、図２において、ラッチ信号Ｌａである比較結果信号ＣＭＰが比較器（図１の比較器４００ａ）から伝送されることが示されている。

上述または後述するように、ＬＳＢの位相分割回路を１又は数十から数百カラムごとに配置することによって、ＬＳＢ信号である位相分割信号は、短距離を低負荷によって低遅延で伝送させることが可能になる。

また、図２から明らかなように、位相分割回路１００ａに入力されないカウンタコード信号であって、積分型Ａ／Ｄ変換器のデジタル変換出力値の上位ビットとなるラッチ回路の出力値に該当するカウンタコード信号は、グレーコード信号である。

＜半導体装置のＡ／Ｄ変換器の動作フローの一例＞
図３は、実施形態１に係るＡ／Ｄ変換器の動作の一例を示すフローチャートである。なお、図３の動作の概要は、図１及び図２において説明した内容をまとめた内容となる。

ステップＳ３０１において、位相分割回路の配置が決定される。位相分割回路は、半導体装置のフォトダイオードにより形成される画素で発生する電圧をＡ／Ｄ変換するＡ／Ｄ変換器のＬＳＢ信号を生成する。画素は、例えば、半導体装置に形成される撮像素子の一部となる場合がある。位相分割回路は、ＡＤＣ内の高速動作が必要な回路部の近傍に配置されることが望ましい。また、位相分割回路は、すべてのカラムのＡＤＣに対して１対１に配置される必要はなく、数十から数百カラム以上の間隔に一つの位相分割回路を配置することで、本実施形態の効果を奏することが可能になる。

ステップＳ３０２において、Ａ／Ｄ変換器は、グローバルカウンタにクロック信号ＣＬＫを入力する。なお、グローバルカウンタから出力されるカウンタコード信号はカウントアップされる信号となるので、比較器に入力される信号の値が同一となるまでの時間に比例したカウント値が、本実施形態における積分型Ａ／Ｄ変換器の出力値となる。

ステップＳ３０３において、Ａ／Ｄ変換器は、Ａ／Ｄ変換器の出力値の上位ビットについて、グレーコード等の隣接した値に変化する際に変化ビットが少ないコードを利用する。例えば、グレーコードは、ある値から隣接した値に変化する際に常に１ビットしか変化しない、前後に隣接する符号間のハミング距離が必ず１であるという特性を持つ。したがって、配線遅延などの影響が発生した場合によってグレーコードのビット間にばらつきが生じた場合であっても、グレーコードは、１コード程度しかずれが発生しないので上位ビットにおける影響を低減することが可能になる。一方で、Ａ／Ｄ変換器は、高周波数の中位ビットには、低消費電力となるように、より低速にコードが変化し、フリップフリップ等の簡易な回路構成で実現できるジョンソンカウンタコード等のコードを利用する。なお、上記の場合に、Ａ／Ｄ変換器の出力ビットから上位ビット及び中位ビットを除いた下位ビットは、ＬＳＢを示すものとする。

ステップＳ３０４において、グローバルカウンタは、異なるカウンタコード信号である、上位ビットのカウンタコード信号と中位ビットのカウンタコード信号の同期を取る。例えば、グローバルカウンタ２００に入力されているクロック信号ＣＬＫに同期させて上位ビットのグレーコード信号と中位ビットのジョンソンカウンタコード信号を出力する。中位ビットのジョンソンカウンタコード信号は、ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞までのジョンソンカウンタコード信号である。ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞までのジョンソンカウンタコード信号はデューティ比が１／２であり、位相が２クロック信号ＣＬＫずつずれている。

ステップＳ３０５において、位相分割回路１００ａは、ジョンソンカウンタコード信号＜０＞からジョンソンカウンタコード信号＜３＞を入力し、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化する位相分割信号を生成する。すなわち、位相分割信号は、４ｂｉｔのジョンソンカウンタコード信号が表す周波数の２倍の周波数を有する信号となる。

ステップＳ３０６において、Ａ／Ｄ変換器は、最も周波数の高い信号である位相分割信号をＡ／Ｄ変換器のＬＳＢとする。位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間位相で変化する高速信号を出力するので、誤カウントの確率を低減することが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計を必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。

ステップＳ３０７において、Ａ／Ｄ変換器は、グレーコード等による上位ビット＋ジョンソンカウンタコード等による中位ビット＋位相分割回路１００ａによる位相分割信号によるＬＳＢをＡ／Ｄ変換器の出力とする。このような動作によれば、グローバルカウンタ２００に入力されるクロック信号ＣＬＫを高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。また、グローバルカウンタ２００から出力される長距離を伝送されるカウンタコード信号も高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。

すなわち、本実施形態に係るＡ／Ｄ変換器は、Ａ／Ｄ変換器の入力に接続される図示しない撮像素子のフレームレートの向上、画素数の増加、高画質化といったユーザ要求に対応することが可能になる。また、Ａ／Ｄ変換器のチップ面積の増加、及び、組み立てコストの増加を伴うことなく、Ａ／Ｄ変換器は高速化することが可能になる。

＜実施形態１に係る位相分割回路１００ａの一例＞
図４は、実施形態１に係る位相分割回路の一例を示すブロック図である。実施形態１に係る位相分割回路１００ａは、４つの位相が異なるジョンソンカウンタコード信号＜０＞から＜３＞を入力とするＳＭＤ回路として機能する。位相分割回路１００ａは、ジョンソンカウンタコード信号＜０＞の立上がり、及び、立下りでパルスを発生するディファレンシエータ１１０ａ[０]、ジョンソンカウンタコード信号＜１＞の立上がり、及び、立下りでパルスを発生するディファレンシエータ１１０ａ[１]を含む。また、位相分割回路１００ａは、ジョンソンカウンタコード信号＜２＞の立上がり、及び、立下りでパルスを発生するディファレンシエータ１１０ａ[２]、ジョンソンカウンタコード信号＜３＞の立上がり及び立下りでパルスを発生するディファレンシエータ１１０ａ[３］を含む。ジョンソンカウンタコード信号＜０＞のパルス信号はｓｉｇ０であり、ジョンソンカウンタコード信号＜１＞のパルス信号はｓｉｇ１であり、ジョンソンカウンタコード信号＜２＞のパルス信号はｓｉｇ２であり、ジョンソンカウンタコード信号＜３＞のパルス信号はｓｉｇ３である。

パルス信号ｓｉｇ０及びパルス信号ｓｉｇ１は、ミラー遅延ユニットａ［０］に入力し、ミラー遅延ユニットａ［０］は、パルス信号ｓｉｇ１とパルス信号ｓｉｇ２との中間位相で立上がるプリアウト信号［０］を生成する。すなわち、ミラー遅延ユニットａ［０］は、パルス信号ｓｉｇ０とパルス信号ｓｉｇ１の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ１の立上がりから遅れてプリアウト信号［０］を出力する。

また、ミラー遅延ユニットａ［１］は、パルス信号ｓｉｇ１及びパルス信号ｓｉｇ２を入力し、パルス信号ｓｉｇ２とパルス信号ｓｉｇ３との中間位相で立上がるプリアウト信号［１］を生成する。すなわち、ミラー遅延ユニットａ［１］は、パルス信号ｓｉｇ１とパルス信号ｓｉｇ２の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ２の立上がりから遅れてプリアウト信号［１］を出力する。なお、ミラー遅延ユニットａ［１］の内部回路は、ミラー遅延ユニットａ［０］と同一であるために、詳細な図面を省略している。

さらに、ミラー遅延ユニットａ［２］は、パルス信号ｓｉｇ２及びパルス信号ｓｉｇ３を入力し、パルス信号ｓｉｇ３とパルス信号ｓｉｇ０との中間位相で立上がるプリアウト信号［２］を生成する。すなわち、ミラー遅延ユニットａ［２］は、パルス信号ｓｉｇ２とパルス信号ｓｉｇ３の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ３の立上がりから遅れてプリアウト信号［２］を出力する。なお、ミラー遅延ユニットａ［１］の内部回路は、ミラー遅延ユニットａ［０］と同一であるために、詳細な図面を省略している。

さらに、ミラー遅延ユニットａ［３］は、パルス信号ｓｉｇ３及びパルス信号ｓｉｇ０を入力し、パルス信号ｓｉｇ０とパルス信号ｓｉｇ１との中間位相で立上がるプリアウト信号［３］を生成する。すなわち、ミラー遅延ユニットａ［３］は、パルス信号ｓｉｇ３とパルス信号ｓｉｇ０の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ０の立下がりから遅れてプリアウト信号［３］を出力する。なお、ミラー遅延ユニットａ［３］の内部回路は、ミラー遅延ユニットａ［０］と同一であるために、詳細な図面を省略している。

＜＜ミラー遅延ユニットの一例＞＞
図４に示すミラー遅延ユニットａ［０］は、遅延信号Ｃ［０］から遅延信号Ｃ［ｎ］の間で２×クロック信号ＣＬＫ＝ｔ_ｄｉｆｆの遅延時間を発生させる前方ミラー遅延ライン１３０ａ［０］を備える。また、ミラー遅延ユニットａ［０］は、クロック信号ＣＬＫ＝（ｔ_ｄｉｆｆ／２）の遅延時間を発生させる後方ミラー遅延ライン１５０ａ［０］を備える。さらに、前方ミラー遅延ライン１３０ａ［０］に入力するジョンソンカウンタコード信号＜ｎ―１＞（ｎ：自然数）の遅延信号Ｃ［ｎ］と、後続して隣接するジョンソンカウンタコード信号＜ｎ＞との同期を検出する遅延差検出回路１４０ａ［０］を備える。さらに、遅延差検出回路１４０ａ［０］に入力される遅延信号Ｃ［ｎ］のタイミングを調整するための遅延回路１２０ａ［０］を備える。

ミラー遅延ユニットａ［０］に入力されたジョンソンカウンタコード信号［０］の立上がりと立下りに生成されたパルス信号ｓｉｇ０は、前方ミラー遅延ライン１３０ａ［０］を伝送する間にｔ_ｄｉｆｆだけ遅延された遅延信号Ｃ［ｎ］として出力される。遅延差検出回路１４０ａ［０］に入力されるパルス信号ｓｉｇ１は、パルス信号ｓｉｇ０よりもｔ_ｄｉｆｆ遅延している。したがって、遅延差検出回路１４０ａ［０］に入力されるパルス信号ｓｉｇ１及び遅延信号Ｃ［ｎ］によって、新たなパルス信号が形成され、後方ミラー遅延ライン１５０ａ［０］で（ｔ_ｄｉｆｆ／２）の遅延したプリアウト信号［０］が生成される。

＜＜ミキサの一例＞＞
ミキサ１６０ａは、プリアウト信号［０］、プリアウト信号［１］、プリアウト信号［２］、プリアウト信号［３］を入力し、隣接するプリアウト信号の位相の中間地点で位相が反転する位相分割信号ＯＵＴを出力する。したがって、ミキサ１６０ａは、プリアウト信号［０］の立上がりで、信号レベルを反転させ、反転させた信号レベルを維持し、プリアウト信号［１］の立上がりで、反転させた信号レベルを元の信号レベルに戻し、元の信号レベルを維持する。さらに、ミキサ１６０ａは、プリアウト信号［２］の立上がりで、信号レベルを反転させ、反転させた信号レベルを維持し、プリアウト信号［３］の立上がりで、反転させた信号レベルを元の信号レベルに戻し、元の信号レベルを維持する。ミキサ１６０ａは以上の動作を繰り返し、繰り返された信号レベルを位相分割信号ＯＵＴとして出力する。

＜実施形態１に係る位相分割回路のタイミングチャートの一例＞
図５は、図４に係る位相分割回路の一例のタイミングチャートである。ジョンソンカウンタコード信号［０］、ジョンソンカウンタコード信号［１］、ジョンソンカウンタコード信号［２］、ジョンソンカウンタコード信号［３］はｔ_ｄｉｆｆずつ位相がずれている。また、一つのジョンソンカウンタコード信号は、半周期が４ｔ_ｄｉｆｆのパルス信号でもある。パルス信号ｓｉｇ０は、ジョンソンカウンタコード信号［０］の立上りと立下りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。また、パルス信号ｓｉｇ１は、ジョンソンカウンタコード信号［１］の立上りと立下りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。遅延信号Ｃ［ｎ］は、ジョンソンカウンタコード信号［０］の立上り又は立下り、すなわち、パルス信号ｓｉｇ０の立上りからｔ_ｄｉｆｆ遅延した信号であって、立上りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。したがって、パルス信号ｓｉｇ１と遅延信号Ｃ［ｎ］は、図４に示されるようにＡＮＤ接続され、後方ミラー遅延ライン１５０ａ［０］でジョンソンカウンタコード信号［１］から（ｔ_ｄｉｆｆ／２）遅延したプリアウト信号ＰＲＥＯＵＴ［０］を生成する。

図５では、省略されているが、パルス信号ｓｉｇ２とパルス信号ｓｉｇ１の遅延信号Ｃ［ｎ］は、ＡＮＤ接続される。そして、ＡＮＤ接続された信号は、後方ミラー遅延ライン１５０ａ［１］でジョンソンカウンタコード信号［２］から（ｔ_ｄｉｆｆ／２）遅延したプリアウト信号ＰＲＥＯＵＴ［１］を生成する。同様に、図５では、省略されているが、パルス信号ｓｉｇ３とパルス信号ｓｉｇ２の遅延信号Ｃ［ｎ］は、ＡＮＤ接続される。そして、ＡＮＤ接続された信号は、後方ミラー遅延ライン１５０ａ［２］でジョンソンカウンタコード信号［３］から（ｔ_ｄｉｆｆ／２）遅延したプリアウト信号ＰＲＥＯＵＴ［２］が生成される。同様に、図５では、省略されているが、パルス信号ｓｉｇ０とパルス信号ｓｉｇ３の遅延信号Ｃ［ｎ］は、ＡＮＤ接続される。そして、ＡＮＤ接続された信号は、後方ミラー遅延ライン１５０ａ［３］でジョンソンカウンタコード信号［０］の立下りから（ｔ_ｄｉｆｆ／２）遅延したプリアウト信号ＰＲＥＯＵＴ［３］が生成される。

図５の位相分割信号ＯＵＴは、初期状態が「０」であるが、プリアウト信号ＰＲＥＯＵＴ［０］の立上がりでハイレベルに遷移し、その後ハイレベルを維持し、プリアウト信号ＰＲＥＯＵＴ［１］の立上がりでローレベルに遷移し、その後ローレベルを維持する。そして、プリアウト信号ＰＲＥＯＵＴ［２］の立上がりでハイレベルに遷移し、その後ハイレベルを維持し、プリアウト信号ＰＲＥＯＵＴ［３］の立上がりでローレベルに遷移し、その後ローレベルを維持する。以降、位相分割信号ＯＵＴは、上記動作を繰り返す。すなわち、位相分割回路の位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間位相で変化する高速信号を出力するので、誤カウントの確率を低減することが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計が必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。

したがって、位相分割回路１００ａは隣接するカラム回路の動作周波数よりも高速で動作するカラム回路に配置されることが好ましい。また、高速で動作するカラム回路は、一つのカラム回路ではなく、複数の近傍または隣接するカラム回路である場合があるので、位相分割回路１００ａは、当該カラム回路から１から数百カラム回路、好ましくは数十から数百カラム回路以内に配置される場合がある。

＜実施形態１に係るＡ／Ｄ変換器の出力ビットのパターンの一例＞
図６は、実施形態１に係るＡ／Ｄ変換器の出力ビットパターンの一例を示すタイミングチャートである。すなわち、図６は、実施形態１に係る積分型Ａ／Ｄ変換器１０００ａの以下に説明する出力ビットを示す。すなわち、当該出力ビットは、ＬＳＢから上の中位４ビットを出力するジョンソンカウンタコード信号ＪＣ＜０＞からジョンソンカウンタコード信号ＪＣ＜３＞、上位ビットの１ビットであるグレーコード信号＜３＞、及び、ＬＳＢ信号の位相分割信号ＯＵＴを示す。ＬＳＢ信号は、ローカル逓倍信号と称する場合もある。すなわち、位相分割回路１００ａに入力されるカウンタコード信号は、ジョンソンカウンタコード信号であり、隣接するジョンソンカウンタコード信号は１／８周期位相が異なり、デューティが５０％である。位相分割回路１００ａには、１／８周期位相が異なる４個のジョンソンカウンタコード信号が並列に入力される。

図６の上段のカウンタ値はグローバルカウンタ２００に入力されるクロック信号ＣＬＫのクロック数を示す。したがって、カウンタ値が「０」の場合は、積分型Ａ／Ｄ変換器１０００ａの入力もないことになるので、位相分割信号ＯＵＴ＝「０」、ジョンソンカウンタコード信号ＪＣ＜０＞からジョンソンカウンタコード信号ＪＣ＜３＞＝「０」及び他のビット＝「０」となる。カウンタ値が二つインクリメントされるたびに、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化する位相分割信号を生成する。すなわち、位相分割信号は、ジョンソンカウンタコード信号のエッジ変化の２倍の周波数を有する信号となる。このように、位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間位相で変化する高速信号を出力するので、誤カウントの確率を低減することが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計が必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。

このような動作によれば、グローバルカウンタ２００に入力されるクロック信号ＣＬＫを高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。また、グローバルカウンタ２００から出力される長距離を伝送されるカウンタコード信号も高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。すなわち、本実施形態に係るＡ／Ｄ変換器は、Ａ／Ｄ変換器の入力に接続される図示しない撮像素子のフレームレートの向上、画素数の増加、高画質化といったユーザ要求に対応することが可能になる。また、Ａ／Ｄ変換器のチップ面積の増加、及び、組み立てコストの増加を伴うことなく、Ａ／Ｄ変換器は高速化することが可能になる。

＜ジョンソンカウンタコードと位相分割回路のシミュレーション結果の一例＞
図７は、実施形態１に係るジョンソンカウンタコード信号と位相分割回路によって生成される位相分割信号のシミュレーション結果の一例を示す図である。ジョンソンカウンタコード信号は約１２５ＭＨｚで動作させるので、位相分割信号をＬＳＢ信号として用いない場合の、Ａ／Ｄ変換器の変換時間は４相のジョンソンカウンタコード信号を用いて、２ｎ秒で動作する。しかしながら、図７から分かるように、位相分割回路によって生成される位相分割信号は、Ａ／Ｄ変換器のＬＳＢ信号として使用することが可能になることがわかる。この場合には、Ａ／Ｄ変換器の変換時間は１ｎ秒になり、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍になることが可能になる。

＜実施形態１に係る位相分割回路のその他の一例＞
図８は、実施形態１に係る位相分割回路のその他の一例を示すブロック図である。実施形態１に係る位相分割回路１００ｂは、位相分割回路１００ａと同様に、４つの位相が異なるジョンソンカウンタコード信号＜０＞から＜３＞を入力とするＳＭＤ回路として機能する。位相分割回路１００ｂが位相分割回路１００ａと異なる構成は、遅延差検出回路１４０ｂ［０］等にＤ型フリップフロップが含まれる構成と、ジョンソンカウンタコード信号の立下りに同期してプリアウト信号ＰＲＥＯＵＴが出力される構成である。

Ｄ型フリップフロップ以外の構成は、位相分割回路１００ａと位相分割回路１００ｂとで同じ構成であるので、記載の重複を避けるために説明を省略する。最初に、ミラー遅延ユニットｂ［０］について説明する。ジョンソンカウンタコード信号＜０＞のパルス信号ｓｉｇ０の遅延信号Ｃ［ｎ］がＤ型フリップフロップＤＦＦｂｎ［０］のクロック端子に入力される。遅延信号Ｃ［ｎ］の立上りのタイミング（遅延時間（ｔ_ｄｉｆｆ）＋遅延回路１２０ｂ［０］の遅延時間）では、データ入力端子のパルス信号ｓｉｇ１がハイ状態なので、Ｄ型フリップフロップＤＦＦｂｎ［０］の出力端子信号Ｑ［ｎ］はハイ状態となる。また、出力端子信号Ｑ［ｎ］がハイ状態となった直後は、ジョンソンカウンタコード信号＜１＞のパルス信号ｓｉｇ１はロー状態であるので、ＡＮＤ回路ＡＮＤｂｎ［０］の出力もロー状態となり、位相分割信号ＰＲＥＯＵＴ［０］もローレベルの信号を出力する。

ジョンソンカウンタコード信号＜０＞の立下りのタイミングで生成されるパルス信号ｓｉｇ０がＡＮＤ回路ＡＮＤｂｎ［０］に入力されるタイミングは、Ｄ型フリップフロップＤＦＦｂｎ［０］の出力端子信号Ｑ［ｎ］がハイ状態のタイミングでもある。したがって、ＡＮＤ回路ＡＮＤｂｎ［０］の出力もハイ状態となり、位相分割信号ＰＲＥＯＵＴ［０］も（ｔ_ｄｉｆｆ／２）遅延した後にハイレベルの信号を出力する。すなわち、ミラー遅延ユニットｂ［０］は、パルス信号ｓｉｇ０とパルス信号ｓｉｇ１の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ０の立上がりから遅れてプリアウト信号［０］を出力する。この場合のパルス信号ｓｉｇ０は、ジョンソンカウンタコード信号＜０＞の立下りのタイミングで生成される。

また、ミラー遅延ユニットｂ［１］は、パルス信号ｓｉｇ１及びパルス信号ｓｉｇ２を入力し、パルス信号ｓｉｇ１とパルス信号ｓｉｇ２との中間位相で立上がるプリアウト信号［１］を生成する。すなわち、ミラー遅延ユニット［１］は、パルス信号ｓｉｇ１とパルス信号ｓｉｇ２の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ１の立上がりから遅れてプリアウト信号［１］を出力する。この場合のパルス信号ｓｉｇ１は、ジョンソンカウンタコード信号＜１＞の立下りのタイミングで生成される。なお、ミラー遅延ユニットｂ［１］の内部回路は、ミラー遅延ユニットｂ［０］と同一であるために、詳細な図面を省略している。

さらに、ミラー遅延ユニットｂ［２］は、パルス信号ｓｉｇ２及びパルス信号ｓｉｇ３を入力し、パルス信号ｓｉｇ２とパルス信号ｓｉｇ３との中間位相で立上がるプリアウト信号［２］を生成する。すなわち、ミラー遅延ユニットｂ［２］は、パルス信号ｓｉｇ２とパルス信号ｓｉｇ３の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ２の立上がりから遅れてプリアウト信号［２］を出力する。この場合のパルス信号ｓｉｇ２は、ジョンソンカウンタコード信号＜２＞の立下りのタイミングで生成される。なお、ミラー遅延ユニット［１］の内部回路は、ミラー遅延ユニット［０］と同一であるために、詳細な図面を省略している。

さらに、ミラー遅延ユニットｂ［３］は、パルス信号ｓｉｇ３及びパルス信号ｓｉｇ０を入力し、パルス信号ｓｉｇ３とパルス信号ｓｉｇ０との中間位相で立上がるプリアウト信号［３］を生成する。すなわち、ミラー遅延ユニットｂ［３］は、パルス信号ｓｉｇ３とパルス信号ｓｉｇ０の位相差（ｔ_ｄｉｆｆ）の半分の位相差（ｔ_ｄｉｆｆ／２）だけパルス信号ｓｉｇ３の立上がりから遅れてプリアウト信号［３］を出力する。この場合のパルス信号ｓｉｇ３は、ジョンソンカウンタコード信号＜３＞の立下りのタイミングで生成される。なお、ミラー遅延ユニットｂ［３］の内部回路は、ミラー遅延ユニットｂ［０］と同一であるために、詳細な図面を省略している。

＜＜ミキサの一例＞＞
ミキサ１６０ｂは、プリアウト信号［０］、プリアウト信号［１］、プリアウト信号［２］、プリアウト信号［３］を入力し、隣接するプリアウト信号の位相の中間地点で位相が反転する位相分割信号ＯＵＴを出力する。したがって、ミキサ１６０ｂは、プリアウト信号［０］の立上がりで、信号レベルを反転させ、反転させた信号レベルを維持し、プリアウト信号［１］の立上がりで、反転させた信号レベルを元の信号レベルに戻し、元の信号レベルを維持する。さらに、ミキサ１６０ｂは、プリアウト信号［２］の立上がりで、信号レベルを反転させ、反転させた信号レベルを維持し、プリアウト信号［３］の立上がりで、反転させた信号レベルを元の信号レベルに戻し、元の信号レベルを維持する。ミキサ１６０ｂは以上の動作を繰り返し、繰り返された信号レベルを位相分割信号ＯＵＴとして出力する。

＜実施形態１に係るその他の位相分割回路のタイミングチャートの一例＞
図９は、図８に係る位相分割回路のタイミングチャートの一例である。図９では、ジョンソンカウンタコード信号［０］、ジョンソンカウンタコード信号［１］、ジョンソンカウンタコード信号［２］、ジョンソンカウンタコード信号［３］は、ｔ_ｄｉｆｆずつ位相がずれている。また、一つのジョンソンカウンタコード信号は、半周期が４ｔ_ｄｉｆｆのパルス信号でもある。パルス信号ｓｉｇ０は、ジョンソンカウンタコード信号［０］の立上りと立下りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。また、パルス信号ｓｉｇ１は、ジョンソンカウンタコード信号［１］の立上りと立下りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。遅延信号Ｃ［ｎ］は、ジョンソンカウンタコード信号［０］の立上り又は立下り、すなわち、パルス信号ｓｉｇ０の立上りからｔ_ｄｉｆｆと遅延回路１２０ｂ［０］の遅延時間だけ遅れた遅延信号である。遅延信号Ｃ［０］は、前方ミラー遅延ライン１３０ｂ［０］の伝送途中の遅延信号である。Ｄ型フリップフロップＤＦＦｂｎ［０］の出力端子信号Ｑ［ｎ］は、遅延信号Ｃ［ｎ］の立上りにおけるＤ端子に入力されるパルス信号ｓｉｇ１の信号レベルを出力する。したがって、図９に示されるように、出力端子信号Ｑ［ｎ］は、遅延信号Ｃ［ｎ］の立上りで、パルス信号ｓｉｇ１の信号レベルであるハイ状態を出力し続ける。プリアウト信号［０］は、出力端子信号Ｑ［ｎ］とパルス信号ｓｉｇ０との和信号が後方ミラー遅延ライン１５０ｂ［０］によって（ｔ_ｄｉｆｆ／２）遅延した信号である。

位相分割信号ＯＵＴは、ミキサ１６０ｂに入力されるプリアウト信号［０］、プリアウト信号［１］、プリアウト信号［２］、プリアウト信号［３］の隣接するプリアウト信号の立上りタイミングで出力信号レベルが反転する信号を出力する。したがって、位相分割信号ＯＵＴは、隣接するジョンソンカウンタコード信号の位相変化点の中間地点で位相が変化する信号となる。したがって、位相分割回路１００ａと位相分割回路１００ｂは、グローバルカウンタに入力される初期のクロック信号ＣＬＫ部分（動作のウェークアップ時間）を除いて、同一の位相分割信号ＯＵＴを出力する機能を有する。

上述したように、実施形態１に係る積分型Ａ／Ｄ変換器１０００ａは、複数の多相信号であるジョンソンカウンタコード信号及びグレーコード信号を含むカウンタコード信号を出力するグローバルカウンタ２００を備える。また、当該積分型Ａ／Ｄ変換器は、ランプ波発生回路３００、比較器４００ａ及びラッチ回路５０１ａから５０９ａ及び５１０ａから５４０ａを含むカラム回路９００ａと、を備え、カラム回路９００ａ毎に、当該ラッチ回路の出力値をデジタル変換出力値とする。また、ランプ波発生回路３００は、時間変化に従って電圧値が線形に変化するランプ波電圧を出力する。さらに、比較器４００ａは、ランプ波電圧と画素で発生する画素電圧とを比較する。さらに、ラッチ回路５０１ａから５０９ａ及び５１０ａから５４０ａは、比較器４００ａの出力が反転するタイミングでカウンタコード信号をラッチする。

上記、積分型Ａ／Ｄ変換器１０００ａは、カウンタコード信号を入力とし、カウンタコード信号の位相を分割する位相分割信号を生成し、位相分割信号を当該積分型Ａ／Ｄ変換器のデジタル変換出力値のＬＳＢとしてラッチ回路６００ａに出力する位相分割回路１００ａを備える。グローバルカウンタ２００は、所定数のカラム回路９００に対して供用される。所定数の一例として、数千という数字が挙げられる。すなわち、グローバルカウンタ２００は、数千個のカラム回路９００に対して供用される場合があり得る。また、当該所定数よりも少ない数である複数のカラム回路に対して位相分割回路１００ａが配置され、ＬＳＢ信号が、複数の位相分割回路によって供用される場合があり得る。当該複数のカラム回路の一例として、１から数百のカラム回路、好ましくは数十から数百のカラム回路が挙げられる。なお、上記構成は、実施形態１の積分型Ａ／Ｄ変換器だけではなく、以下に詳述する実施形態２及び３の積分型Ａ／Ｄ変換器に共通する構成ともなる。

上記の構成の積分型Ａ／Ｄ変換器によれば、カウンタコード信号を適切に組み合わせて高速な信号を生成する位相分割回路を適切な間隔でローカルにカラム内に配置することによって、カウンタコード信号の周波数よりも高速でＡ／Ｄ変換処理をすることが可能となる。

（実施形態２）
＜実施形態２に係る位相分割回路の一例＞
図１０は、実施形態２に係る位相分割回路の一例のブロック図である。実施形態２に係る位相分割回路１００ｃは、実施形態１に係る位相分割回路１００ｂと同様に、４つの位相が異なるジョンソンカウンタコード信号＜０＞から＜３＞を入力とするＳＭＤ回路として機能する。位相分割回路１００ｃが位相分割回路１００ｂと異なる構成は、ミキサ１６０ｃの構成である。ミキサ１６０ｃ以外の構成は、位相分割回路１００ｂと位相分割回路１００ｃとで同じ構成であるので、記載の重複を避けるために説明を省略する。

実施形態２に係る位相分割回路１００ｃのミキサ１６０ｃは、位相分割信号を２相にして出力する構成となっている。すなわち、位相分割回路１００ｃの位相分割信号の周波数は、実施形態２に係る位相分割回路１００ａ及び位相分割回路１００ｂの位相分割信号の周波数の１／２になる。このように、位相分割信号の周波数を低周波数化することによって、位相分割信号の伝送は、低ノイズ化及び誤伝送の低減により、安定化されることが期待される。

具体的には、ミキサ１６０ｃは、ミキサ１６１ｃ及びミキサ１６２ｃを備える。ミキサ１６１ｃは、プリアウト信号［０］及びプリアウト信号［２］を入力し、位相分割信号０ ＯＵＴ（０）を出力する。ミキサ１６２ｃは、プリアウト信号［１］及びプリアウト信号［３］を入力し、位相分割信号０ ＯＵＴ（０）を出力する。

位相分割信号０ ＯＵＴ（０）は、プリアウト信号［０］の立上りで位相が反転し、プリアウト信号［２］の立上りで位相が元に戻る動作を繰り返す。すなわち、ＯＵＴ（０）は、ジョンソンカウンタコード信号［０］とジョンソンカウンタコード信号［１］の位相変化の中間点で位相が変化し、ジョンソンカウンタコード信号［２］とジョンソンカウンタコード信号［３］の位相変化の中間点で位相が変化する。

また、位相分割信号１ ＯＵＴ（１）は、プリアウト信号［１］の立上りで位相が反転し、プリアウト信号［３］の立上りで位相が元に戻る動作を繰り返す。すなわち、ＯＵＴ（１）は、ジョンソンカウンタコード信号［１］とジョンソンカウンタコード信号［２］の位相変化の中間点で位相が変化し、ジョンソンカウンタコード信号［３］とジョンソンカウンタコード信号［０］の位相変化の中間点で位相が変化する。

実施形態２のＬＳＢは、位相分割信号０ ＯＵＴ（０）及び位相分割信号１ ＯＵＴ（１）を並列にして２ビットで表現し、ＬＳＢ周波数を低周波数化する。上述したように、位相分割信号の周波数を低周波数化することによって、位相分割信号の伝送は、低ノイズ化及び誤伝送の低減により、安定化されることが期待される。

＜実施形態２に係る位相分割回路のタイミングチャートの一例＞
図１１は、図１０に係る位相分割回路の一例のタイミングチャートである。すなわち、図１１では、ジョンソンカウンタコード信号［０］、ジョンソンカウンタコード信号［１］、ジョンソンカウンタコード信号［２］、ジョンソンカウンタコード信号［３］は、ｔ_ｄｉｆｆずつ位相がずれている。また、一つのジョンソンカウンタコード信号は、半周期が４ｔ_ｄｉｆｆのパルス信号でもある。パルス信号ｓｉｇ０は、ジョンソンカウンタコード信号［０］の立上りと立下りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。また、パルス信号ｓｉｇ１は、ジョンソンカウンタコード信号［１］の立上りと立下りを開始点として約（ｔ_ｄｉｆｆ／２）のハイレベル期間を有するパルス信号である。遅延信号Ｃ［ｎ］は、ジョンソンカウンタコード信号［０］の立上り又は立下り、すなわち、パルス信号ｓｉｇ０の立上りからｔ_ｄｉｆｆと遅延回路１２０ｂ［０］の遅延時間だけ遅れた遅延信号である。遅延信号Ｃ［０］は、前方ミラー遅延ライン１３０ｂ［０］の伝送途中の遅延信号である。Ｄ型フリップフロップＤＦＦｂｎ［０］の出力端子信号Ｑ［ｎ］は、遅延信号Ｃ［ｎ］の立上りにおけるＤ端子に入力されるパルス信号ｓｉｇ１の信号レベルを出力する。したがって、図１０に示されるように、出力端子信号Ｑ［ｎ］は、遅延信号Ｃ［ｎ］の立上りで、パルス信号ｓｉｇ１の信号レベルであるハイ状態を出力し続ける。プリアウト信号［０］は、出力端子信号Ｑ［ｎ］とパルス信号ｓｉｇ０との和信号が後方ミラー遅延ライン１５０ｂ［０］によって（ｔ_ｄｉｆｆ／２）遅延した信号である。

位相分割信号０ ＯＵＴ（０）は、プリアウト信号［０］の立上りで位相が反転し、プリアウト信号［２］の立上りで位相が元に戻る動作を繰り返す。また、位相分割信号１ ＯＵＴ（１）は、プリアウト信号［１］の立上りで位相が反転し、プリアウト信号［３］の立上りで位相が元に戻る動作を繰り返す。

＜実施形態２に係るＡ／Ｄ変換器の出力ビットのパターンの一例＞
図１２は、実施形態２に係るＡ／Ｄ変換器の出力ビットパターンの一例を示すタイミングチャートである。すなわち、図１２では、実施形態２に係るＡ／Ｄ変換器のＬＳＢから上の中位４ビットを出力するジョンソンカウンタコード信号ＪＣ＜０＞からジョンソンカウンタコード信号ＪＣ＜３＞、上位ビットの１ビットであるグレーコード信号＜３＞、及び、ＬＳＢの位相分割信号を示す。ＬＳＢの位相分割信号は、２相であって位相分割信号ＯＵＴ（０）及びＯＵＴ（１）によって示される。

図１２の上段のカウンタ値はグローバルカウンタ２００に入力されるクロック信号ＣＬＫのクロック数を示す。したがって、クロック信号ＣＬＫのカウンタ値が「０」の場合は、積分型Ａ／Ｄ変換器１０００ａの入力もないことになる。したがって、位相分割信号ＯＵＴ（０）及び（１）＝「０」、ジョンソンカウンタコード信号ＪＣ＜０＞からジョンソンカウンタコード信号ＪＣ＜３＞＝「０」及び他のビット＝「０」となる。カウンタ値がインクリメントされるたびに、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化する位相分割信号を生成する。すなわち、位相分割信号は、ジョンソンカウンタコード信号のエッジ変化の２倍の周波数を有する信号となる。このように、位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間位相で変化する高速信号を出力するので、誤カウントの確率を低減することが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計が必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。しかも、本実施形態においては、位相分割信号を２相、位相分割信号ＯＵＴ（０）及び（１）、によって表現しているので、位相分割信号を１相で表現する実施形態１に比べて、位相分割信号を１／２倍に低速化することが可能になる。

したがって、位相分割信号は、複数のジョンソンカウンタコード信号等のカウンタコード信号を入力とし、単数（実施形態１）又は複数（実施形態２等）本の位相分割信号によってＬＳＢを表現するように構成されることが可能である。

このような動作によれば、グローバルカウンタ２００に入力されるクロック信号ＣＬＫを高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。また、グローバルカウンタ２００から出力される長距離を伝送されるカウンタコード信号も高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。すなわち、本実施形態に係るＡ／Ｄ変換器は、Ａ／Ｄ変換器の入力に接続される図示しない撮像素子のフレームレートの向上、画素数の増加、高画質化といったユーザ要求に対応することが可能になる。また、Ａ／Ｄ変換器のチップ面積の増加、及び、組み立てコストの増加を伴うことなく、Ａ／Ｄ変換器は高速化することが可能になる。

（実施形態３）
＜実施形態３に係る位相分割回路の一例＞
図１３は実施形態３に係る位相分割回路の一例のブロック図である。実施形態３に係る位相分割回路１００ｄは、実施形態２に係る位相分割回路１００ｃと同様に、４つの位相が異なるジョンソンカウンタコード信号＜０＞から＜３＞を入力とするＳＭＤ回路として機能する。位相分割回路１００ｄが位相分割回路１００ｃと異なる構成は、ミキサ１６０ｄの構成、及び、ミラー遅延回路１５０ｄ等である。ミキサ１６０ｄ及びミラー遅延回路１５０ｄ以外の構成は、位相分割回路１００ｃと位相分割回路１００ｄとで同じ構成であるので、記載の重複を避けるために説明を省略する。

実施形態３に係る位相分割回路１００ｄのミキサ１６０ｄは、実施形態２と同様に位相分割信号を２相にして出力する構成となっている。ミキサ１６０ｄは、プリアウト信号［１］、プリアウト信号［２］、プリアウト信号［３］、プリアウト信号［４］を入力し、位相分割信号１ ＯＵＴ（１）を出力する。位相分割信号１ ＯＵＴ（１）は、実施形態１における位相分割信号と同様に、隣接するジョンソンカウンタコード信号の位相変化点の中間地点で位相が変化する信号となる。さらに、ミキサ１６０ｄは、位相分割信号０ ＯＵＴ（０）を出力する。位相分割信号０ ＯＵＴ（０）は、隣接するジョンソンカウンタコード信号の位相変化点の間の１／４及び３／４位相地点で位相が変化する信号となる。すなわち、実施形態３に係る位相分割回路１００ｄの２相の位相分割信号は、隣接するジョンソンカウンタコード信号の位相変化点間を４分割することで、従来のＡ／Ｄ変換器の変換速度を４倍に高速化する信号となる。ただし、実施形態１、実施形態２、及び、実施形態３におけるジョンソンカウンタコード信号の周波数には変化がないので、長距離伝送される信号の安定性は変化がないことが期待される。

ミラー遅延回路１５０ｄ［０］はパルス信号ｓｉｇ１を１／４位相遅延させた信号をミキサ１６０ｄに出力する。ミラー遅延回路１５１ｄ［０］はパルス信号ｓｉｇ１を２／４位相遅延させた信号をミキサ１６０ｄに出力する。ミラー遅延回路１５２ｄ［０］はパルス信号ｓｉｇ１を３／４位相遅延させた信号をミキサ１６０ｄに出力する。同様に、ミラー遅延ユニットｄ［１］はパルス信号ｓｉｇ２、ミラー遅延ユニットｄ［２］はパルス信号ｓｉｇ３、ミラー遅延ユニットｄ［３］はパルス信号ｓｉｇ０を１／４位相、２／４位相、３／４位相遅延させた信号を出力する。

ミキサ１６０ｄは、ミラー遅延回路１５０ｄ［０］からミラー遅延回路１５０ｄ［３］までから出力される上記信号によって、位相分割信号０ ＯＵＴ（０）及び位相分割信号１ ＯＵＴ（１）を出力する。すなわち、位相分割信号は複数のカウンタコード信号を入力とし、ミラー遅延回路の遅延時間を変化させることによって、複数のカウンタコード信号の位相変化点間の任意の位置において、位相分割信号の位相を変化させるように構成することが可能になる。

＜実施形態３に係るＡ／Ｄ変換器の出力ビットのパターンの一例＞
図１４は、実施形態３に係るＡ／Ｄ変換器の出力ビットのパターンの一例を示すタイミングチャートである。すなわち、図１４は、実施形態３に係るＡ／Ｄ変換器のＬＳＢから上の中位４ビットを出力するジョンソンカウンタコード信号ＪＣ＜０＞からジョンソンカウンタコード信号ＪＣ＜３＞、上位ビットの１ビットであるグレーコード信号＜３＞、及び、ＬＳＢの位相分割信号を示す。ＬＳＢの位相分割信号は、２相であって位相分割信号ＯＵＴ（０）及びＯＵＴ（１）によって示される。ＬＳＢ信号は、ローカル逓倍信号と称する場合もある。

図１４の上段のカウンタ値はグローバルカウンタ２００に入力されるクロック信号ＣＬＫのクロック数を示す。したがって、クロック信号ＣＬＫのカウンタ値が「０」の場合は、積分型Ａ／Ｄ変換器１０００ａの入力もないことになる。この場合には、位相分割信号ＯＵＴ（０）及び（１）＝「０」、ジョンソンカウンタコード信号ＪＣ＜０＞からジョンソンカウンタコード信号ＪＣ＜３＞＝「０」及び他のビット＝「０」となる。カウンタ値が４回インクリメントされるたびに、位相分割信号ＯＵＴ（１）は、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化する位相分割信号を生成する。また、カウンタ値が２回インクリメントされるたびに、位相分割信号ＯＵＴ（０）は、隣接するジョンソンカウンタコード信号の位相が変化する間の１／４位相地点、３／４位相地点で位相が変化する位相分割信号を生成する。したがって、位相分割信号ＯＵＴ（０）及びＯＵＴ（１）を並列に並べると、隣接するジョンソンカウンタコード信号の位相が変化する間の１／４位相毎に位相が変化する信号が出現する。すなわち、実施形態３に係る位相分割回路１００ｄの２相の位相分割信号は、隣接するジョンソンカウンタコード信号の位相変化点間を４分割することで、従来のＡ／Ｄ変換器の変換速度を４倍に高速化する信号となる。このように、位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間の位相で４分割して変化する高速信号を出力するので、誤カウントの確率を低減することが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計が必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。しかも、本実施形態においては、位相分割信号を２相、位相分割信号ＯＵＴ（０）及び（１）、によって表現しているので、位相分割信号を１相で表現する実施形態に比べて、位相分割信号を１／２倍に低速化することが可能になる。

このような動作によれば、グローバルカウンタ２００に入力されるクロック信号ＣＬＫを高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の４倍以上になることが可能になる。また、グローバルカウンタ２００から出力される長距離を伝送されるカウンタコード信号も高周波数化することなく、Ａ／Ｄ変換器の実行速度は、これまでの実行速度の２倍以上になることが可能になる。すなわち、本実施形態に係るＡ／Ｄ変換器は、Ａ／Ｄ変換器の入力に接続される図示しない撮像素子のフレームレートの向上、画素数の増加、高画質化といったユーザ要求に対応することが可能になる。また、Ａ／Ｄ変換器のチップ面積の増加、及び、組み立てコストの増加を伴うことなく、Ａ／Ｄ変換器は高速化することが可能になる。

＜Ａ／Ｄ変換器の出力ビットパターンの比較例＞
図１５は、比較例と本実施形態のＡ／Ｄ変換器の出力ビットパターンの比較例を示すタイミングチャートである。図１５の上段は、比較例であり、従来のＡ／Ｄ変換器の出力ビットパターンの一例であり、ジョンソンカウンタコード信号ＪＣ＜０＞からＪＣ＜２＞及びグレーコード信号ＧＲ＜３＞及びＧＲ＜４＞を比較のために示している。比較例の最上段には、グローバルカウンタに入力されるクロック信号のカウンタ値が示されている。すなわち、図１５の上段の比較例では、長距離伝送信号であるジョンソンカウンタコード信号ＪＣ＜０＞の１周期は８ＬＳＢ信号の期間を示している。

図１５の中上段は、実施形態１の位相分割回路１００ａを含むＡ／Ｄ変換器の出力ビットパターンの一例である。実施形態１の位相分割信号は、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化するので、比較例のＡ／Ｄ変換器に比較して、２倍の高速変換が可能である。すなわち、長距離伝送信号であるジョンソンカウンタコード信号ＪＣ＜０＞の１周期は１６ＬＳＢ信号の期間を示している。

図１５の中下段は、実施形態２の位相分割回路１００ｃを含むＡ／Ｄ変換器の出力ビットパターンの一例である。実施形態２の位相分割信号は、２相で隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化するので、比較例のＡ／Ｄ変換器に比較して、２倍の高速変換が可能であるとともに、位相分割信号の周波数を低くしている。すなわち、長距離伝送信号であるジョンソンカウンタコード信号ＪＣ＜０＞の１周期は１６ＬＳＢ信号の期間を示しているが、２相の位相分割信号の周波数を、実施形態１の位相分割信号の周波数の１／２に下げて、回路伝送の安定性の向上、低消費電力化を実現している。

図１５の下段は、実施形態３の位相分割回路１００ｄを含むＡ／Ｄ変換器の出力ビットパターンの一例である。実施形態３の位相分割信号は、２相であり、隣接するジョンソンカウンタコード信号の位相が変化する中間位置で位相が変化する位相分割信号１を含む。また、実施形態３の位相分割信号は、２相であり、隣接するジョンソンカウンタコード信号の位相が変化する間の１／４位相位置、及び、３／４位相位置で位相が変化する位相分割信号０を含む。したがって、位相分割信号０及び１を並列に並べると、隣接するジョンソンカウンタコード信号の位相が変化する間の１／４位相毎に位相が変化するビットパターンが出現する。すなわち、実施形態３に係る位相分割回路１００ｄの２相の位相分割信号は、隣接するジョンソンカウンタコード信号の位相変化点間を４分割することで、従来のＡ／Ｄ変換器の変換速度を４倍に高速化する信号となる。したがって、長距離伝送信号であるジョンソンカウンタコード信号ＪＣ＜０＞の１周期は３２ＬＳＢ信号の期間を示すことになる。

上述の出力パターンに共通の特徴によれば、半導体装置の動作周波数を決定するグローバルカウンタコード信号よりも高速な信号を生成する位相分割回路が、カラム内に配置可能となる。その結果、半導体装置は、グローバルなカウンタコード信号よりも高速に動作することが可能になる。また、位相分割回路の入力は、複数の比較的低速なジョンソンカウンタコード信号を使用できるので、長距離伝送、及び、高負荷伝送に耐えることが可能になる。また、位相分割回路の位相分割信号は、多相クロックであるジョンソンカウンタコード信号の中間の位相で変化する高速信号を出力するので、誤カウントの確率を低減することが可能になる。また、位相分割回路は、高速動作が必要な回路に隣接して配置させる設計が必要に応じてできるので、位相分割信号を短距離及び低負荷で供給することが可能になる。

（変形例１）
上記実施形態１から実施形態３においては、位相分割回路の位相分割信号をＡ／Ｄ変換器のＬＳＢに適用する方法について説明した。しかしながら、Ａ／Ｄ変換器の出力信号は、画像処理回路によって画像処理されることもある。この場合には、当該画像処理回路が半導体回路によって実現され、Ａ／Ｄ変換器及び画像処理回路によって半導体装置としての画像処理装置が実現される場合がある。すなわち、変形例１は、実施形態１から実施形態３のいずれかの積分型Ａ／Ｄ変換器と、画像処理回路等の半導体回路と、を備える画像処理装置等の半導体装置を提供する場合に適用される。

以上の構成の半導体装置によれば、撮像装置の画素数を増加させること、諧調数を増加させるなどして高画質化させること、画質のむらを防止すること、筋のある画像の生成を防止することなどが可能となる。

（変形例２）
上記実施形態１から実施形態３及び変形例１においては、位相分割回路の位相分割信号を撮像装置に適用した構成について説明した。しかしながら、カラム回路を複数個並列に有し、グローバルカウンタからのカウンタコード信号によって、当該カラム回路が動作する半導体装置において、局所的に、高周波数の信号が必要なカラム回路が配置される場合がある。このような場合に、当該カラム回路、又は、当該カラム回路の近傍に位相分割回路を配置し、高周波数で動作する位相分割信号を当該カラム回路に供給する構成は、全てのカラム回路に、当該高周波数の信号が必要とされない場合に有効である。例えば、当該半導体装置の一例には、ＤＲＡＭ、ＳＲＡＭ等のメモリ半導体装置が挙げられる。

すなわち、上記半導体装置は、グローバルカウンタによって生成されるカウンタコード信号が前段のカラム回路を横断して伝送されることによって駆動されるカラム回路を含み、当該カラム回路が並列に複数個接続される半導体装置である。また、当該半導体装置は、カウンタコード信号が多相のカウンタコード信号である場合に、当該カウンタコード信号の位相変化点間の任意の位置において、位相を変化させる位相分割信号を生成する位相分割回路を備える。位相分割回路は、カウンタコード信号の周波数よりも高い周波数が使用されるカラム回路、又は、当該カラム回路から１から数百カラム回路以内に配置されることが好ましい。当該構成によれば、局所的に高周波数信号が必要なカラム回路又はその近傍に位相分割回路を配置し、伝送距離が近い範囲において低負荷で高速な位相分割信号を供給することが可能になる。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、例えば、上記の実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、上記の実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、上記の各構成、機能、処理部、処理手段等は、それらの一部または全部を、例えば、集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリやハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、またはＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１００ａ、１００ｂ、１００ｃ、１００ｄ 位相分割回路
１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ ミキサ
２００ グローバルカウンタ
２１０ ジョンソンカウンタ
２３０ グレイコードカウンタ
３００ ランプ波発生回路
４００ａ 比較器
５０１ａ、５０９ａ、５１０ａ、５２０ａ、５３０ａ、５４０ａ ラッチ回路
９００ａ、９００ｂ、９００ｃ、９００ｘ カラム回路
１０００ａ 積分型Ａ／Ｄ変換器
２０００ 半導体装置

Claims (9)

1. 多相信号を含むカウンタコード信号を出力するグローバルカウンタと、
   時間変化に従って電圧値が線形に変化するランプ波電圧を出力するランプ波発生回路、前記ランプ波電圧と画素で発生する画素電圧とを比較する比較器、及び、前記比較器の出力が反転するタイミングで前記カウンタコード信号をラッチするラッチ回路を含むカラム回路と、を備え、
   前記カラム回路ごとに、前記ラッチ回路の出力値をデジタル変換出力値とする積分型Ａ／Ｄ変換器であって、
   前記カウンタコード信号を入力とし、前記カウンタコード信号の位相を分割する位相分割信号を生成し、前記位相分割信号を前記積分型Ａ／Ｄ変換器の前記デジタル変換出力値のＬＳＢとして前記ラッチ回路に出力する位相分割回路を備え、
   前記グローバルカウンタは、所定数の前記カラム回路に対して供用され、
   前記所定数よりも少ない数である複数の前記カラム回路に対して前記位相分割回路が配置され、前記ＬＳＢは、前記複数の位相分割回路によって供用される、
   積分型Ａ／Ｄ変換器。
2. 前記位相分割回路は、前記グローバルカウンタから、１から数百カラム回路毎に配置される請求項１に記載の積分型Ａ／Ｄ変換器。
3. 前記位相分割回路は、隣接する前記カラム回路の動作周波数よりも高速で動作するカラム回路、又は、当該カラム回路から１から数百カラム回路以内に配置される請求項１に記載の積分型Ａ／Ｄ変換器。
4. 前記位相分割信号は、複数の前記カウンタコード信号を入力とし、単数又は複数本の前記位相分割信号によって前記ＬＳＢを表現するように構成される請求項１に記載の積分型Ａ／Ｄ変換器。
5. 前記位相分割信号は、複数の前記カウンタコード信号を入力とし、複数の前記カウンタコード信号の位相変化点間の任意の位置において、前記位相分割信号の位相を変化させるように構成される請求項１に記載の積分型Ａ／Ｄ変換器。
6. 前記位相分割回路に入力されるカウンタコード信号は、ジョンソンカウンタコード信号であり、隣接するジョンソンカウンタコード信号は１／８周期位相が異なり、デューティが５０％であり、前記位相分割回路には、１／８周期位相が異なる４個のジョンソンカウンタコード信号が並列に入力される請求項１に記載の積分型Ａ／Ｄ変換器。
7. 前記位相分割回路に入力されないカウンタコード信号であって、前記積分型Ａ／Ｄ変換器の前記デジタル変換出力値の上位ビットとなる前記ラッチ回路の出力値に該当するカウンタコード信号は、グレーコード信号である請求項１に記載の積分型Ａ／Ｄ変換器。
8. 請求項１から７のいずれか一項に記載の積分型Ａ／Ｄ変換器と、
   半導体回路と、
   を備える半導体装置。
9. クロックジェネレータによって生成されるカウンタコード信号が前段のカラム回路を横断して伝送されることによって駆動されるカラム回路を含み、当該カラム回路が並列に複数個接続される半導体装置であって、
   前記カウンタコード信号が多相のカウンタコード信号である場合に、前記カウンタコード信号の位相変化点間の任意の位置において、位相を変化させる位相分割信号を生成する位相分割回路を備え、
   前記位相分割回路は、前記カウンタコード信号の周波数よりも高い周波数が使用されるカラム回路、又は、当該カラム回路から１から数百カラム回路以内に配置される半導体装置。

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