CN115865093A - 积分模数转换器和半导体器件 - Google Patents

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Abstract

本公开涉及积分模数转换器和半导体器件。一种积分模数转换器具有全局计数器，该全局计数器输出包括多相信号的计数器码信号。该积分模数转换器还具有列电路，该列电路包括：输出斜波电压的斜波发生电路；将斜波电压与像素电压进行比较的比较器；以及在比较器的输出反转定时处锁存计数器码信号的锁存电路。对于每个列电路，锁存电路的输出值被用作数字转换输出值。计数器具有分相电路，该分相电路将分相信号作为积分模数转换器的数字转换输出值的LSB输出到锁存电路，该分相信号对计数器码信号的相位进行划分。分相电路被布置到多个列电路，并且LSB由多个分相电路共用。

Description

积分模数转换器和半导体器件
相关申请的交叉引用
本申请要求于2021年9月22日提交的日本专利申请第2021-154059号的优先权，其内容通过引用并入本申请。
背景技术
本发明涉及积分模数转换器和半导体器件，并且涉及一种技术，该技术有效应用于例如用于从全局传输的多相计数器码信号中本地生成比多相计数器码信号更快的信号的配置。
专利文献1(日本专利申请特开号2008-92091)中的图像传感器中的全局计数器型模数转换器的计数器码信号在全局计数器中生成并且被分配给排列成几千列的锁存部分。各列的模数转换器在输入的模拟信号与RAMP波的比较结果信号被反转的定时处锁存计数器码信号，并且将模拟信号转换为数字信号。由于计数器针对全局计数器时钟的每个周期被计数，因此全局计数器时钟的周期对应于模数转换器的1LSB信号的时间。
关于专利文献1的计数器码信号，计数器码信号的频率的降低通过将计数器码信号与作为格雷码的高位码和作为约翰逊计数器码的低位码组合来实现。例如，1GHz模数转换器的计数器码信号的频率为125MHz。因此，模数转换器被设计以实现长距离和高负载传输。但是由于使用约翰逊计数器码，信号数目增加1，并且14个计数器码信号表示213＝8192个不同数字，使得模数转换器导致变成13位模数转换器。
发明内容
尽管进行了如上所述的电路设计，但使用图像传感器等的电子设备的功能已经得到发展，并且安装在作为最重要元件的传感器芯片上的模数转换器的要求规格也已经变为更复杂。例如，为了实现帧速率的加速和用于降低噪声的多次采样，需要加快计数器码信号的频率。
同时，为了增加像素数目，需要延长计数器码信号的传输距离。此外，为了增加灰度数并且提高图像质量，需要增加计数器码信号的位数。此外，为了防止具有条纹的图像和图像质量不均匀的图像，计数器码信号需要具有大幅调节的延迟量。然而，如果在上述电路配置中增加计数器码信号的频率，则需要缩短传输距离并且减少模数转换器的转换位数，这会导致这样的必要性不能与所需要的规范兼容的问题。
本发明是鉴于上述情况而完成的，其目的中的一个在于提供一种半导体器件，通过适当地组合计数器码信号并且在本地以适当间隔在一列中安装分相电路，分相电路生成高速信号，该半导体器件能够以比计数器码信号的频率高的速度操作。根据本说明书和附图的描述，其他问题和新颖特征将变的清楚。
本申请中公开的典型发明的简要描述如下。典型的积分模数转换器包括：
输出包括多相信号的计数器码信号的全局计数器；
列电路，该列电路具有：
斜波发生电路，输出电压值根据时间变化而线性改变的斜波电压；比较器，将斜波电压与由像素生成的像素电压进行比较；以及
锁存电路，在比较器的输出被反转的定时处锁存计数器码信号；
对于每个列电路，锁存电路的输出值被转换为数字转换输出值；以及
分相电路，该分相电路输入计数器码信号，生成对计数器码信号的相位进行划分的分相信号，并且将分相信号作为积分模数转换器的数字转换输出值的LSB输出到锁存电路，
其中全局计数器由预定数目的列电路共享，并且其中分相电路被布置到包括列电路的数目小于预定数目的列电路的多个列电路，并且LSB由多个分相电路共享，多个分相电路包括该分相电路。
根据一个实施例，通过适当地组合计数器码信号并且在本地以适当间隔在一列中安装分相电路，分相电路生成高速信号，半导体器件能够以比计数器码信号的频率高的速度操作。
附图说明
图1是用于说明根据第一实施例的模数转换器的操作概要的框图；
图2是用于说明根据第一实施例的模数转换器的具体配置的一部分的框图；
图3是示出根据第一实施例的模数转换器的操作的一个示例的流程图；
图4是示出根据第一实施例的分相电路的一个示例的框图；
图5是与图4相关的分相电路的一个示例的时序图；
图6是示出根据第一实施例的模数转换器的输出位模式的一个示例的时序图；
图7是示出根据第一实施例的约翰逊计数器码信号和由分相电路生成分相信号的模拟结果的一个示例的图；
图8是示出根据第一实施例的分相电路的另一示例的框图；
图9是根据图8的分相电路的时序图的示例；
图10是根据第二实施例的分相电路的一个示例的框图；
图11是与图10相关的分相电路的一个示例的时序图；
图12是示出根据第二实施例的模数转换器的输出位模式的一个示例的时序图；
图13是根据第三实施例的分相电路的一个示例的框图；
图14是示出根据第三实施例的模数转换器的输出位模式的一个示例的时序图；以及
图15是示出根据本实施例的模数转换器的输出位模式的比较示例和示例的时序图。
具体实施方式
在以下描述的实施例中，为方便起见，当需要时，将在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例并非彼此无关，并且作为修改示例、细节或补充说明，与其他部分或实施例的全部或一部分相关。此外，在以下描述的实施例中，当提及元素的数目(包括个数、值、数量、范围等)时，除非另有说明或除了原则上明显限定为特定数目，否则元素的数目不限于特定数目，并且大于或小于规定数目的情况也适用。
此外，在以下描述的实施例中，当提及元素的数目(包括个数、值、数量、范围等)时，除非另有说明或除了原则上明显限定为特定数目，否则元素的数目不限于特定数目，并且大于或小于规定数目的情况也适用。类似地，在以下描述的实施例中，当提及组件的形状、其位置关系等时，其中包括基本上近似和类似的形状等，除非另有说明或除了可以想到它们原则上显然被排除在外。上述数值和范围也是如此。
另外，构成实施例的每个功能块的电路元件没有特别限制，而是通过诸如CMOS(互补型MOS晶体管)等公知的集成电路技术形成在诸如单晶硅等半导体基板上。
在下文中，将参考附图详细描述本公开的实施例。另外，在用于说明实施例的所有附图中，原则上，对相同构件标注相同附图标记，并且省略其重复说明。此外，为了便于说明，附图中的尺寸比例被夸大，并且可能与实际比例不同。
<第一实施例>
图1是示出根据第一实施例的模数转换器的操作概要的框图。积分模数转换器1000a包括全局计数器200、斜波发生电路300、比较器400a、锁存电路510a、锁存电路540a、锁存电路600a和分相电路100a。顺便提及，锁存电路600a是用于LSB的锁存电路。此外，锁存电路510a和锁存电路540a是用于LSB上的中阶位的锁存电路。虽然未示出，但是用于高阶位的锁存电路将来自全局计数器200的格雷码信号GR输出作为用于高阶位的信号。
诸如图像传感器(未示出)等成像元件的像素的像素输出电压电平作为电信号Sin被输入到比较器400a的非反相输入。从斜波发生电路300输出的比较电压被输入到比较器400a的反相输入。在成像元件的像素输出电压电平和比较电压彼此匹配时的锁存定时处，比较器400a的输出电平上升，并且输入到锁存电路的计数器码信号被锁存并且作为输出信号Sout并行输出。锁存的计数器码信号是诸如图1所示的计数器码信号1和计数器码信号2等计数器码信号的锁存定时处的逻辑电平。逻辑电平指示积分模数转换器1000a的数字输出值的每一位值的逻辑电平。
从斜波发生电路300输出的比较电压优选地为随时间线性地增加的电压。此外，比较电压的噪声电平优选地小于积分模数转换器1000a的LSB信号的确定电平。
优选地，全局计数器200的高阶位输出格雷码，中阶位输出约翰逊计数器码，LSB信号是从约翰逊计数器码生成的本地乘法信号。例如，当图1所示的计数器码信号1是约翰逊计数器码并且计数器码信号2也是约翰逊计数器码时，LSB信号是由约翰逊计数器码生成的本地乘法信号。另外，格雷码(未示出)作为高阶位被输出。顺便提及，稍后将描述分相电路100a的细节。此外，本地乘法信号是指从分相电路输出的分相信号，如稍后所述。
锁存中阶位和高阶位的锁存电路510a具有如下功能：在比较器400a的输入电平变为相等的定时处锁存计数器码信号1，计数器码信号1对应于从全局计数器200输出的积分模数转换器1000a的中阶位和高阶位。例如，计数器码信号1是约翰逊计数器码信号。锁存电路510a输出锁存的计数器码信号1的逻辑电平作为积分模数转换器1000a的中阶位和高阶位的逻辑电平。
锁存中阶位和低阶位的锁存电路520a具有如下功能：在比较器400a的输入电平变为相等的定时处锁存计数器码信号2，计数器码信号2对应于从全局计数器200输出的积分模数转换器1000a的中阶位和低阶位。例如，计数器码信号2也是约翰逊计数器码信号。锁存电路520a输出锁存的计数器码信号2的逻辑电平作为积分模数转换器1000a的中阶位和低阶位的逻辑电平。
分相电路100a输出高速分相信号，该高速分相信号在从全局计数器200输出的计数器码信号1与计数器码信号2之间的中间相位时改变。此外，通过使用计数器码信号1和计数器码信号2的组合作为约翰逊计数器码信号的相对低速信号的多相时钟信号，计数器码信号1和计数器码信号2可以是能够承受相对较长距离和较高负载传输的信号。此外，分相电路100a与需要高速操作的电路相邻布置，因此能够提供高速并且低延迟的信号。
由于计数器码信号1和计数器码信号2是相对低速的多相时钟信号，所以它们是能够承受相对较长距离和较高负载传输的信号。然而，由于与计数器码信号1和计数器码信号2相比，分相信号是高频信号，所以优选地在短距离范围内传输。例如，在分相信号处于千兆赫频带的情况下，可取的是，分相电路100a从全局计数器200开始按照每一至数百列电路布置，优选地按照每数十至数百列电路布置。
锁存LSB信号的锁存电路600a具有如下功能：在比较器400a的输入电平变为相等的定时处锁存从分相电路100a输出的分相信号。锁存电路600a输出锁存的分相信号的逻辑电平作为积分模数转换器1000a的LSB信号的逻辑电平。
根据这样的电路示例，生成比全局计数器码信号快的信号的分相电路被布置在列中，全局计数器码信号确定半导体器件的操作频率。因此，半导体器件可以以比全局计数器码信号高的速度操作。此外，由于分相电路的输入可以使用多个相对低速的约翰逊计数器码信号，因此可以承受长距离传输和高负载传输。此外，由于分相电路的分相信号输出在作为多相时钟的约翰逊计数器码信号的中间相位时改变的高速信号，因此可以降低错误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，所以分相信号可以以短距离和低负载来提供。
<半导体器件中的模数转换器的具体配置>
图2是示出根据第一实施例的模数转换器的具体配置的一部分的框图。即，图2是一种配置的一个示例，其中全局计数器200的高阶位输出9位格雷码信号，中阶位输出4位约翰逊计数器码信号，模数转换器的LSB信号是从4位约翰逊计数器码信号生成的。
具有固定周期的时钟信号CLK被输入到全局计数器200的输入。时钟信号CLK的频率可以是任何频率，但不限于具有千兆赫频带。时钟信号CLK由约翰逊计数器210转换为约翰逊计数器码信号。例如，当时钟信号CLK为810MHz时，约翰逊计数器码信号也可以布置为202.5MHz。
全局计数器200包括约翰逊计数器210、二进制计数器220、格雷码计数器230和同步单元240。
约翰逊计数器210输入了时钟信号CLK并且生成四相约翰逊计数器码信号，例如约翰逊计数器码信号<0>至约翰逊计数器码信号<3>。约翰逊计数器码信号<0>和约翰逊计数器码信号<1>偏移两个时钟信号CLK的相位，并且约翰逊计数器码信号<1>和约翰逊计数器码信号<2>偏移两个时钟信号CLK的相位。此外，约翰逊计数器码信号<0>和约翰逊计数器码信号<2>偏移4个时钟信号CLK的相位。将参考图6描述其细节。
二进制计数器220通过输入约翰逊计数器码信号(例如，约翰逊计数器码信号<3>)来生成二进制码信号，该约翰逊计数器码信号对应于从约翰逊计数器210输出的模数转换器的第四位。在稍后描述的分相电路100a中生成与模数转换器的LSB信号相对应的信号。
格雷码计数器230输入了从二进制计数器220输出的二进制码信号，并且生成第九相格雷码信号，例如，格雷码信号<0>至格雷码信号<8>。例如，格雷码信号<8>对应于模数转换器的MSB信号。
同步单元240是同步电路，该同步电路用于同步输入到全局计数器200的时钟信号CLK并且输出格雷码信号<0>至格雷码信号<8>以及约翰逊计数器码信号<0>至约翰逊计数器码信号<3>。同步单元240的存在使得可以与时钟信号CLK同步地准确地输出模数转换器的输出值。
格雷码信号<0>至格雷码信号<8>被分别输入到锁存电路501a至509a。即，锁存电路501a至锁存电路509a分别输入了格雷码信号<0>至格雷码信号<8>。然后，当锁存信号La上升时，锁存电路锁存格雷码信号<0>至格雷码信号<8>的每个逻辑电平。锁存的逻辑电平对应于模数转换器的高阶9位的逻辑电平，并且变为模数转换器的输出。此外，锁存信号La是比较结果信号CMP，比较结果信号CMP是图1的比较器400a的输出信号，并且图2示出了从比较器(图1的比较器400a)传输的作为锁存信号La的比较结果信号CMP。
约翰逊计数器码信号<0>被输入到锁存电路510a，约翰逊计数器码信号<1>被输入到锁存电路520a，约翰逊计数器码信号<2>被输入到锁存电路530a。此外，约翰逊计数器码信号<3>被输入到锁存电路540a。约翰逊计数器码信号<0>至约翰逊计数器码信号<3>的相位通过升序或降序的两个时钟信号CLK而不同。当锁存信号La上升时，锁存电路510a至锁存电路540a锁存约翰逊计数器码信号<0>至约翰逊计数器码信号<3>的相应逻辑电平。锁存的逻辑电平对应于模数转换器的LSB正上方的中阶4位逻辑电平，并且变为模数转换器的输出。此外，如上所述，锁存信号La也被输入到锁存电路510a。锁存信号La是比较结果信号CMP，比较结果信号CMP是图1的比较器400a的输出信号，并且图2示出了从比较器(图1的比较器400a)传输的作为锁存信号La的比较结果信号CMP。
分相电路100a输入了来自约翰逊计数器码信号<3>的约翰逊计数器码信号<0>，并且生成其相位在相邻约翰逊计数器码信号的相位变化的中间位置处改变的分相信号。例如，分相信号的相位在约翰逊计数器码信号<0>和约翰逊计数器码信号<1>的相位变化位置之间的相位变化位置的大致中间位置处改变，并且在约翰逊计数器码信号<1>与约翰逊计数器码信号<2>之间的相位变化位置的大致中间位置处改变。此外，分相信号的相位在约翰逊计数器码信号<2>与约翰逊计数器码信号<3>之间的相位变化位置的大致中间位置处改变，并且在约翰逊计数器码信号<3>与约翰逊计数器码信号<0>之间的相位变化位置的大致中间位置处改变。顺便提及，作为分相电路100a的示例，给出了SMD(同步米勒传递)和PI(相位内插器)等。
分相信号被输入到锁存电路600a，并且当锁存信号La上升时，分相信号的逻辑电平被锁存。锁存的逻辑电平对应于模数转换器的LSB的逻辑电平，并且变为模数转换器的输出。此外，如上所述，锁存信号La也被输入到锁存电路600a。锁存信号La是比较结果信号CMP，比较结果信号CMP是图1的比较器400a的输出信号，并且图2示出了从比较器(图1的比较器400a)传输的作为锁存信号La的比较结果信号CMP。
如上所述或如下所述，通过每1或数十至数百列来布置LSB的分相电路，作为LSB信号的分相信号可以在短距离上以低负载和低延迟被传输。
此外，从图2可以清楚地看出，未输入到分相电路100a并且与锁存电路的输出值相对应的计数器码信号是格雷码信号，锁存电路的输出值变为积分模数转换器的数字转换输出值的高阶位。
<半导体器件的模数转换器的操作流程的示例>
图3是示出根据第一实施例的模数转换器的操作的一个示例的流程图。顺便提及，图3的操作的概要是图1和图2中描述的内容的概况。
在步骤S301，确定分相电路的布置。分相电路生成模数转换器的LSB信号，该模数转换器对在由半导体器件的光电二极管形成的像素中生成的电压进行模数转换。例如，像素可以是形成在半导体器件中的成像元件的一部分。可取的是，分相电路布置在模数转换器中的电路部分附近，该电路部分需要高速操作。此外，分相电路不需要与所有列的模数转换器一对一地布置，并且以数十至数百列或更多列为间隔来布置一个分相电路使得可以获取本实施例的(多个)效果。
在步骤S302中，模数转换器向全局计数器输入时钟信号CLK。顺便提及，由于从全局计数器输出的计数器码信号是向上计数的信号，所以与输入到比较器的信号的值变为相同时的时间成比例的计数值是本实施例中的积分模数转换器的输出值。
在步骤S303中，在模数转换器的输出值的高阶位改变为相邻值时模数转换器使用具有较少改变位的码，诸如格雷码。例如，格雷码具有这样的特性：在从某个值改变为与其相邻的值时，始终只有一位改变，并且位于前后的相邻码之间的汉明距离始终为1。因此，即使由于出现诸如布线延迟等影响而在格雷码位之间发生变化，格雷码仅偏移约一个码，因此可以降低对高阶位的影响。同时，模数转换器以较低速度改变码使得高频的中阶位的功耗变低，并且使用可以通过诸如触发器等简单电路配置实现的约翰逊计数器码等。顺便提及，在上述情况下，通过从模数转换器的输出位中排除高阶位和中阶位而获取的低阶位指示LSB。
在步骤S304中，全局计数器同步作为不同计数器码信号的高阶位的计数器码信号和中阶位的计数器码信号。例如，高阶位的格雷码信号和中阶位的约翰逊计数器码信号、与输入到全局计数器200的时钟信号CLK同步输出。中阶位的约翰逊计数器码信号是来自约翰逊计数器码信号<0>至约翰逊计数器码信号<3>的约翰逊计数器码信号。来自约翰逊计数器码信号<0>至约翰逊计数器码信号<3>的约翰逊计数器码信号的占空比为1/2，并且其相位偏移两个时钟信号CLK。
在步骤S305中，分相电路100a输入从约翰逊计数器码信号<0>到约翰逊计数器码信号<3>，并且生成其相位在相邻约翰逊计数器码信号的相位改变的中间位置处改变的分相信号。即，分相信号是具有两倍于由4位约翰逊计数器码信号表示的频率的频率的信号。
在步骤S306中，模数转换器将作为具有最高频率的信号的分相信号设置为模数转换器的LSB。由于分相信号输出在作为多相时钟的约翰逊计数器码信号的中间相位时改变的高速信号，因此可以降低错误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，所以分相信号可以以短距离和低负载来提供。
在步骤S307中，模数转换器根据格雷码等的高阶位、约翰逊计数器码等的中阶位、以及分相电路100a的分相信号来输出LSB作为模数转换器的输出。根据这样的操作，可以使模数转换器的执行速度是常规执行速度的两倍或更多，而无需增加输入到全局计数器200的时钟信号CLK的频率。此外，可以使模数转换器的执行速度是常规执行速度的两倍或更多，而无需增加长距离传输和从全局计数器200输出的计数器码信号的频率。
即，根据本实施例的模数转换器可以响应于用户需求，诸如提高连接到模数转换器的输入的成像元件(未示出)的帧速率、增加像素数目、以及提高图像质量。此外，可以使模数转换器加速而无需增加模数转换器的芯片面积和组装成本。
<根据第一实施例的分相电路100a的示例>
图4是示出根据第一实施例的分相电路的一个示例的框图。根据第一实施例的分相电路100a用作SMD电路，该SMD电路以具有不同相位的四个约翰逊计数器码信号<0>至<3>作为输入。分相电路100a包括：在约翰逊计数器码信号<0>的上升沿和下降沿生成脉冲的微分器110a[0]；以及在约翰逊计数器码信号<1>的上升沿和下降沿生成脉冲的微分器110a[1]。此外，分相电路100a包括：在约翰逊计数器码信号<2>的上升沿和下降沿生成脉冲的微分器110a[2]；在约翰逊计数器码信号<3>的上升沿和下降沿生成脉冲的微分器110a[3]。约翰逊计数器码信号<0>的脉冲信号为sig0，约翰逊计数器码信号<1>的脉冲信号为sig1，约翰逊计数器码信号<2>的脉冲信号为sig2，约翰逊计数器码信号<3>的脉冲信号为sig3。
脉冲信号sig0和脉冲信号sig1被输入到镜像延迟单元a[0]，并且镜像延迟单元a[0]生成预输出信号[0]，预输出信号[0]在脉冲信号sig1与脉冲信号sig2之间的中间相位时上升。即，镜像延迟单元a[0]输出预输出信号[0]，预输出信号[0]从脉冲信号sig1的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig0与脉冲信号sig1之间的相位差(tdiff)的一半。
此外，镜像延迟单元a[1]输入脉冲信号sig1和脉冲信号sig2，并且生成预输出信号[1]，预输出信号[1]在脉冲信号sig2与脉冲信号sig3之间的中间相位时上升。即，镜像延迟单元a[1]输出预输出信号[1]，预输出信号[1]从脉冲信号sig2的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig1与脉冲信号sig2之间的相位差(tdiff)的一半。顺便提及，由于镜像延迟单元a[1]的内部电路与镜像延迟单元a[0]的内部电路相同，因此将省略其详细附图。
另外，镜像延迟单元a[2]输入脉冲信号sig2和脉冲信号sig3，并且生成预输出信号[2]，预输出信号[2]在脉冲信号sig3与脉冲信号sig0之间的中间相位时上升。即，镜像延迟单元a[2]输出预输出信号[2]，预输出信号[2]从脉冲信号sig3的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig2与脉冲信号sig3之间的相位差(tdiff)的一半。顺便提及，由于镜像延迟单元a[1]的内部电路与镜像延迟单元a[0]的内部电路相同，因此将省略其详细附图。
此外，镜像延迟单元a[3]输入脉冲信号sig3和脉冲信号sig0，并且生成预输出信号[3]，预输出信号[3]在脉冲信号sig0与脉冲信号sig1之间的中间相位时上升。即，镜像延迟单元a[3]输出预输出信号[3]，预输出信号[3]从脉冲信号sig0的下降沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig3与脉冲信号sig0之间的相位差(tdiff)的一半。顺便提及，由于镜像延迟单元a[3]的内部电路与镜像延迟单元a[0]的内部电路相同，因此将省略其详细附图。
<镜像延迟单元的示例>
图4所示的镜像延迟单元a[0]具有前向镜像延迟线130a[0]，前向镜像延迟线130a[0]在延迟信号C[0]与延迟信号C[n]之间生成的延迟时间为2×时钟信号CLK＝tdiff。此外，镜像延迟单元a[0]包括后向镜像延迟线150a[0]，后向镜像延迟线150a[0]生成的延迟时间为时钟信号CLK＝(tdiff/2)。此外，镜像延迟单元a[0]包括延迟差检测电路140a[0]，延迟差检测电路140a[0]检测与输入到前向镜像延迟线130a[0]的约翰逊计数器码信号<n-1>(n：自然数)和紧接在其后并且与其相邻的约翰逊计数器码信号<n>的延迟信号C[n]的同步。此外，镜像延迟单元a[0]包括用于调节输入到延迟差检测电路140a[0]的延迟信号C[n]的时序的延迟电路120a[0]。
在输入到镜像延迟单元a[0]的约翰逊计数器码信号[0]的上升沿和下降沿处生成的脉冲信号sig0被输出作为延迟了tdiff的延迟信号C[n]，同时前向镜像延迟线130a[0]被传输。输入到延迟差检测电路140a[0]的脉冲信号sig1从脉冲信号sig0被延迟tdiff。因此，通过输入到延迟差检测电路140a[0]的脉冲信号sig1和延迟信号C[n]，新的脉冲信号被形成，并且被延迟(tdiff/2)的预输出信号[0]在后向镜像延迟线150a[0]处被生成。
<<混频器的示例>>
混频器160a输入预输出信号[0]、预输出信号[1]、预输出信号[2]和预输出信号[3]，并且输出分相信号OUT，分相信号OUT的相位在相邻预输出信号的相位之间的中间点处反转。因此，混频器160a在预输出信号[0]的上升沿反转信号电平，保持反转后的信号电平，在预输出信号[1]的上升沿将反转后的信号电平返回到原始信号电平，并且保持原始信号电平。此外，混频器160a在预输出信号[2]的上升沿反转信号电平，保持反转后的信号电平，在预输出信号[3]的上升沿将反转后的信号电平返回到原始信号电平，并且保持原始信号电平。混频器160a重复上述操作，并且输出重复的信号电平作为分相信号OUT。
<根据第一实施例的分相电路的时序图的示例>
图5是与图4相关的分相电路的一个示例的时序图。约翰逊计数器码信号[0]、约翰逊计数器码信号[1]、约翰逊计数器码信号[2]和约翰逊计数器码信号[3]的相位彼此偏移tdiff。此外，一个约翰逊计数器码信号也是半周期为4tdiff的脉冲信号。脉冲信号sig0是从约翰逊计数器码信号[0]的上升和下降沿开始的高电平周期约为(tdiff/2)的脉冲信号。此外，脉冲信号sig1是从约翰逊计数器码信号[1]的上升和下降沿开始的高电平周期约为(tdiff/2)的脉冲信号。延迟信号C[n]是作为约翰逊计数器码信号[0]的上升沿或下降沿的信号的脉冲信号，即，从脉冲信号sig0的上升沿延迟tdiff的信号，其具有约为(tdiff/2)高电平周期并且从上升沿开始。因此，脉冲信号sig1和延迟信号C[n]如图4所示进行AND连接，并且在后向镜像延迟线150a[0]处生成从约翰逊计数器码信号[1]延迟(tdiff/2)的预输出信号PREOUT[0]。
虽然在图5中被省略，但是脉冲信号sig2和脉冲信号sig1的延迟信号C[n]进行AND连接。然后，AND连接的信号在后向镜像延迟线150a[1]处生成从约翰逊计数器码信号[2]延迟(tdiff/2)的预输出信号PREOUT[1]。类似地，虽然在图5中被省略了，但是脉冲信号sig3和脉冲信号sig2的延迟信号C[n]进行AND连接。然后，AND连接的信号在后向镜像延迟线150a[2]处生成从约翰逊计数器码信号[3]延迟(tdiff/2)的预输出信号PREOUT[2]。类似地，虽然在图5中被省略，但是脉冲信号sig0和脉冲信号sig3的延迟信号C[n]进行AND连接。然后，AND连接的信号在后向镜像延迟线150a[3]处生成从约翰逊计数器码信号[0]的下降沿延迟(tdiff/2)的预输出信号PREOUT[3]。
图5中的分相信号OUT的初始状态为“0”，但在预输出信号PREOUT[0]的上升沿转变为高电平，然后保持高电平，在预输出信号PREOUT[1]的上升沿转变为低电平，然后保持低电平。此后，在预输出信号PREOUT[2]的上升沿转变为高电平，然后保持高电平，在预输出信号PREOUT[3]的上升沿转变为低电平，然后保持低电平。随后，分相信号OUT重复上述操作。即，分相电路的分相信号输出在作为多相时钟的约翰逊计数器码信号的中间相位时改变的高速信号，这能够降低误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，因此可以以短距离和低负载来提供分相信号。
因此，可取的是，分相电路100a布置在以比相邻列电路的操作频率高的速度进行操作的列电路中。此外，由于高速操作的列电路可能不是一个列电路，而是多个邻近或相邻的列电路，所以分相电路100a可以布置在上述列电路的一至数百列电路内，优选地在数十至数百列电路内。
<根据第一实施例的模数转换器的输出位模式的示例>
图6是示出根据第一实施例的模数转换器的输出位模式的一个示例的时序图。即，图6示出了根据第一实施例的积分模数转换器1000a的下述输出位。即，输出位为：约翰逊计数器码信号JC<0>至约翰逊计数器码信号JC<3>，其输出从LSB的中阶4位；格雷码信号<3>，其是高阶位中的一位；以及LSB信号的分相信号OUT。LSB信号也可以称为本地乘法信号。即，输入到分相电路100a的计数器码信号是约翰逊计数器码信号，并且相邻约翰逊计数器码信号具有1/8周期相位差和50％的占空比。具有不同1/8周期相位的四个约翰逊计数器码信号被并行输入到分相电路100a。
图6的上级计数器值指示输入到全局计数器200的时钟信号CLK的时钟数。因此，当计数器值为“0”时，积分模数转换器1000a的输入为空，使得分相信号OUT＝“0”，约翰逊计数器码信号JC<0>至约翰逊计数器码信号JC<3>＝“0”，其他位＝“0”。每次计数器值递增2，生成分相信号，该分相信号的相位在相邻约翰逊计数器码信号的相位改变的中间位置处改变。即，分相信号变为频率是约翰逊计数器码信号的边沿变化的两倍的信号。这样，分相信号输出在作为多相时钟的约翰逊计数器码信号的中间相位时改变的高速信号，因此可以降低错误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，所以分相信号可以以短距离和低负载来提供。
根据这样的操作，可以使模数转换器的执行速度是常规执行速度的两倍或更多，而无需增加输入到全局计数器200的时钟信号CLK的频率。此外，可以使模数转换器的执行速度是常规执行速度的两倍或更多，而无需增加长距离传输和从全局计数器200输出的计数器码信号的频率。即，根据本实施例的模数转换器可以响应于用户需求，诸如提高连接到模数转换器的输入的成像元件(未示出)的帧速率、增加像素数目、以及提高图像质量。此外，可以使模数转换器加速而无需增加模数转换器的芯片面积和组装成本。
<约翰逊计数器码信号和分相电路的模拟结果的示例>
图7是示出根据第一实施例的约翰逊计数器码信号和根据第一实施例的分相电路生成的分相信号的模拟结果的示例的图。由于约翰逊计数器码信号以大约125MHz操作，因此当分相信号未用作LSB信号时，模数转换器的转换时间通过使用4相约翰逊计数器码信号在2n秒内操作。然而，从图7可以看出，由分相电路生成的分相信号可以用作模数转换器的LSB信号。在这种情况下，模数转换器的转换时间为1n秒，而模数转换器的执行速度可以使迄今为止的执行速度翻倍。
<根据第一实施例的分相电路的另一示例>
图8是示出根据第一实施例的分相电路的另一示例的框图。与分相电路100a类似，根据第一实施例的分相电路100b用作SMD电路，SMD电路输入具有不同相位的四个约翰逊计数器码信号<0>至<3>。分相电路100b与分相电路100a的不同之处在于，延迟差检测电路140b[0]等中包括D型触发器，并且预输出信号PREOUT与约翰逊计数器码信号的下降沿同步输出。
由于除了D型触发器之外的其他配置与分相电路100a和分相电路100b的配置相同，因此将省略其描述以避免重复描述。首先，将描述镜像延迟单元b[0]。约翰逊计数器码信号<0>的脉冲信号sig0的延迟信号C[n]被输入到D型触发器DFFbn[0]的时钟端子。在延迟信号C[n]的上升定时处(延迟时间(tdiff)+延迟电路120b[0]的延迟时间)，数据输入端子的脉冲信号sig1处于高电平状态，使得D型触发器DFFbn[0]的输出端子信号Q[n]处于高电平状态。另外，紧接在输出端子信号Q[n]变为高电平之后，约翰逊计数器码信号<1>的脉冲信号sig1变为低电平，使得AND电路ANDbn[0]的输出也处于低电平状态，并且分相信号PREOUT[0]也输出低电平信号。
在约翰逊计数器码信号<0>的下降定时处生成的脉冲信号sig0被输入到AND电路ANDbn[0]的定时也是D型触发器DFFbn[0]的输出端子信号Q[n]处于高电平状态的定时。因此，AND电路ANDbn[0]的输出也处于高电平状态，并且分相信号PREOUT[0]在被延迟(tdiff/2)之后也输出高电平信号。即，镜像延迟单元b[0]输出预输出信号[0]，预输出信号[0]从脉冲信号sig0的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig0与脉冲信号sig1之间的相位差(tdiff)的一半。在这种情况下，脉冲信号sig0在约翰逊计数器码信号<0>的下降定时处生成。
另外，镜像延迟单元b[1]输入脉冲信号sig1和脉冲信号sig2，并且生成预输出信号[1]，预输出信号[1]在脉冲信号sig1和脉冲信号sig2之间的中间相位时上升。即，镜像延迟单元[1]输出预输出信号[1]，预输出信号[1]从脉冲信号sig1的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig1与脉冲信号sig2之间的相位差(tdiff)的一半。在这种情况下，脉冲信号sig1在约翰逊计数器码信号<1>的下降定时处生成。顺便提及，由于镜像延迟单元b[1]的内部电路与镜像延迟单元b[0]的内部电路相同，因此将省略其详细附图。
此外，镜像延迟单元b[2]输入脉冲信号sig2和脉冲信号sig3，并且生成预输出信号[2]，预输出信号[2]在脉冲信号sig2与脉冲信号sig3之间的中间相位时上升。即，镜像延迟单元b[2]输出预输出信号[2]，预输出信号[2]从脉冲信号sig2的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig2与脉冲信号sig3之间的相位差(tdiff)的一半。在这种情况下，脉冲信号sig2在约翰逊计数器码信号<2>的下降定时处生成。顺便提及，由于镜像延迟单元[1]的内部电路与镜像延迟单元[0]的内部电路相同，因此将省略其详细附图。
此外，镜像延迟单元b[3]输入脉冲信号sig3和脉冲信号sig0，并且生成预输出信号[3]，预输出信号[3]在脉冲信号sig3与脉冲信号sig0之间的中间相位时上升。即，镜像延迟单元b[3]输出预输出信号[3]，预输出信号[3]从脉冲信号sig3的上升沿延迟相位差(tdiff/2)，相位差(tdiff/2)是脉冲信号sig3与脉冲信号sig0之间的相位差(tdiff)的一半。在这种情况下，脉冲信号sig3在约翰逊计数器码信号<3>的下降定时处生成。顺便提及，由于镜像延迟单元b[3]的内部电路与镜像延迟单元b[0]的内部电路相同，因此将省略其详细附图。
<<混频器的示例>>
混频器160b输入预输出信号[0]、预输出信号[1]、预输出信号[2]和预输出信号[3]，并且输出分相信号OUT，分相信号OUT的相位在相邻预输出信号的相位之间的中间点处反转。因此，混频器160b在预输出信号[0]的上升沿反转信号电平，保持反转后的信号电平，在预输出信号[1]的上升沿将反转后的信号电平返回到原始信号电平，并且保持原始信号电平。此外，混频器160b在预输出信号[2]的上升沿反转信号电平，保持反转后的信号电平，在预输出信号[3]的上升沿将反转后的信号电平返回到原始信号电平，并且保持原始信号电平。混频器160b重复上述操作，并且输出重复的信号电平作为分相信号OUT。
<根据第一实施例的另一分相电路的时序图的示例>
图9是与图8相关的分相电路的时序图的一个示例。在图9中，约翰逊计数器码信号[0]、约翰逊计数器码信号[1]、约翰逊计数器码信号[2]和约翰逊计数器码信号[3]彼此偏移tdiff。此外，一个约翰逊计数器码信号也是半周期为4tdiff的脉冲信号。脉冲信号sig0是从约翰逊计数器码信号[0]的上升沿和下降沿开始的高电平周期约为(tdiff/2)的脉冲信号。此外，脉冲信号sig1是从约翰逊计数器码信号[1]的上升和下降沿开始的高电平周期约为(tdiff/2)的脉冲信号。延迟信号C[n]是从约翰逊计数器码信号[0]的上升沿或下降沿延迟的延迟信号，即，从脉冲信号sig0的上升沿仅延迟延迟时间tdiff和延迟电路120b[0]的延迟时间。延迟信号C[0]是前向镜像延迟线130b[0]的传输期间的延迟信号。D型触发器DFFbn[0]的输出端子信号Q[n]在延迟信号C[n]的上升沿输出被输入到D端子的脉冲信号sig1的信号电平。因此，如图9所示，输出端子信号Q[n]在延迟信号C[n]的上升沿继续输出高电平状态，即，脉冲信号sig1的信号电平。预输出信号[0]是其中输出端子信号Q[n]和脉冲信号sig0的和信号被后向镜像延迟线150b[0]延迟(tdiff/2)的信号。
分相信号OUT输出其输出信号电平在输入到混频器160b的预输出信号[0]、预输出信号[1]、预输出信号[2]和预输出信号[3]的相邻预输出信号的上升定时处被反转的信号。因此，分相信号OUT是其相位在相邻约翰逊计数器码信号的相位变化点之间的中间点处改变的信号。因此，分相电路100a和分相电路100b具有输出相同分相信号OUT的功能，输入到全局计数器的初始时钟信号CLK部分(操作的唤醒时间)除外。
如上所述，根据第一实施例的积分模数转换器1000a具有全局计数器200，全局计数器200输出计数器码信号，该计数器码信号包括作为多个多相信号的约翰逊计数器码信号和格雷码信号。此外，积分模数转换器包括斜波发生电路300、比较器400a、具有锁存电路501a至509a和510a至540a的列电路900a，并且将锁存电路的输出值反转为每个列电路900a的数字转换输出值。此外，斜波发生电路300输出其电压值根据时间变化而线性改变的斜波电压。此外，比较器400a将斜波电压与由像素生成的像素电压进行比较。另外，锁存电路501a至509a和510a至540a在比较器400a的输出反转的定时处锁存计数器码信号。
上述积分模数转换器1000a包括分相电路100a，分相电路100a输入计数器码信号，生成用于对计数器码信号进行划分的分相信号，并且将分相信号作为积分模数转换器的数字转换输出值的LSB输出到锁存电路600a。全局计数器200用于预定数目的列电路900。作为预定数目的示例，给出了数千个。即，全局计数器200可以用于数千列电路900。此外，分相电路100a可以被布置到少于预定数目的多个列电路，并且LSB信号可以由多个分相电路使用。作为多个列电路的示例，给出了一至数百列电路，优选地，给出了数十至数百列电路。顺便提及，上述配置不仅对于第一实施例的积分模数转换器是通用的，而且对于下面详细描述的第二实施例和第三实施例的积分模数转换器也是通用的。
根据具有上述配置的积分模数转换器，适当地组合计数器码信号并且在列中以适当间隔适当地布置生成高速信号的分相电路使得可以以比计数器码信号的频率高的速度执行模数转换处理。
(第二实施例)
<根据第二实施例的分相电路的示例>
图10是根据第二实施例的分相电路的一个示例的框图。与根据第一实施例的分相电路100b类似，根据第二实施例的分相电路100c用作SMD电路，该SMD电路输入具有四个不同相位的约翰逊计数器码信号<0>至<3>。分相电路100c在混频器160c的配置方面具有与分相电路100b不同的配置。由于除混频器160c之外的配置对于分相电路100b和分相电路100c是相同的，因此将省略其描述以避免重复描述。
根据第二实施例的分相电路100c的混频器160c被配置为以两个相位输出分相信号。即，分相电路100c的分相信号的频率变为根据第二实施例的分相电路100a和分相电路100b的每个分相信号的频率的1/2。这样，通过降低分相信号的频率，期望通过降低噪声和减少错误传输来稳定分相信号的传输。
具体地，混频器160c包括混频器161c和混频器162c。混频器161c输入预输出信号[0]和预输出信号[2]，并且输出分相信号0OUT(0)。混频器162c输入预输出信号[1]和预输出信号[3]，并且输出分相信号0OUT(0)。
分相信号0OUT(0)重复在预输出信号[0]的上升沿反转其相位并且在预输出信号[2]的上升沿返回原始相位的操作。即，OUT(0)的相位在约翰逊计数器码信号[0]与约翰逊计数器码信号[1]之间的相位变化的中点处改变，并且在约翰逊计数器码信号[2]与约翰逊计数器码信号[3]之间的相位变化的中点处改变。
此外，分相信号1OUT(1)重复在预输出信号[1]的上升沿反转其相位并且在预输出信号[3]的上升沿返回原始相位的操作。即，OUT(1)的相位在约翰逊计数器码信号[1]与约翰逊计数器码信号[2]之间的相位变化的中点处改变，并且在约翰逊计数器码信号[3]与约翰逊计数器码信号[0]之间的相位变化的中点处改变。
第二实施例的LSB由与分相信号0OUT(0)和分相信号1OUT(1)并行的2位表示，并且LSB频率得到降低。如上所述，通过降低分相信号的频率，通过减少噪声和减少错误传输，可以稳定分相信号的传输。
<根据第二实施例的分相电路的时序图的示例>
图11是与图10相关的分相电路的一个示例的时序图。即，在图11中，约翰逊计数器码信号[0]、约翰逊计数器码信号[1]、约翰逊计数器码信号[2]和约翰逊计数器码信号[3]彼此偏移tdiff。此外，一个约翰逊计数器码信号也是半周期为4tdiff的脉冲信号。脉冲信号sig0是从约翰逊计数器码信号[0]的上升沿和下降沿开始的高电平周期约为(tdiff/2)的脉冲信号。此外，脉冲信号sig1是从约翰逊计数器码信号[1]的上升和下降沿开始的高电平周期约为(tdiff/2)的脉冲信号。延迟信号C[n]是从约翰逊计数器码信号[0]的上升沿或下降沿延迟的延迟信号，即，从脉冲信号sig0的上升沿仅延迟tdiff和延迟电路120b[0]的延迟时间。延迟信号C[0]是前向镜像延迟线130b[0]的传输期间的延迟信号。D型触发器DFFbn[0]的输出端子信号Q[n]在延迟信号C[n]的上升沿输出被输入到D端子的脉冲信号sig1的信号电平。因此，如图10所示，输出端子信号Q[n]在延迟信号C[n]的上升沿继续输出高电平状态，即，脉冲信号sig1的信号电平。预输出信号[0]是其中输出端子信号Q[n]和脉冲信号sig0的和信号被后向镜像延迟线150b[0]延迟(tdiff/2)的信号。
分相信号0OUT(0)重复在预输出信号[0]的上升沿反转其相位并且在预输出信号[2]的上升沿返回原始相位的操作。此外，分相信号1OUT(1)重复在预输出信号[1]的上升沿反转其相位并且在预输出信号[3]的上升沿返回原始相位的操作。
<根据第二实施例的模数转换器的输出位模式的示例>
图12是示出根据第二实施例的模数转换器的输出位模式的一个示例的时序图。即，图12示出了以下各项：从根据第二实施例的模数转换器的LSB上方输出中阶4位的约翰逊计数器码信号JC<0>至约翰逊计数器码信号JC<3>；格雷码信号<3>，即，高阶位的1位；以及LSB的分相信号。LSB的分相信号具有两个相位，并且由分相信号OUT(0)和OUT(1)表示。
图12的上级计数器值指示输入到全局计数器200的时钟信号CLK的时钟数。因此，当时钟信号CLK的计数器值为“0”时，积分模数转换器1000a的输入为空。因此，满足分相信号0OUT(0)和(1)＝“0”，约翰逊计数器码信号JC<0>至约翰逊计数器码信号JC<3>＝“0”，其他位＝“0”。每次计数器值递增时，生成分相信号，该分相信号的相位在相邻约翰逊计数器码信号的相位改变的中间位置处改变。即，分相信号变为频率是约翰逊计数器码信号的边沿变化的两倍的信号。这样，分相信号输出在作为多相时钟的约翰逊计数器码信号的中间相位时改变的高速信号，从而可以降低错误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，所以分相信号可以以短距离和低负载来提供。此外，在本实施例中，由于分相信号由两个相位以及分相信号OUT(0)和(1)表示，因此与用一个相位表示分相信号的第一实施例相比，分相信号的速度可以变为1/2。
因此，分相信号可以被配置为输入诸如多个约翰逊计数器码信号等计数器码信号，并且通过单个(第一实施例)或多个(第二实施例等)分相信号来表示LSB。
根据这样的操作，可以使模数转换器的执行速度是常规执行速度的两倍或更多，而无需增加输入到全局计数器200的时钟信号CLK的频率。此外，可以使模数转换器的执行速度是常规执行速度的两倍或更多，而无需增加长距离传输和从全局计数器200输出的计数器码信号的频率。即，根据本实施例的模数转换器可以响应于用户需求，诸如提高连接到模数转换器的输入的成像元件(未示出)的帧速率、增加像素数目、以及提高图像质量。此外，可以使模数转换器加速而无需增加模数转换器的芯片面积和组装成本。
(第三实施例)
<根据第三实施例的分相电路的示例>
图13是根据第三实施例的分相电路的一个示例的框图。与根据第二实施例的分相电路100c类似，根据第三实施例的分相电路100d用作SMD电路，该SMD电路输入具有四个不同相位的约翰逊计数器码信号<0>至<3>。分相电路100d在混频器160d、镜像延迟电路150d等的配置方面具有与分相电路100c不同的配置。由于除混频器160d和镜像延迟电路150d之外的配置对于分相电路100c和分相电路100d是相同的，因此将省略对其的描述以避免重复描述。
根据第三实施例的分相电路100d的混频器160d具有其中与第二实施例类似地以两个相位输出分相信号的配置。混频器160d输入预输出信号[1]、预输出信号[2]、预输出信号[3]和预输出信号[4]，并且输出分相信号1OUT(1)。与第一实施例的分相信号类似，分相信号1OUT(1)变为其相位在相邻约翰逊计数器码信号之间的相位变化点的中点处改变的信号。此外，混频器160d输出分相信号0OUT(0)。分相信号0OUT(0)变为其相位在相邻约翰逊计数器码信号的相位变化点之间的1/4和3/4相位点处改变的信号。即，根据第三实施例的分相电路100d的两相分相信号将相邻约翰逊计数器码信号的相位变化点划分成四个，从而变为其中常规模数转换器的速度提高4倍的信号。然而，由于第一实施例、第二实施例和第三实施例中的约翰逊计数器码信号的频率没有改变，所以预期长距离传输的信号的稳定性不会改变。
镜像延迟电路150d[0]向混频器160d输出通过将脉冲信号sig1延迟1/4相位而获取的信号。镜像延迟电路151d[0]向混频器160d输出通过将脉冲信号sig1延迟2/4相位而获取的信号。镜像延迟电路152d[0]向混频器160d输出通过将脉冲信号sig1延迟3/4相位而获取的信号。类似地，镜像延迟单元d[1]输出通过将脉冲信号sig0延迟1/4相位而获取的信号，镜像延迟单元d[2]输出通过将脉冲信号sig3延迟2/4相位而获取的信号，镜像延迟单元d[3]输出通过将脉冲信号sig3延迟3/4相位而获取的信号。
混频器160d通过从镜像延迟电路150d[0]至镜像延迟电路150d[3]输出的上述信号来输出分相信号0OUT(0)至分相信号1OUT(1)。即，分相信号可以被配置为输入多个计数器码信号，并且通过改变镜像延迟电路的延迟时间来在多个计数器码信号的相位变化点之间的任意位置处改变分相信号的相位。
<根据第三实施例的模数转换器的输出位模式的示例>
图14是示出根据第三实施例的模数转换器的输出位模式的一个示例的时序图。即，图14示出了以下各项：从根据第三实施例的模数转换器的LSB上方输出中阶4位的约翰逊计数器码信号JC<0>至约翰逊计数器码信号JC<3>；格雷码信号<3>，即，高阶位的1位；以及LSB的分相信号。LSB的分相信号具有两个相位，并且由分相信号OUT(0)和OUT(1)表示。LSB信号也可以称为本地乘法信号。
图14的上级计数器值指示输入到全局计数器200的时钟信号CLK的时钟数。因此，当时钟信号CLK的计数器值为“0”时，积分模数转换器1000a的输入为空。在这种情况下，分相信号OUT(0)和(1)＝“0”，约翰逊计数器码信号JC<0>至约翰逊计数器码信号JC<3>＝“0”，其他位＝“0”满足。每次计数器值递增4次，分相信号OUT(1)生成分相信号，该分相信号的相位在相邻约翰逊计数器码信号的相位变化的中间位置处改变。此外，每次计数器值递增2次，分相信号OUT(0)生成分相信号，该分相信号的相位在1/4相位点和3/4相位点处改变，同时相邻约翰逊计数器码信号的相位改变。因此，当分相信号OUT(0)和OUT(1)并行布置时，出现一个信号，该信号的相位每1/4个相位改变，同时相邻约翰逊计数器码信号的相位改变。即，根据第三实施例的分相电路100d的两相分相信号将相邻约翰逊计数器码信号的相位变化点划分成四个，从而变为使常规模数转换器的转换速度提高4倍的信号。这样，由于分相信号输出通过作为多相时钟的约翰逊计数器码信号的中间相位来划分成四个而改变的高速信号，因此能够降低误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，所以可以以短距离和低负载来提供分相信号。此外，在本实施例中，由于分相信号由两个相位表示，即，分相信号OUT(0)和(1)，因此与其中分相信号由一个相位表示的实施例相比，分相信号的速度可以降低1/2。
根据这样的操作，可以使模数转换器的执行速度是迄今为止的常规执行速度的四倍或更多，而无需增加输入到全局计数器200的时钟信号CLK的频率。此外，模数转换器的执行速度可以是迄今为止的常规执行速度的两倍，而无需增加长距离传输和从全局计数器200输出的计数器码信号的频率。根据本实施例的数字转换器可以响应于用户需求，诸如提高连接到模数转换器的输入的成像元件(未示出)的帧速率、增加像素数目、以及提高图像质量。此外，可以使模数转换器加速而无需增加模数转换器的芯片面积和组装成本。
<模数转换器的输出位模式的比较示例>
图15是示出根据本实施例的模数转换器的输出位模式的比较示例和示例的时序图。图15的上级是比较示例，并且是常规模数转换器的输出位模式的示例，并且示出了约翰逊计数器码信号JC<0>至JC<2>、格雷码信号GR<3>、GR<4>以进行比较。输入到全局计数器的时钟信号的计数器值在比较示例的最上级示出。即，在图15的最上级的比较示例中，作为长距离传输信号的约翰逊计数器码信号JC<0>的一个周期指示8-LSB信号的周期。
图15的中级和上级中的每个是包括第一实施例的分相电路100a的模数转换器的输出位模式的示例。由于第一实施例的分相信号的相位在相邻约翰逊计数器码信号的相位改变的中间位置处改变，因此与比较示例的模数转换器相比，分相信号可以执行速度为两倍的转换。即，作为长距离传输信号的约翰逊计数器码信号JC<0>的一个周期指示16-LSB信号的周期。
图15的中级和下级中的每个是包括第二实施例的分相电路100c的模数转换器的输出位模式的示例。由于第二实施例的分相信号的相位在相邻约翰逊计数器码信号的相位以两个相位改变的中间位置处改变，因此与比较示例的模数转换器相比，分相信号可以执行速度为两倍的转换，同时降低了分相信号的频率。即，作为长距离传输信号的约翰逊计数器码信号JC<0>的一个周期指示16-LSB信号的周期，但是两相分相信号的频率降低为第一实施例的分相信号的频率的1/2，这实现了电路传输稳定性的提高和功耗的降低。
图15的下级是包括第三实施例的分相电路100d的模数转换器的输出位模式的示例。第三实施例的分相信号具有两个相位，并且包括分相信号1，分相信号1的相位在相邻约翰逊计数器码信号的相位改变的中间位置处改变。此外，第三实施例的分相信号具有两个相位，并且包括分相信号0，分相信号0的相位在1/4相位位置和3/4相位位置处改变，同时相邻约翰逊计数器码信号的相位改变。因此，当分相信号0和1并行布置时，出现一个位模式，在位模式中每1/4相位改变相位，同时相邻约翰逊计数器码信号的相位改变。即，根据第三实施例的分相电路100d的两相分相信号将相邻约翰逊计数器码信号的相位变化点划分成四个，使得常规模数转换器的转换速度加速四倍。因此，作为长距离传输信号的约翰逊计数器码信号JC<0>的一个周期指示32-LSB信号的周期。
根据上述输出模式的(多个)共同特征，生成比确定半导体器件的操作频率的全局计数器码信号快的信号的分相电路可以布置在列中。结果，半导体器件可以比全局计数器码信号更快地操作。此外，由于分相电路的输入可以使用多个速度相对较低的约翰逊计数器码信号，因此可以承受长距离传输和高负载传输。此外，由于分相电路的分相信号输出在作为多相时钟的约翰逊计数器码信号的中间相位时改变的高速信号，因此可以降低错误计数的概率。此外，由于分相电路可以根据需要被设计为与需要高速操作的电路相邻布置，所以分相信号可以以短距离和低负载来提供。
(第一修改示例)
在第一实施例至第三实施例中，已经描述了将分相电路的分相信号应用于模数转换器的LSB的方法。然而，模数转换器的输出信号可以由图像处理电路进行图像处理。在这种情况下，图像处理电路可以由半导体电路实现，并且作为半导体器件的图像处理设备可以由模数转换器和图像处理电路实现。即，第一修改示例适用于提供诸如图像处理设备等半导体器件的情况，该半导体器件包括：根据第一实施例至第三实施例中的任何一个的积分模数转换器；以及诸如图像处理电路等半导体电路。
根据具有上述配置的半导体器件，可以增加成像元件的像素数，通过增加灰度等来提高图像质量，防止图像质量不均，并且防止生成具有条纹的图像。
(第二修改示例)
在第一实施例至第三实施例和第一修改示例中，已经描述了其中分相电路的分相信号应用于成像元件的配置。然而，在具有并联的多个列电路并且通过来自全局计数器的计数器码信号来操作列电路的半导体器件中，需要高频信号的列电路可以本地布置。在这种情况下，其中分相电路布置在列电路中或列电路附近并且以高频操作的分相信号被提供给列电路的配置对其中不需要高频信号的所有列电路都有效。例如，半导体器件的示例是诸如DRAM或SRAM等存储器半导体器件。
即，上述半导体器件是包括列电路的半导体器件，该列电路由计数器码信号驱动，该计数器码信号由全局计数器生成并且在前一级的整个列电路中传输，并且多个列电路并联连接。此外，上述半导体器件包括分相电路，当计数器码信号是多相计数器码信号时，分相电路生成相位在计数器码信号的相位变化点之间的任意位置处改变的分相信号。优选地，分相电路布置在列电路中，该列电路使用高于计数器码信号的频率的频率，或者分相电路布置在距上述列电路的一至数百列电路内。根据该配置，分相电路可以布置在本地需要高频信号的列电路的内部或附近，并且低负载高速分相信号可以在传输距离很短的范围内提供。
以上，基于实施例具体说明了本发明人的发明，但本发明并不限定于上述实施例，在不脱离其主旨的范围内，当然可以进行各种变化或修改。此外，例如，已经详细描述了上述实施例以使得本发明易于解释，并且不必限于包括所有描述的配置的实施例。此外，可以将上述实施例的配置的一部分添加到另一配置、从另一配置中添加、或/和替换为另一配置。
另外，上述配置、功能、处理单元、处理部件等也可以通过例如通过集成电路来设计其中的一部分或全部而以硬件来实现。此外，上述配置、功能等中的每个可以通过处理器解释和执行实现每个功能的程序而以软件来实现。实现每个功能的诸如程序、表格、文件等信息可以放置在存储器、硬盘、诸如SSD(固态硬盘)等记录设备、或者诸如IC卡、SD卡或DVD等记录介质中。
以上，基于实施例具体说明了本发明人的发明，但本发明并不限定于上述实施例，在不脱离其主旨的范围内，当然可以进行各种修改和变化。

Claims (9)

1.一种积分模数转换器，包括：
全局计数器，输出包括多相信号的计数器码信号；
列电路，包括：
斜波发生电路，输出斜波电压，所述斜波电压的电压值根据时间变化而线性改变；
比较器，将所述斜波电压与由像素生成的像素电压进行比较；以及
锁存电路，在所述比较器的输出被反转的定时处锁存所述计数器码信号；
对于每个列电路，所述锁存电路的输出值被转换为数字转换输出值；以及
分相电路，输入所述计数器码信号，生成对所述计数器码信号的相位进行划分的分相信号，并且将所述分相信号作为所述积分模数转换器的所述数字转换输出值的LSB输出到所述锁存电路，
其中所述全局计数器由预定数目的所述列电路共享，并且
其中所述分相电路针对多个列电路被布置，所述多个列电路由列电路的数目小于所述预定数目的所述列电路组成，并且所述LSB由多个分相电路共享，所述多个分相电路包括所述分相电路。
2.根据权利要求1所述的积分模数转换器，
其中所述分相电路从所述全局计数器起按照每一至数百列电路布置。
3.根据权利要求1所述的积分模数转换器，
其中所述分相电路布置在以高于相邻列电路的操作频率的速度操作的列电路中，或者布置在距所述列电路一至数百列电路内。
4.根据权利要求1所述的积分模数转换器，
其中所述分相信号被配置为输入包括所述计数器码信号的多个计数器码信号，并且通过包括所述分相信号的多个分相信号中的一个或多个分相信号来表示所述LSB。
5.根据权利要求1所述的积分模数转换器，
其中所述分相信号被配置为输入包括所述计数器码信号的多个计数器码信号，并且在所述多个计数器码信号的相位变化点之间的任意位置处改变所述分相信号的相位。
6.根据权利要求1所述的积分模数转换器，
其中输入到所述分相电路的计数器码信号是约翰逊计数器码信号，彼此相邻的计数器码信号在1/8周期相位中彼此不同并且各自具有50％的占空比，并且在1/8周期相位中彼此不同的4个约翰逊计数器码被并行输入到所述分相电路中。
7.根据权利要求1所述的积分模数转换器，
其中未输入到所述分相电路并且对应于成为所述积分模数转换器的所述数字转换输出值的高阶位的所述锁存电路的输出值的计数器码信号是格雷码信号。
8.一种半导体器件，包括：
根据权利要求1至7中任一项所述的积分模数转换器；以及
半导体电路。
9.一种半导体器件，包括由时钟发生器生成的计数器码信号驱动的列电路，所述计数器码信号在前一级中跨所述列电路中传输，包括所述列电路的多个列电路并联连接，所述半导体器件包括：
分相电路，当所述计数器码信号是多相计数器码信号时，生成其相位在所述计数器码信号的相位变化点之间的任意位置处被改变的分相电路，
其中所述分相电路布置在所述列电路中，所述列电路使用高于所述计数器码信号的频率的频率，或者所述分相电路布置在距所述列电路一至数百列电路内。
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