TWI473113B - 工作週期校正電路及包含該電路之半導體積體電路裝置 - Google Patents

Description

工作週期校正電路及包含該電路之半導體積體電路裝置/

本發明係關於一半導體積體電路，尤指一工作週期校正電路及包含該電路之半導體積體電路裝置。

一般來說，一半導體積體電路，如雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)，在處理資料時係藉由使用時脈訊號之上升及下降兩者的邊緣以改善其作業速度。因此，除非一時脈訊號之一上升邊緣間隔與一下降邊緣間隔之一比例，亦即一工作比為50:50時，則該積體電路之作業效率會降低。然而，使用於一半導體積體電路之一時脈訊號欲具備一精確的工作比係為困難，其係導因於多種不同之影響，如可能存在於該半導體積體電路之雜訊。故而，為了改善作業效率，一半導體積體電路包括有一工作週期校正電路以校正一時脈訊號之工作比。

通常，一工作週期校正電路係被包括於一延遲閉鎖迴路(delay locked loop,DLL)電路中以校正來自該DLL電路之一成對時脈訊號輸出的一工作週期。然而，雖然已於該DLL電路輸出終端之複數時脈訊號執行一工作週期校正作業，但仍會造成複數時脈訊號之工作比扭曲，其係因為在下游之複數傳輸線之複數延遲元件所致。另外，當一成對時脈訊號傳輸時，該傳輸線需被作為一成對傳輸線而操作。因此，一半導體積體電路之面積效率及功率效率係為降低。故而，在該DLL電路中使用一般的工作週期校正電路會造成問題，例如傳輸線造成之訊號失真、面積效率降低及功率效率降低之問題。

本發明所提供之工作週期校正電路及半導體積體電路裝置，係可改善工作比特性、提供高度整合性及低耗電量。

在一態樣中，一工作週期校正電路包括一分相器，其係配置用於控制一DLL時脈訊號之相位，以產生一上升時脈訊號及一下降時脈訊號；一時脈延遲單元，其係配置用於反應複數控制訊號而延遲該上升時脈訊號及該下降時脈訊號，以產生一延遲的上升時脈訊號及一延遲的下降時脈訊號；一工作比校正單元，其係配置用於產生一校正上升時脈訊號及一校正下降時脈訊號，該校正上升時脈訊號及該校正下降時脈訊號係反應該延遲的上升時脈訊號及該延遲的下降時脈訊號之一邊緣時序而觸發(toggle)，及一延遲控制單元，其係配置用於偵測該校正上升時脈訊號及該校正下降時脈訊號之工作週期，以產生該等控制訊號。

在另一態樣中，一半導體積體電路裝置，包括一延遲閉鎖迴路電路區塊，其係配置用於產生一DLL時脈訊號，該DLL時脈訊號係具有較一外部時脈訊號之相位快一預定時間之相位；一傳輸線，其係配置用於傳輸該DLL時脈訊號；一工作週期校正電路區塊，其係配置用於校正透過該傳輸線所傳輸之該DLL時脈訊號的一工作週期，以產生一校正上升時脈訊號與一校正下降時脈訊號；及一資料輸出電路區塊，其係被配置用於藉由使用該校正上升時脈訊號及該校正下降時脈訊號以執行一資料輸出作業。

上述及其他特徵、態樣及實施方式等將於後詳述。

本發明之特徵、態樣及實施方式等，係結合所附之圖式一併於後說明。

請參考第一圖。第一圖係為依據本發明一實施例之半導體積體電路裝置的區塊示意圖。如第一圖所示，一半導體積體電路裝置1可以包括一DLL電路區塊10、一傳輸線20、一工作週期校正電路區塊30及一資料輸出電路區塊40。

該DLL電路區塊10可以配置用於產生一DLL時脈訊號’clk_dll’，其係具有較一外部時脈訊號’clk_ext’之相位快一預定時間之相位。在此，該DLL時脈訊號，clk_dll’可以具有一單一訊號之配置以代替一成對時脈訊號。

該傳輸線20可以配置用於傳輸該DLL時脈訊號’clk_dll’至該工作週期校正電路區塊30，以校正該DLL時脈訊號’clk_dll’之工作週期並接著產生一校正上升時脈訊號’rclk_crt’及一校正下降時脈訊號’fclk_crt’。該工作週期校正電路區塊30可以配置用於控制該DLL時脈訊號’clk_dll’之一相位，以產生上升及下降時脈訊號，然後藉由使用該等訊號可以執行一工作週期校正作業，以產生該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’。

該資料輸出電路區塊40可以藉由使用該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’執行一資料輸出作業。於是，雖然該DLL時脈訊號’clk_dll’之一工作週期係因為存在於該傳輸線20之延遲元件而扭曲，因為該工作週期校正電路區塊30可以校正該DLL時脈訊號’clk_dll’，其後，具有更多改善之工作比特性的一成對時脈訊號，可以被移轉至該資料輸出電路區塊40。

另外，因為該傳輸線20可以傳輸的並非成對之時脈訊號，而是一單一時脈訊號，因此可以減少佔用面積。故而，可以改善該半導體積體電路之面積效率。此外，因為該傳輸線20之耗電量可以降低，故而可以改善該半導體積體電路之功率效率。

請參考第二圖。第二圖係為第一圖之裝置中的工作週期校正電路區塊的區塊示意圖。如第二圖所示，該工作週期校正電路區塊30可以包括一分相器310、具有第一時脈延遲單元320及第二時脈延遲單元330之一時脈延遲單元370、一工作比校正單元340及具有一控制訊號產生單元360與一工作週期偵測單元350之一延遲控制單元380。

該分相器310可以控制(反轉)該DLL時脈訊號’clk_dll’之一相位以產生該下降時脈訊號’fclk’及可以將該DLL時脈訊號’clk_dll’輸出為該上升時脈訊號’rclk’。例如，該分相器310可由複數反相器所構成。

該時脈延遲單元370可以反應一n-數字位元之複數控制訊號’ctrl＜1:n＞，而分別延遲該上升時脈訊號’rclk’及該下降時脈訊號’fclk’，以產生該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’。例如，該第一時脈延遲單元320可以反應該等n-數字位元之控制訊號’ctrl＜1:n＞’而延遲該上升時脈訊號’rclk’，以產生該延遲的上升時脈訊號’rclkd’。同樣地，該第二時脈延遲單元330可以反應該等n-數字位元之控制訊號’ctrl＜1:n＞’而延遲該下降時脈訊號’fclk’，以產生該延遲的下降時脈訊號’fclkd’。

該第一時脈延遲單元320及該第二時脈延遲單元330可以分別延遲該上升時脈訊號’rclk’及該下降時脈訊號’fclk’，其係依據該等n-數字位元之控制訊號’ctrl＜1:n＞’之邏輯值變化。另外，所產生的該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’可以具有如二分之一週期之一相位差。

該工作比校正單元340可以配置以產生該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’，其係可以依據該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’之複數邊緣時序而觸發(toggle)。例如，該工作比校正訊號單元340可以被配置以產生兩個時脈訊號，其係在該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’之每個上升邊緣時間觸發為彼此相對之相位，並可以將其分別輸出為該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’。

當該工作週期校正電路區塊30之工作週期校正作業係執行於該DLL時脈訊號’clk_dll’時，該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’可以增強以具有如二分之一週期之一相位差，接著該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’可以增強以具有相對彼此之相位。

該工作週期偵測單元350可以配置用於偵測該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’之工作週期，並可以產生一偵測訊號’det’。例如，該工作週期偵測單元350可以藉由使用一工作累加器(duty accumulator)而實施。尤其是，該工作週期偵測單元350可以偵測該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’之高度間隔及低度間隔的間隔長度，接著並可以藉由使用該偵測訊號’det’輸出所偵測之資訊。

該控制訊號產生單元360可以配置用於反應該偵測訊號’det’而產生該等控制訊號’ctrl＜l:n＞’，其係由具有一n-數字複數位元之複數數位訊號所構成。例如，該等n-數字位元之控制訊號’ctrl＜l:n>’可被實施，使得具有一邏輯值-1-的訊號數量可依據該偵測訊號’det’之一位準而增加或減少。

該工作週期校正電路區塊30可以配置用於接收該DLL時脈訊號’clk_dll’，其並非為一成對時脈訊號，而係為一單一時脈訊號，並可以藉由執行相位反轉作業而產生一成對時脈訊號。另外，藉由使用一自我裝備反饋回路(self-equipped feedback loop)，該工作週期校正電路區塊30可以被配置以偵測複數輸出時脈訊號之工作週期，亦即該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’，並可以接著產生具有如二分之一週期之一相位差之該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’。因為該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’可以被實施以在該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’之每一個上升邊緣時序進行觸發，該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’可以具有約50:50之工作比。

請參考第三圖。第三圖係為第二圖區塊中的第一時脈延遲單元之電路圖。如第三圖所示，該第一時脈延遲單元320可以包括一第一延遲單元322、一第二延遲單元324及一相位混成單元(phase mixing unit)326。

該第一延遲單元322可以藉由如一第一時間以延遲該上升時脈訊號’rclk’，而產生一第一延遲訊號’dly1’。同樣地，該第二延遲單元324可以藉由如第二時間以延遲該上升時脈訊號’rclk’，而產生一第二延遲訊號’dly2’。於此，該第一延遲單元322所具有之延遲時間的該第一時間之一間隔長度，可以與該第二延遲單元324所具有之延遲時間的該第二時間之長度有所差異。例如，該第二時間可以較該第一時間為長。該第一延遲單元322及該第二延遲單元324兩者皆可以藉由結合複數延遲元件而實施。

該相位混成單元326可以配置用於反應該等n-數字位元之控制訊號’ctrl＜1:n＞’而混成該第一延遲訊號’dly1’之一相位及該第二延遲訊號’dly2’之一相位，以產生該延遲的上升時脈訊號’rclkd’。例如，該相位混成單元326可以包括一第一節點(N1)、一第一驅動單元3262、一第二驅動單元3264及一緩衝單元3266。

該第一驅動單元3262可以配置用於反應該等n-數字位元之控制訊號’ctrl＜1:n＞’而驅動該第一延遲訊號’dly1’，以傳輸該第一延遲訊號’dly1’至該第一節點(N1)。同樣地，該第二驅動單元3264可以配置用於反應該等n-數字位元控制訊號’ctr1＜1:n＞’而驅動該第二延遲訊號’dly2’，以傳輸該第二延遲訊號’dly2’至該第一節點(N1)。另外，該緩衝單元3266可以緩衝傳輸至該第一節點(N1)之複數訊號，而產生該延遲的上升時脈訊號’rclkd’。

例如，該第一驅動單元3262可以包括一n-數字之複數第一反相器IV1＜1:n＞，其係用以接收個別的n-數字位元之複數控制訊號’ctrl＜1:n＞’以作為輸入；及一n-數字之複數第一控制反相器CIV1＜1:n＞’其係用以反應個別的n-數字位元複數控制訊號’ctrl＜1:n＞’及對應之一n-數字之該等第一反相器IV1＜1:n＞之複數輸出訊號而分別地驅動該第一延遲訊號’dly1’，以分別地輸出該第一延遲訊號’dly1’至該第一節點(N1)。

另外，該第二驅動單元3264可以包括一n-數字之複數第二反相器IV2＜1:n＞，其係用以接收個別的該n-數字位元之複數控制訊號’ctrl＜1:n＞’的位元以作為輸入；及一n-數字之複數第二控制反相器CIV2＜1:n＞，其係用以反應個別該n-數字位元之複數控制訊號’ctrl＜1:n＞’的位元及對應之一n-數字之該等第二反相器IV2＜1:n＞的複數輸出訊號而分別地驅動該第二延遲訊號’dly2’，以分別地輸出該第二延遲訊號’dly2’至該第一節點(N1)。

此外，該緩衝單元3266可以包括一第三反相器IV3。

在第三圖中，位於該第一驅動單元3262中之控制反相器的數量及位於該第二驅動單元3264中之控制反相器的數量可以依據個別的n-數字位元之複數控制訊號’ctrl＜1:n＞，所具有的電位位準而決定。若該第一驅動單元3262依據該n-數字位元之控制訊號’ctrl＜1:n＞，而具有實質上強於該第二驅動單元3264之驅動功率，接著與該第二延遲訊號’dly2’之一相位相較之下，該延遲的上升時脈訊號’rclkd’之一相位可以變得更為接近該第一延遲訊號’dly1’之一相位。因此，既然該相位混成單位326可以反應該n-數字位元之控制訊號’ctrl＜1:n＞，而控制位於該第一驅動單元3262及該第二驅動單元3264中之控制反相器的數量，精確地控制該延遲的上升時脈訊號’rclkd’之一輸出時序係成為可能。

類似於該第一時脈延遲單元320之作業，該第二時脈延遲單元330可以有區別地延遲該下降時脈訊號’fclk’。藉由執行反應該n-數字位元之控制訊號’ctrl＜1:n＞’而延遲之訊號混成相位之作業，該延遲的下降時脈訊號’fclkd’之輸出時序控制係成為可能。因此，既然該第一時脈延遲單元320及該第二時脈延遲單元330可以分別地執行該上升時脈訊號’rclk’及該下降時脈訊號’fclk’之延遲作業，依據該n-數字位元之該等控制訊號‘ctrl<1:n>’所具有之邏輯值，而產生具有如二分之一週期相位差之該延遲的上升時脈訊號‘rclkd’及該延遲的下降時脈訊號‘fclkd’係成為可能。

因為該第二時脈延遲單元330可以具有與該第一時脈延遲單元320實質上相同的結構，故而該第二時脈延遲單元330之詳細敘述將行省略，以求達成簡潔之目的。

請參考第四圖，第四圖係為第二圖區塊中的工作比校正單元之電路圖。如第四圖所示，該工作比校正單元340可以包括一第二節點(N2)、一第三節點(N3)、一上升脈波產生單元341、一下降脈波產生單元342、一上升時脈產生單元343、一下降時脈產生單元344、一上升閂鎖單元345及一下降閂鎖單元346。

該上升脈波產生單元341可以配置用於產生一上升脈波訊號’rpls’，該上升脈波訊號’rpls’係可以由該延遲的上升時脈訊號‘rclkd，之每個上升邊緣以一脈波形式格式產生。例如，該上升脈波產生單元341可以包括一第四反相器IV4，其係用於接收該延遲的上升時脈訊號’rclkd’以作為輸入；及一第一NAND閘ND1，其係用於接收該延遲的上升時脈訊號’rclkd’與該第四反相器IV4之一輸出訊號作為輸入，以輸出該上升脈波訊號’rpls’。

該下降脈波產生單元342可以配置用於產生一下降脈波訊號’fpls’，該下降脈波訊號’fpls’係可以由該延遲的下降時脈訊號‘fclkd’之每個上升邊緣以一脈波形式格式產生。例如，該下降脈波產生單元342可以包括一第五反相器IV5，其係用以接收作為輸入之該延遲的下降時脈訊號’fclkd’；及一第二NAND閘ND2，其係用以接收該延遲的下降時脈訊號’fclkd’與該第五反相器IV5之一輸出訊號作為輸入，以輸出該下降脈波訊號’fpls’。

該上升時脈產生單元343可以配置用於產生一上升驅動時脈訊號’rclk_drv’，其係可以反應該上升脈波訊號’rpls’及該下降脈波訊號’fpls’而觸發以輸出該上升驅動時脈訊號’rclk_drv’至該第二節點(N2)。例如，該上升時脈產生單元343可以包括一第一驅動器DRV1，其係用於驅動該上升脈波訊號’rpls’；及一第六反相器IV6，其係用於接收該下降脈波訊號‘fpls’。另外，該上升時脈產生單元343可以包括一第一電晶體TR1，其係具有一閘終端以接收該第一驅動器DRV1之一輸出訊號、一來源終端接收一外部供應電壓VDD及一汲極端連接至該第二節點(N2)、一第二電晶體TR2，其係具有一閘終端以接收該第一驅動器DRV1之一輸出訊號，及一汲極端連接至該第二節點(N2)，及一第三電晶體TR3，其係具有一閘終端以接收該第六反相器IV6之一輸出訊號、一汲極端連接至該第二電晶體TR2之一來源終端，及一來源終端連接至一接地電壓VSS。

如第四圖所示，該下降時脈產生單元344可以配置用於產生一下降驅動時脈訊號’fclk_dfv’，其係可以反應該上升脈波訊號’fpls’及該下降脈波訊號’fpls’而觸發以輸出該下降驅動時脈訊號’fclk_drv’至該第三節點(N3)。例如，該下降時脈產生單元344可以包括一第二驅動器DRV2以驅動該下降脈波訊號’fpls’、一第七反相器IV7用於接收該上升脈波訊號’rpls’、一第四電晶體TR4具有一閘終端以接收該第二驅動器DRV2之一輸出訊號、一來源終端用以接收一外部供應電壓VDD，及一汲極端連接至該第三節點(N3)。另外，該下降時脈產生訊號344可以包括一第五電晶體TR5具有一閘終端以接收該第二驅動器DRV2之一輸出訊號，及一汲極端連接至該第三節點(N3)，及一第六電晶體TR6具有一閘終端以接收該第七反相器IV7之一輸出訊號、一汲極端連接至該第五電晶體TR5之一來源終端，及一來源終端連接至一接地電壓VSS。

該上升閂鎖單元345可以被配置以反應一重置訊號’rst’而閂鎖該上升驅動時脈訊號’rclk_drv’，以產生該校正上升時脈訊號’rclk_crt’。例如，該上升閂鎖單元345可以包括一第七電晶體TR7具有一閘終端以接收該重置訊號’rst’、一來源終端用以接收該外部供應電壓VDD，及一汲極端連接至該第二節點(N2)、一第八反相器IV8用以接收該上升驅動時脈訊號’rclk_drv’，及一第九反相器IV9用以連同該第八反相器IV8形成一閂鎖結構。另外，該上升閂鎖單元345可以包括一第十反相器IV10用以接收該第八反相器IV8之一輸出訊號，以產生該校正上升時脈訊號’rclk_crt’。

該下降閂鎖單元346可以配置用於反應該重置訊號’rst’而閂鎖該下降驅動時脈訊號’fclk_drv’，以產生該校正下降時脈訊號’fclk_crt’。例如，該下降閂鎖單元346可以包括一第八電晶體TR8具有一閘終端接收該重置訊號’rst’、一來源終端接收該外部供應電壓VDD，及一汲極端連接至該第三節點(N3)，及一第十一反相器IV11用以接收該下降驅動時脈訊號’fclk_drv’。另外，該下降閂鎖單元346可以包括一第十二反相器IV12用以連同該第十一反相器IV11形成一閂鎖結構，及一第十三反相器IV13用以接收該第十一反相器IV11之一輸出訊號，而產生該校正下降時脈訊號‘fclk_crt’。

因此，該工作比校正單元340可以被實施，使得該上升脈波訊號’rpls’及該下降脈波訊號’fpls’可分別地在該延遲的上升時脈訊號‘rclkd’及該延遲的下降時脈訊號’fclkd’之每個上升邊緣時，觸發成其邏輯低位準。因為該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’可以被控制而具有如二分之一週期之一相位差，該上升脈波訊號’rpls’及該下降脈波訊號’fpls’可以被控制而具有如該延遲的上升時脈訊號’rclkd’或該延遲的下降時脈訊號’fclkd’之二分之一週期之一相位差。

當該下降脈波訊號’fpls’觸發時，該上升驅動時脈訊號’rclk_drv’可以實施為過渡成一邏輯低位準，及當該上升脈波訊號’rpls’觸發時，可以過渡成一邏輯高位準。依照同樣的規則，當該上升脈波訊號’rpls’觸發時，該下降驅動時脈訊號‘fclk_drv’可以實施為過渡成一邏輯低位準，及當該下降脈波訊號‘fpls’觸發時，可以過渡成一邏輯高位準。

如第四圖中所示，該重置訊號’rst’應被實施為一邏輯低度啟動訊號(logical low enable signal)。於此，當該重置訊號’rst’係為啟動並接著關閉，其後，該上升閂鎖單元345可以閂鎖及驅動該上升驅動時脈訊號’rclk_drv’以產生該校正上升時脈訊號’rclk_crt’。另外，該下降閂鎖單元346可以閂鎖及驅動該下降驅動時脈訊號’fclk_drv’以產生該校正下降時脈訊號‘fclk_crt’。當這些作業係為重複執行時，該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’可以逐漸地增強為具有約50:50之工作比的複數時脈訊號。

請參考第五圖。第五圖係為第二圖區塊中的作業時序圖。如第五圖所示，該上升時脈訊號’rclk’可以具有一實質上較一低度間隔為寬之高度間隔，及該下降時脈訊號’fclk’可以具有一實質上較一低度間隔為窄之一高度間隔。例如，該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’可以藉由延遲該上升時脈訊號’rclk’及該下降時脈訊號’fclk’而產生，其中該延遲的下降時脈訊號’fclkd’可被產生使得給予一負值(-)延遲時間予該下降時脈訊號’fclk’。另外，該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號’fclkd’可以依據n-數字位元之複數控制訊號’ctrl＜1:n＞’之控制而增強，以具有如該上升時脈訊號‘rclk’或該下降時脈訊號‘fclk’之二分之一週期的一相位差。

該上升脈波訊號’rpls’及該下降脈波訊號’fpls’可以在該延遲的上升時脈訊號’rclkd’及該延遲的下降時脈訊號‘fclkd’之每個上升邊緣時間而被觸發，且接著，該校正上升時脈訊號’rclk_crt’及該校正下降時脈訊號’fclk_crt’可以被觸發為具有在該上升脈波訊號’rpls’及該下降脈波訊號’fpls’之每個觸發時序彼此相對之相位。

因此，一工作週期校正電路及包含該電路之半導體積體電路裝置可以接收一單一時脈訊號作為輸入，以反轉該時脈訊號至一相反相位，且接著執行工作週期校正作業。故而，該工作週期校正電路不需要於一DLL電路中實施，但可以使用一時脈訊號之方式置放於一區域，亦即，於一資料輸出裝置，從而提供具有更佳之工作比特性改善的一時脈訊號。此外，因為該工作週期校正電路可以減少自一DLL電路傳輸一DLL時脈訊號輸出之傳輸線的佔用面積，故而可以實現一半導體積體電路之高度整合。另外，因為該工作週期校正電路可以於一傳輸線中降低電流消耗，所以可以實現低度功率消耗。

部分實施例已如上述敘述而說明，然應理解的是該等實施例僅以例示之方式進行描述。因此，所述之裝置及方法不應為所述之實施例所限制。確切而言，所述之裝置及方法在結合上述說明及圖式說明時，應以申請專利範圍為準。

1．．．半導體積體電路裝置

10．．．DLL電路區塊

20．．．傳輸線

30．．．工作週期校正電路區塊

310．．．分相器

320．．．第一時脈延遲單元

322．．．第一延遲單元

324．．．第二延遲單元

326．．．相位混成單元

3262．．．第一驅動單元

3264．．．第二驅動單元

3266．．．緩衝單元

330．．．第二時脈延遲單元

340．．．工作比校正單元

341．．．上升脈波產生單元

342．．．下降脈波產生單元

343．．．上升時脈產生單元

344．．．下降時脈產生單元

345．．．上升閂鎖單元

346．．．下降閂鎖單元

350．．．工作週期偵測單元

360．．．控制訊號產生單元

370．．．時脈延遲單元

380．．．延遲控制單元

40．．．資料輸出電路區塊

CIV1＜1＞．．．第一控制反相器＜1＞

CIV1＜2＞．．．第一控制反相器＜2＞

CIV1＜n＞．．．第一控制反相器＜n＞

CIV2＜1＞．．．第二控制反相器＜1＞

CIV2＜2＞．．．第二控制反相器＜2＞

CIV2＜n＞．．．第二控制反相器＜n＞

clk_ext．．．外部時脈訊號

clk_dll．．．DLL時脈訊號

ctrl＜1:n＞．．．控制訊號＜1:n＞

ctrl＜1＞．．．控制訊號＜1＞

ctrl＜2＞．．．控制訊號＜2＞

ctrl＜n＞．．．控制訊號＜n＞

det．．．偵測訊號

dly1．．．第一延遲訊號

dly2．．．第二延遲訊號

DRV1．．．第一驅動器

DRV2．．．第二驅動器

fclk．．．下降時脈訊號

fclkd．．．延遲的下降時脈訊號

fclk_crt．．．校正下降時脈訊號

fclk_drv．．．下降驅動時脈訊號

fpls．．．下降脈波訊號

IV1＜1＞．．．第一反相器＜1＞

IV1＜2＞．．．第一反相器＜2＞

IV1＜n＞．．．第一反相器＜n＞

IV2＜1＞．．．第二反相器＜1＞

IV2＜2＞．．．第二反相器＜2＞

IV2＜n＞．．．第二反相器＜n＞

IV3．．．第三反相器

IV4．．．第四反相器

IV5．．．第五反相器

IV6．．．第六反相器

IV7．．．第七反相器

IV8．．．第八反相器

IV9．．．第九反相器

IV10．．．第十反相器

IV11．．．第十一反相器

IV12．．．第十二反相器

IV13．．．第十三反相器

N1．．．第一節點

ND1．．．第一NAND閘

ND2．．．第二NAND閘

N2．．．第二節點

N3．．．第三節點

rclk．．．上升時脈訊號

rclkd．．．延遲的上升時脈訊號

rclk_crt．．．校正上升時脈訊號

rclk_drv．．．上升驅動時脈訊號

rpls．．．上升脈波訊號

rst．．．重置訊號

TR1‧‧‧第一電晶體

TR2‧‧‧第二電晶體

TR3‧‧‧第三電晶體

TR4‧‧‧第四電晶體

TR5‧‧‧第五電晶體

TR6‧‧‧第六電晶體

TR7‧‧‧第七電晶體

TR8‧‧‧第八電晶體

VDD‧‧‧外部供應電壓

VSS‧‧‧接地電壓

第一圖係為依據本發明一實施例之半導體積體電路裝置的區塊示意圖。

第二圖係為第一圖之裝置中的工作週期校正電路區塊的區塊示意圖。

第三圖係為第二圖之區塊中的第一時脈延遲單元之電路圖。

第四圖係為第二圖之區塊中的工作比校正單元之電路圖。

第五圖係為第二圖之區塊中的作業時序圖。

1．．．半導體積體電路裝置

10．．．DLL電路區塊

20．．．傳輸線

30．．．工作週期校正電路區塊

40．．．資料輸出電路區塊

clk_dll．．．DLL時脈訊號

clk_ext．．．外部時脈訊號

rclk_crt．．．校正上升時脈訊號

fclk_crt．．．校正下降時脈訊號

Claims (28)

1. 一工作週期校正電路，包括有：一分相器，其係配置用於控制一DLL時脈訊號之一相位，而產生一上升時脈訊號及一下降時脈訊號；一時脈延遲單元，其係配置用於依據複數個控制訊號變化而分別延遲該上升時脈訊號及該下降時脈訊號，以產生一延遲的上升時脈訊號及一延遲的下降時脈訊號；一工作比校正單元，其係配置用於產生一校正上升時脈訊號及一校正下降時脈訊號，該校正上升時脈訊號及該校正下降時脈訊號係反應該延遲的上升時脈訊號及該延遲的下降時脈訊號之一邊緣時序而觸發；及一延遲控制單元，其係配置用於偵測該校正上升時脈訊號及該校正下降時脈訊號之工作週期，而產生該等控制訊號。
2. 如申請專利範圍第1項之工作週期校正電路，其中該DLL時脈訊號係配置用於作為一單一時脈訊號輸出。
3. 如申請專利範圍第2項之工作週期校正電路，其中該分相器係配置以藉由反轉該DLL時脈訊號之相位，而產生該下降時脈訊號，且該上升時脈與該下降時脈具有彼此相反之相位。
4. 如申請專利範圍第1項之工作週期校正電路，其中該分相器係配置以藉由反轉該DLL時脈訊號之相位，而產生該下降時脈訊號，且該上升時脈與該下降時脈具有彼此相反之相位。
5. 如申請專利範圍第1項之工作週期校正電路，其中該等控制訊號係為具有多重位元之複數數位訊號，及該時脈延遲單元係配置用於依據該等控制訊號之複數邏輯值變化而延遲該上升時脈訊號與該下降時脈訊號，以使該延遲的上升時脈訊號與該延遲的下降時脈訊號具有如二分之一個週期之相位差。
6. 如申請專利範圍第5項之工作週期校正電路，其中該時脈延遲單元係包括：一第一時脈延遲單元，其係配置用於反應該等控制訊號而延遲該上升時脈訊號，以產生該延遲的上升時脈訊號；及一第二時脈延遲單元，其係配置用於反應該等控制訊號而延遲該下降時脈訊號，以產生該延遲的下降時脈訊號。
7. 如申請專利範圍第6項之工作週期校正電路，其中該第一時脈延遲單元係包括：一第一延遲單元，其係配置用於藉由如一第一時間而延遲該上升時脈訊號，以產生一第一延遲訊號；一第二延遲單元，其係配置用於藉由如短於該第一時間之一第二時間而延遲該上升時脈訊號，以產生一第二延遲訊號；及一相位混成單元，其係配置用於反應該等控制訊號而混成該第一延遲訊號之一相位及該第二延遲訊號之一相位，以產生該延遲的上升時脈訊號。
8. 如申請專利範圍第7項之工作週期校正電路，其中該相位混成單元係包括： 一第一節點；一第一驅動單元，其係配置用於反應該等控制訊號而驅動該第一延遲訊號，以傳輸該第一延遲訊號至該第一節點；一第二驅動單元，其係配置用於反應該等控制訊號而驅動該第二延遲訊號，以傳輸該第二延遲訊號至該第一節點；及一緩衝單元，其係配置用於緩衝傳輸至該第一節點之複數訊號，以輸出該延遲的上升時脈訊號。
9. 如申請專利範圍第6項之工作週期校正電路，其中該第二時脈延遲單元係包括：一第一延遲單元，其係配置用於藉由如一第一時間而延遲該下降時脈訊號，以產生一第一延遲訊號；一第二延遲單元，其係配置用於藉由如短於該第一時間之一第二時間而延遲該下降時脈訊號，以產生一第二延遲訊號；及一相位混成單元，其係配置用於反應該等控制訊號而混成該第一延遲訊號之一相位及該第二延遲訊號之一相位，以產生該延遲的下降時脈訊號。
10. 如申請專利範圍第9項之工作週期校正電路，其中該相位混成單元係包括：一第一節點；一第一驅動單元，其係配置用於反應該等控制訊號而驅動該第一延遲訊號，以傳輸該第一延遲訊號至該第一節點； 一第二驅動單元，其係配置用於反應該等控制訊號而驅動該第二延遲訊號，以傳輸該第二延遲訊號至該第一節點；及一緩衝單元，其係配置用於緩衝傳輸至該第一節點之複數訊號，以輸出該延遲的下降時脈訊號。
11. 如申請專利範圍第1項之工作週期校正電路，其中該工作比校正單元係配置用於產生該校正上升時脈訊號及該校正下降時脈訊號，該校正上升時脈訊號及該校正下降時脈訊號係在該延遲的上升時脈訊號及該延遲的下降時脈訊號之每個上升邊緣時間觸發為彼此相對之相位。
12. 如申請專利範圍第11項之工作週期校正電路，其中該工作比校正單元係包括：一上升脈波產生單元，其係配置用於產生一上升脈波訊號，該上升脈波訊號係為在該延遲的上升時脈訊號之每個上升邊緣，以一脈波形式格式產生；一下降脈波產生單元，其係配置用於產生一下降脈波訊號，該下降脈波訊號係為在該延遲的下降時脈訊號之每個上升邊緣，以一脈波形式格式產生；一上升時脈產生單元，其係配置用於產生一上升驅動時脈訊號，其係反應該上升脈波訊號及該下降脈波訊號而觸發；一下降時脈產生單元，其係配置用於產生一下降驅動時脈訊號，其係反應該上升脈波訊號及該下降脈波訊號而觸發； 一上升閂鎖單元，其係配置用於反應一重置訊號而閂鎖及驅動該上升驅動時脈訊號，以產生該校正上升時脈訊號；及一下降閂鎖單元，其係配置用於反應該重置訊號而閂鎖及驅動該下降驅動時脈訊號，以產生該校正下降時脈訊號。
13. 如申請專利範圍第1項之工作週期校正電路，其中該延遲控制單元係包括：一工作週期偵測單元，其係配置用於偵測該校正上升時脈訊號及該校正下降時脈訊號之複數工作週期，而產生一偵測訊號；及一控制訊號產生單元，其係配置用於反應該偵測訊號而產生該等控制訊號。
14. 如申請專利範圍第13項之工作週期校正電路，其中該控制訊號產生單元係配置用於輸出複數數位訊號，該等數位訊號係具有如同該等控制訊號之多重位元，其中具有一第一邏輯值之複數訊號的數量，係反應該偵測訊號而增加或減少。
15. 一半導體積體電路裝置，其係包括：一延遲閉鎖迴路電路區塊，其係配置用於產生具有較一外部時脈訊號之相位快一預定時間之相位的一DLL時脈訊號；一傳輸線，其係配置用於傳輸該DLL時脈訊號；一工作週期校正電路區塊，其係配置用於校正透過該 傳輸線傳輸之該DLL時脈訊號的一工作週期，以產生一校正上升時脈訊號及一校正下降時脈訊號；及一資料輸出電路區塊，其係配置用於藉由使用該校正上升時脈訊號及該校正下降時脈訊號，以執行一資料輸出作業，其中該工作週期校正電路藉由接收該DLL時脈訊號而產生一上升時脈訊號及一下降時脈訊號、藉由偵測該校正上升時脈訊號與該校正下降時脈訊號的工作週期而產生複數個控制訊號、依據該等控制訊號變化而分別延遲該上升時脈訊號及該下降時脈訊號，以及反應延遲的該上升時脈訊號及延遲的該下降時脈訊號而產生該校正上升時脈訊號及該校正下降時脈訊號。
16. 如申請專利範圍第15項之半導體積體電路裝置，其中該DLL(延遲閉鎖迴路)電路區塊係配置用於將該DLL時脈訊號作為一單一時脈訊號輸出。
17. 如申請專利範圍第16項之半導體積體電路裝置，其中該工作週期校正電路區塊係配置用於控制透過該傳輸線傳輸之該DLL時脈訊號的一相位，而產生該上升時脈訊號及該下降時脈訊號。
18. 如申請專利範圍第17項之半導體積體電路裝置，其中該工作週期校正電路區塊係配置用於在該上升時脈訊號及該下降時脈訊號執行一工作週期校正作業，而產生該校正上升時脈訊號及該校正下降時脈訊號。
19. 如申請專利範圍第18項之半導體積體電路裝置，其中該工 作週期校正電路係包括：一分相器，其係配置用於控制該DLL時脈訊號之相位，以產生該上升時脈訊號及該下降時脈訊號；一時脈延遲單元，其係配置用於反應該等控制訊號而延遲該上升時脈訊號及該下降時脈訊號，以產生一延遲的上升時脈訊號及一延遲的下降時脈訊號；一工作比校正單元，其係配置用於產生該校正上升時脈訊號及該校正下降時脈訊號，該校正上升時脈訊號及該校正下降時脈訊號係依據該延遲的上升時脈訊號及該延遲的下降時脈訊號而觸發；及一延遲控制單元，其係配置用於偵測該校正上升時脈訊號及該校正下降時脈訊號之工作週期，以產生該等控制訊號。
20. 如申請專利範圍第19項之半導體積體電路裝置，其中該等控制訊號係以具有多重位元之複數數位訊號配置而實施。
21. 如申請專利範圍第20項之半導體積體電路裝置，其中該時脈延遲單元係配置用於依據該等控制訊號之複數邏輯值變化而延遲該上升時脈訊號及該下降時脈訊號，以使該延遲的上升時脈訊號及該延遲的下降時脈訊號具有如二分之一個週期之相位差。
22. 如申請專利範圍第21項之半導體積體電路裝置，其中該時脈延遲單元係包括：一第一時脈延遲單元，其係配置用於反應該等控制訊號而延遲該上升時脈訊號，以產生該延遲的上升時脈訊 號；及一第二時脈延遲單元，其係配置用於反應該等控制訊號而延遲該下降時脈訊號，以產生該延遲的下降時脈訊號。
23. 如申請專利範圍第22項之半導體積體電路裝置，其中該第一時脈延遲單元係包括：一第一延遲單元，其係配置用於藉由如一第一時間而延遲該上升時脈訊號，以產生一第一延遲訊號；一第二延遲單元，其係配置用於藉由如短於該第一時間之一第二時間而延遲該上升時脈訊號，以產生一第二延遲訊號；及一相位混成單元，其係配置用於反應該等控制訊號而混成該第一延遲訊號之一相位及該第二延遲訊號之一相位，以產生該延遲的上升時脈訊號。
24. 如申請專利範圍第22項之半導體積體電路裝置，其中該第二時脈延遲單元係包括：一第一延遲單元，其係配置用於藉由如一第一時間而延遲該下降時脈訊號，以產生一第一延遲訊號；一第二延遲單元，其係配置用於藉由如短於該第一時間之一第二時間而延遲該下降時脈訊號，以產生一第二延遲訊號；及一相位混成單元，其係配置用於反應該等控制訊號而混成該第一延遲訊號之一相位及該第二延遲訊號之一相位，以產生該延遲的下降時脈訊號。
25. 如申請專利範圍第24項之半導體積體電路裝置，其中該工 作比校正單元係配置用於產生該校正上升時脈訊號及該校正下降時脈訊號，該校正上升時脈訊號及該校正下降時脈訊號係在該延遲的上升時脈訊號及該延遲的下降時脈訊號之每個上升邊緣時間觸發為彼此相對之相位。
26. 如申請專利範圍第25項之半導體積體電路裝置，其中該工作比校正單元係包括：一上升脈波產生單元，其係配置用於產生一上升脈波訊號，該上升脈訊號係為在該延遲的上升時脈訊號之每個上升邊緣，以一脈波形式格式產生；一下降脈波產生單元，其係配置用於產生一下降脈波訊號，該下降脈波訊號係為在該延遲的下降時脈訊號之每個上升邊緣，以一脈波形式格式產生；一上升時脈產生單元，其係配置用於產生一上升驅動時脈訊號，其係反應該上升脈波訊號及該下降脈波訊號而觸發；一下降時脈產生單元，其係配置用於產生一下降驅動時脈訊號，其係反應該上升脈波訊號及該下降脈波訊號而觸發；一上升閂鎖單元，其係配置用於反應一重置訊號而閂鎖及驅動該上升驅動時脈訊號，以產生該校正上升時脈訊號；及一下降閂鎖單元，其係配置用於反應該重置訊號而閂鎖及驅動該下降驅動時脈訊號，以產生該校正下降時脈訊號。
27. 如申請專利範圍第26項之半導體積體電路裝置，其中該延 遲控制單元係配置用於偵測該校正上升時脈訊號及該校正下降時脈訊號之工作週期，而產生一偵測訊號。
28. 如申請專利範圍第26項之半導體積體電路裝置，其中該延遲控制單元係配置用於輸出複數數位訊號，該等數位訊號係具有如同該等控制訊號之多重位元，其中具有一第一邏輯值之複數訊號之數量，係反應該偵測訊號而增加或減少。