TWI704442B - 實施精確佔空比控制的雙資料速率電路和資料產生方法 - Google Patents

實施精確佔空比控制的雙資料速率電路和資料產生方法 Download PDF

Info

Publication number
TWI704442B
TWI704442B TW108120288A TW108120288A TWI704442B TW I704442 B TWI704442 B TW I704442B TW 108120288 A TW108120288 A TW 108120288A TW 108120288 A TW108120288 A TW 108120288A TW I704442 B TWI704442 B TW I704442B
Authority
TW
Taiwan
Prior art keywords
clock signals
edge
clock signal
clock
multiphase
Prior art date
Application number
TW108120288A
Other languages
English (en)
Other versions
TW202042001A (zh
Inventor
大植 宋
宰亨 金
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI704442B publication Critical patent/TWI704442B/zh
Publication of TW202042001A publication Critical patent/TW202042001A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Pulse Circuits (AREA)

Abstract

一種雙資料速率電路包含：時脈產生器、時脈分頻器和多工器。該時脈產生器被用於接收源時脈訊號以產生一對互補時脈訊號。該時脈分頻器被耦接於該時脈產生器，並且被用於僅使用該對互補時脈訊號的單緣轉換來產生四個多相時脈訊號。該四個多相時脈訊號依續異相90°。該多工器被耦接於該時脈分頻器，並且被用於通過分別在該四個多相時脈訊號中的兩個多相時脈訊號的第一邊緣轉換和第二邊緣轉換時順序地選擇和取消選擇該多個資料位元中的每個資料位元並且輸出每個選定的資料位元作為輸出資料流，來將多個資料位元分時多工到該輸出資料流中。

Description

實施精確佔空比控制的雙資料速率電路和資料產生方法
本發明涉及高速資料處理，並且具體涉及實施精確佔空比控制的雙資料速率電路和資料產生方法。
雙資料速率（double data rate，DDR）系統在時脈訊號的上升緣和下降緣都傳輸資料。因此，來自DDR電路的輸出資料與時脈訊號的上升緣和下降緣對齊，並且因此，時脈訊號的佔空比對輸出資料的資料視窗具有直接影響，並且50%佔空比、低抖動的時脈對於優化輸出資料的計時性能是至關重要的。
在常規技術中，由於用於選擇輸出資料的不平衡的上拉和下拉驅動強度，常規DDR電路常常遭受輸出資料的不良佔空比。
因此，出現了對於實施精確佔空比控制的雙資料速率電路和資料產生方法的需求，以滿足計時要求、減少資料偏斜、降低錯誤率並且增強系統性能。
在本發明的一個實施例中，提供了一種雙資料速率電路，其包含：時脈產生器、時脈分頻器和多工器。該時脈產生器被用於接收源時脈訊號以產生一對互補時脈訊號。該時脈分頻器被耦接於該時脈產生器，並且被用於僅使用該對互補時脈訊號的單緣轉換來產生四個多相時脈訊號。該四個多相時脈訊號依續異相90°。該多工器被耦接於該時脈分頻器，並且被用於通過分別在該四個多相時脈訊號中的兩個多相時脈訊號的第一邊緣轉換和第二邊緣轉換時順序地選擇和取消選擇多個資料位元中的每個資料位元並且輸出每個選定的資料位元作為輸出資料流，來將該多個資料位元分時多工到該輸出資料流中。
在本發明的另一實施例中，公開了一種由雙資料速率電路採用的資料產生方法，該雙資料速率電路包含時脈產生器、時脈分頻器和多工器。該資料產生方法包含：該時脈產生器接收源時脈訊號以產生一對互補時脈訊號；該時脈分頻器僅使用該對互補時脈訊號的單緣轉換來產生四個多相時脈訊號，該四個多相時脈訊號彼此異相90°；並且該多工器通過分別在該四個多相時脈訊號中的兩個多相時脈訊號的第一邊緣轉換和第二邊緣轉換時順序地選擇和取消選擇多個資料位元中的每個資料位元並且輸出每個選定的資料位元作為輸出資料流，來將該多個資料位元分時多工到該輸出資料流中。
第1圖是根據本發明的實施例的雙資料速率（DDR）電路1的方塊圖，雙資料速率電路1包含時脈產生器10、時脈分頻器12和多工器14。時脈產生器10被耦接於時脈分頻器12，並且然後被耦接於多工器14。雙資料速率電路1可以從基頻電路接收4個資料位元Dr0、Df0、Dr1、Df1，並且從外部時脈源接收源時脈訊號CKs，並且將資料位元Dr0、Df0、Dr1、Df1以源時脈訊號CKs的兩倍時脈速率分時多工到一個資料流DQ中。具體地，對資料位元Dr0、Df0、Dr1、Df1中的每個資料位元的分時多工的開始和結束分別由等量的訊號邊緣來控制，由此減少或消除在分時多工的開始與結束之間由於不平衡的上拉和下拉驅動強度和/或過程變化而引起的計時不匹配。雙資料速率電路1可將輸出資料流DQ傳輸到DDR記憶體的DDR記憶體控制器。該外部時脈源可以是雙資料速率電路1外部的時脈產生器，並且可以是晶體振盪器電路。
更具體地，時脈產生器10可以接收源時脈訊號CKs以產生一對互補時脈訊號CK、CKc。互補時脈訊號CK、CKc相對於彼此具有大約180°的相位差，並且相對於源時脈訊號CKs具有實質上相等的計時延遲。特別地，時脈產生器10可以採用串聯耦接的偶數個反相器來產生互補時脈訊號CK，並且採用串聯耦接的奇數個反相器來產生互補時脈訊號CKc。偶數個反相器扇出（fan-out）的總和以及奇數個反相器扇出的總和實質上相同，以確保互補時脈訊號CK、CKc的延遲實質上相同。
時脈分頻器12可以僅使用互補時脈訊號CK、CKc的單緣轉換來產生四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1。四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1依續異相90°。單緣轉換可以是互補時脈訊號CK、CKc的上升緣或下降緣。
多工器14可以通過分別在四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的兩個多相時脈訊號的第一邊緣轉換和第二邊緣轉換時依序地選擇和取消選擇資料位元Dr0、Df0、Dr1、Df1中的每個資料位元並且將每個選定的資料位元作為輸出資料流DQ輸出，來將資料位元Dr0、Df0、Dr1、Df1分時多工到輸出資料流DQ中。例如，多工器14可以在四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第一多相時脈訊號CKsel_L0的第一邊緣轉換時選擇資料位元Dr0、Df0、Dr1、Df1中的第一資料位元Dr0作為輸出資料流DQ，並且在四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第二多相時脈訊號CKsel_L1的第二邊緣轉換時取消選擇資料位元Dr0、Df0、Dr1、Df1中的第一資料位元Dr0作為輸出資料流DQ。第一多相時脈訊號CKsel_L0和第二多相時脈訊號CKsel_L1異相90°。該第一邊緣轉換和該第二邊緣轉換可以是相反的時脈邊緣。例如，該第一邊緣轉換可以是上升緣，而該第二邊緣轉換可以是下降緣。可以使用多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的兩個多相時脈訊號的其他組合，基於相同的原理來選擇和/或取消選擇其他三個資料位元Df0、Dr1、Df1，其中，兩個多相時脈訊號也是異相90°的。
第2圖是DDR電路1的時序圖，其包含：源時脈訊號CKs；互補時脈訊號CK、CKc；多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1；以及輸出資料流DQ。源時脈訊號CKs用於產生具有實質上相同延遲的一對互補時脈訊號CK、CKc。接下來，互補時脈訊號CK被用於使用互補時脈訊號CK的上升緣來產生多相時脈訊號CKsel_L1、CKsel_U1，並且同樣地，互補時脈訊號CKc被用於使用互補時脈訊號CKc的上升緣來產生多相時脈訊號CKsel_L0、CKsel_U0。由於僅使用上升緣，因此減小或最小化了在多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的任意兩個多相時脈訊號之間的時脈偏移。然後，多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1被用於分時多工該資料位元Dr0、Df0、Dr1、Df1。具體地，可以從四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中選擇四對多相時脈訊號，以將資料位元Dr0、Df0、Dr1、Df1分別組合到輸出資料流DQ中，並且每對多相時脈訊號異相90°。例如，當一對多相時脈訊號CKsel_L0、CKsel_L1都處於“高”邏輯狀態時，可以選擇資料位元Dr0作為輸出資料流DQ的輸出資料位元Q0；否則，可以取消選擇資料位元Dr0。因此，對資料位元Dr0的選擇由多相時脈訊號CKsel_L1的上升緣觸發，並且對資料位元Dr0的取消選擇由多相時脈訊號CKsel_L0的下降緣觸發。以相同的方式，可以依序地選擇資料位元Df0、Dr1、Df1作為輸出資料流DQ的輸出資料位元Q1、Q2、Q3。
因此，在輸出資料流DQ中的輸出資料位元的開始依賴於在四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第一多相時脈訊號的一個上升緣，而在輸出資料流DQ中的輸出資料位元的結束依賴於在四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第二多相時脈訊號的一個下降緣，並且因此，該輸出資料位元的開始和結束由實質上相等的驅動強度來驅動，並且能夠減少或消除在開始與結束延遲之間的任何計時變化以及由於過程變化而引起的任何不匹配，由此產生具有增強的佔空比控制的輸出資料流DQ。
雙資料速率電路1採用匹配的電路部件來將輸出資料流DQ的佔空比進一步控制為大約50％。更具體地，時脈產生器10、時脈分頻器12和多工器14都採用匹配的結構，並且將在下文詳細說明。
第3圖是第1圖中的時脈產生器10的方塊圖。時脈產生器10包含反相器300、302、320、322、324。反相器300、302被串聯耦接以形成第一時脈路徑，並且接收源時脈訊號CKs以產生互補時脈訊號CK。類似地，反相器320、322、324被串聯耦接以形成第二時脈路徑，並且接收源時脈訊號CKs以產生互補時脈訊號CKc。反相器300的扇出等於反相器320和322的扇出的總和，並且能夠由等式Eq(1)表示。
FO(反相器300) = FO(反相器320)+ FO(反相器322)     Eq(1)
其中，FO()是反相器的扇出。
由於該第一時脈路徑和該第二時脈路徑上的反相器的扇出的總和是匹配的，因此互補時脈訊號CK、CKc的延遲實質上相等。該電路配置顯著的降低甚至完全消除了時脈偏移，同時在互補時脈訊號CK、CKc之間提供180°的相位差。
第4圖是第1圖中的時脈分頻器12的方塊圖。時脈分頻器12包含第一對交叉耦接的正反器（flip-flop）和第二對交叉耦接的正反器。該第一對交叉耦接的正反器包含正反器40a和正反器40b，其彼此交叉耦接並且接收互補時脈訊號CK以通過在互補時脈訊號CK的每個上升緣時切換多相時脈訊號CKsel_L1、CKsel_U1來產生多相時脈訊號CKsel_L1、CKsel_U1。類似地，該第二對交叉耦接的正反器包含正反器40c和正反器40d，其彼此交叉耦接並且接收互補時脈訊號CKc以通過在互補時脈訊號CKc的每個上升緣時切換多相時脈訊號CKsel_L0、CKsel_U0來產生多相時脈訊號CKsel_L0、CKsel_U0。多相時脈訊號CKsel_L1、CKsel_U1的相位相反，並且多相時脈訊號CKsel_L0、CKsel_U0的相位相反。
第5圖是第1圖中的多工器14的方塊圖。多工器14包含四個3輸入NAND閘50a至50d以及與該四個3輸入NAND閘耦接的4輸入NAND閘52。四個3輸入NAND閘50a至50d中的每個輸入NAND閘用以接收資料位元Dr0、Df0、Dr1、Df1中的一個資料位元以及四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的兩個多相時脈訊號，在兩個接收到的多相時脈訊號中的一個多相時脈訊號的第一邊緣轉換時開始輸出接收到的資料位元，並且在兩個接收到的多相時脈訊號中的另一個多相時脈訊號的第二邊緣轉換時停止輸出接收到的資料位元。兩個接收到的多相時脈訊號異相90°。例如，3輸入NAND閘50b可以接收資料位元Df0和多相時脈訊號CKsel_L1、CKsel_U0；在多相時脈訊號CKsel_U0的上升緣時，3輸入NAND閘50b可以開始輸出資料位元Df0；並且在多相時脈訊號CKsel_L1的下降緣時，3輸入NAND閘50b可以停止輸出資料位元Df0。相同的操作原理也適用於其他3輸入NAND閘50a、50c、50d。由於接收到的多相時脈訊號異相90°，所以每個資料位元可以在大約四分之一時脈週期的時段內有效，並且可以通過4輸入NAND閘52被組合到輸出資料流DQ中。當不輸出資料位元時，3輸入NAND閘50a至50d可以輸出“高”邏輯狀態。4輸入NAND閘52可以接收來自四個3輸入NAND閘50a至50d的相應的輸出訊號，以產生輸出資料流DQ。因此，3輸入NAND閘50a至50d可以在四分之一時脈週期的時段內依次輸出有效資料位元Dr0、Df0、Dr1、Df1，並且在剩餘時間內輸出“高”邏輯狀態，並且隨後，4輸入NAND閘52可以在任意四分之一時脈週期內僅接收一個有效資料位元和三個“高”邏輯狀態，並且將資料位元Dr0、Df0、Dr1、Df1組合到輸出資料流DQ中。多工器14還可以包含保持器電路，該保持器電路用以在待機模式期間將輸出資料流DQ保持在穩定狀態。
此外，3輸入NAND閘50a至50d以及4輸入NAND閘52可以以匹配的結構來實施，如在第6圖和第7圖中所示的，以補償由於輸入連接而引起的輸出回應速度的差異。在第6圖中，3輸入NAND閘50的輸入訊號A、B、C在上拉路徑和下拉路徑中匹配。3輸入NAND閘50包含3個P型金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）Q600至Q604以及9個N型MOSFET Q606至Q622。3個P型MOSFET Q600至Q604係並聯，並且每個P型MOSFET接收相應的輸入訊號A、B或C。9個N型MOSFET Q606至Q622被分為3個並聯的群組。每組N型MOSFET包含串聯耦接的3個N型MOSFET，並且分別被稱為頂部N型MOSFET、中間N型MOSFET和底部N型MOSFET。3組N型MOSFET可以以匹配的方式接收輸入訊號A、B和C，或者輸入訊號A、B和C中的每個輸入訊號可以被輸入到不同組的N型MOSFET的頂部N型MOSFET、中間N型MOSFET和底部N型MOSFET。使用匹配的結構，輸出訊號Sout3可以以大致相同的速度回應該輸入訊號A、B和C。類似地，在第7圖中，4輸入NAND閘52包含4個P型MOSFET Q700至Q706以及16個N型MOSFET Q710至Q740。4輸入NAND閘的輸入在上拉路徑和下拉路徑中匹配，使得輸出訊號Sout4可以以大致相同的速度回應該輸入訊號A、B、C和D。
第8圖是由第1圖中的DDR電路1採用的資料產生方法8的流程圖。資料產生方法8包含步驟S800至S804，並且被用於實施針對輸出資料流DQ的精確佔空比控制。任何合理的技術變化或步驟調節都在本公開的範圍之內。步驟S800至S804詳述如下：
步驟S800：      時脈產生器10接收源時脈訊號CKs以產生一對互補時脈訊號CK、CKc；
步驟S802：時脈分頻器12僅使用互補時脈訊號CK、CKc的單緣轉換來產生四個多相時脈訊號CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1；
步驟S804：多工器14通過分別在四個多相時脈訊號中的兩個多相時脈訊號的第一邊緣轉換和第二邊緣轉換時依序地選擇和取消選擇多個資料位元中的每個資料位元並且輸出每個選定的資料位元作為輸出資料流，來將多個資料位元分時多工到輸出資料流中。
在前文的段落中詳細解釋了步驟S800至S804，並且為簡潔起見，省略了對其的描述。
第9圖和第10圖分別示出了對第1圖中的DDR電路1和常規記憶體控制器兩者的模擬。能夠看到，本發明中的DDR電路1可以產生47.5％的佔空比，而先前記憶體控制器產生36.4％的佔空比。
因此，DDR電路1和資料產生方法8能夠產生增強的佔空比控制，由此滿足時序要求、減少資料偏移、降低錯誤率並且增強系統性能。 以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:雙資料速率電路 10:時脈產生器 12:時脈分頻器 14:多工器 300、302、320、322、324:反相器 40a至40d:正反器 50a至50d、52:NAND閘 CK、CKc:互補時脈訊號 CKs:源時脈訊號 CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1:多相時脈訊號 Dr0、Df0、Dr1、Df1:資料位元 DQ:輸出資料流 Q0至Q7:輸出資料位元 Q600至Q604:P型金屬氧化物半導體場效應電晶體 Q606至Q622:N型金屬氧化物半導體場效應電晶體 Q700至Q706:P型金屬氧化物半導體場效應電晶體 Q710至Q740:N型金屬氧化物半導體場效應電晶體 Sout3:輸出訊號 Sout4:輸出訊號 8:資料產生方法 S800至S804:步驟
第1圖是根據本發明的實施例的雙資料速率電路的方塊圖。 第2圖是第1圖中的DDR電路的時序圖。 第3圖是第1圖中的時脈產生器的方塊圖。 第4圖是第1圖中的時脈分頻器的方塊圖。 第5圖是第1圖中的多工器的方塊圖。 第6圖和第7圖分別是形成第5圖之多工器的3個匹配之輸入NAND閘和4個匹配之輸入NAND閘的示意圖。 第8圖是由第1圖中的雙資料速率電路採用的資料產生方法的流程圖。 第9圖和第10圖分別示出了對第1圖中的DDR電路和常規記憶體控制器兩者的模擬。
CK、CKc:互補時脈訊號
CKs:源時脈訊號
CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1:多相時脈訊號
DQ:輸出資料流
Q0至Q7:輸出資料位元

Claims (18)

  1. 一種雙資料速率電路，包含： 一時脈產生器，用以接收一源時脈訊號以產生一對互補時脈訊號； 一時脈分頻器，耦接於該時脈產生器，用以僅使用該對互補時脈訊號的單緣轉換來產生四個多相時脈訊號，該四個多相時脈訊號依續異相90°；及 一多工器，耦接於該時脈分頻器，用以通過分別在該四個多相時脈訊號中的兩個多相時脈訊號的第一邊緣轉換和第二邊緣轉換時順序地選擇和取消選擇多個資料位元中的每個資料位元並且輸出每個選定的資料位元作為一輸出資料流，來將該多個資料位元分時多工到該輸出資料流中。
  2. 如請求項1所述之電路，其中： 該多工器在該四個多相時脈訊號中的一第一多相時脈訊號的該第一邊緣轉換時選擇該多個資料位元中的一第一資料位元作為該輸出資料流，並且在該四個多相時脈訊號中的一第二多相時脈訊號的該第二邊緣轉換時取消選擇該多個資料位元中的該第一資料位元作為該輸出資料流；及 該第一多相時脈訊號和該第二多相時脈訊號異相90°。
  3. 如請求項1所述之電路，其中，該第一邊緣轉換和該第二邊緣轉換是相反的時脈邊緣。
  4. 如請求項1所述之電路，其中，該第一邊緣轉換是一上升緣，並且該第二邊緣轉換是一下降緣。
  5. 如請求項1所述之電路，其中： 該多工器包含四個3輸入NAND閘以及與該四個3輸入NAND閘耦接的一個4輸入NAND閘； 該四個3輸入NAND閘中的每個3輸入NAND閘接收四個多個資料位元中的一個資料位元以及該四個多相時脈訊號中的兩個多相時脈訊號，在兩個接收到的多相時脈訊號中的一個多相時脈訊號的該第一邊緣轉換時開始輸出接收到的資料位元，並且在該兩個接收到的多相時脈訊號中的另一個多相時脈訊號的該第二邊緣轉換時停止輸出該接收到的資料位元，該兩個接收到的多相時脈訊號異相90°；及 該4輸入NAND閘接收來自該四個3輸入NAND閘的相應的輸出訊號以產生該輸出資料流。
  6. 如請求項5所述之電路，其中，該3輸入NAND閘的輸入在上拉路徑和下拉路徑中匹配，並且該4輸入NAND閘的輸入在上拉路徑和下拉路徑中匹配。
  7. 如請求項1所述之電路，其中，該時脈產生器包含： 偶數個串聯耦接的反相器，其用於產生該互補時脈訊號中的一個互補時脈訊號； 奇數個串聯耦接的反相器，其用於產生該互補時脈訊號中的另一個互補時脈訊號；及 該偶數個反相器扇出的一總和等於該奇數個反相器扇出的一總和。
  8. 如請求項1所述之電路，其中，該時脈分頻器包含： 一第一對交叉耦接的正反器，用以接收該互補時脈訊號中的一個互補時脈訊號，以產生該四個多相時脈訊號中的相位相反的兩個多相時脈訊號；及 一第二對交叉耦接的正反器，用以接收該互補時脈訊號中的另一個互補時脈訊號，以產生該四個多相時脈訊號中的相位相反的另外兩個多相時脈訊號。
  9. 如請求項1所述之電路，其中，該多工器還包含一保持器電路，用以在一待機模式期間將該輸出資料流保持在一穩定狀態。
  10. 一種由一雙資料速率電路採用的資料產生方法，該雙資料速率電路包含一時脈產生器、一時脈分頻器和一多工器，該資料產生方法包含： 該時脈產生器接收一源時脈訊號以產生一對互補時脈訊號； 該時脈分頻器僅使用該對互補時脈訊號的單緣轉換來產生四個多相時脈訊號，該四個多相時脈訊號彼此異相90°；及 該多工器通過分別在該四個多相時脈訊號中的兩個多相時脈訊號的一第一邊緣轉換和一第二邊緣轉換時順序地選擇和取消選擇多個資料位元中的每個資料位元並且輸出每個選定的資料位元作為一輸出資料流，來將該多個資料位元分時多工到該輸出資料流中。
  11. 如請求項10所述之方法，還包含： 該多工器在該四個多相時脈訊號中的一第一多相時脈訊號的該第一邊緣轉換時選擇該多個資料位元中的一第一資料位元作為該輸出資料流；及 該多工器在該四個多相時脈訊號中的一第二多相時脈訊號的該第二邊緣轉換時取消選擇該多個資料位元中的該第一資料位元作為該輸出資料流； 其中，該第一多相時脈訊號和該第二多相時脈訊號異相90°。
  12. 如請求項10所述之方法，其中，該第一邊緣轉換和該第二邊緣轉換是相反的時脈邊緣。
  13. 如請求項10所述之方法，其中，該第一邊緣轉換是一上升緣，並且該第二邊緣轉換是一下降緣。
  14. 如請求項10所述之方法，其中： 該多工器包含四個3輸入NAND閘以及與該四個3輸入NAND閘耦接的一個4輸入NAND閘； 該方法還包含： 該四個3輸入NAND閘中的每個3輸入NAND閘接收四個多個資料位元中的一個資料位元以及該四個多相時脈訊號中的兩個多相時脈訊號，在該兩個接收到的多相時脈訊號中的一個多相時脈訊號的該第一邊緣轉換時開始輸出接收到的資料位元，並且在該兩個接收到的多相時脈訊號中的另一個多相時脈訊號的該第二邊緣轉換時停止輸出該接收到的資料位元，該兩個接收到的多相時脈訊號異相90°；及 該4輸入NAND閘接收來自該四個3輸入NAND閘的相應的輸出訊號以產生該輸出資料流。
  15. 如請求項14所述之方法，其中，該3輸入NAND閘的輸入在上拉路徑和下拉路徑中匹配，並且該4輸入NAND閘的輸入在上拉路徑和下拉路徑中匹配。
  16. 如請求項10所述之方法，其中，該時脈產生器包含： 偶數個串聯耦接的反相器，用於產生該對互補時脈訊號中的一個互補時脈訊號； 奇數個串聯耦接的反相器，用於產生該對互補時脈訊號中的另一個互補時脈訊號；並且 該偶數個反相器扇出的一總和等於該奇數個反相器扇出的一總和。
  17. 如請求項10所述之方法，其中： 該時脈分頻器包含第一對交叉耦接的正反器和第二對交叉耦接的正反器； 該方法還包含： 該第一對交叉耦接的正反器接收該對互補時脈訊號中的一個互補時脈訊號，以產生該四個多相時脈訊號中的相位相反的兩個多相時脈訊號；及 該第二對交叉耦接的正反器接收該對互補時脈訊號中的另一個互補時脈訊號，以產生該四個多相時脈訊號中的相位相反的另外兩個多相時脈訊號。
  18. 如請求項10所述之方法，其中該多工器還包含一保持器電路，該方法還包含：該保持器電路在一待機模式期間將該輸出資料流保持在一穩定狀態。
TW108120288A 2019-05-05 2019-06-12 實施精確佔空比控制的雙資料速率電路和資料產生方法 TWI704442B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/085451 WO2020223844A1 (en) 2019-05-05 2019-05-05 Double data rate circuit and data generation method implementing precise duty cycle control
WOPCT/CN2019/085451 2019-05-05

Publications (2)

Publication Number Publication Date
TWI704442B true TWI704442B (zh) 2020-09-11
TW202042001A TW202042001A (zh) 2020-11-16

Family

ID=68261525

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108120288A TWI704442B (zh) 2019-05-05 2019-06-12 實施精確佔空比控制的雙資料速率電路和資料產生方法

Country Status (7)

Country Link
US (1) US10707851B1 (zh)
EP (2) EP3909047B1 (zh)
JP (2) JP7317981B2 (zh)
KR (2) KR102580172B1 (zh)
CN (2) CN110383380B (zh)
TW (1) TWI704442B (zh)
WO (1) WO2020223844A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022049496A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体集積回路及び受信装置
CN112532321B (zh) * 2020-11-22 2022-04-08 湖北久之洋红外系统股份有限公司 一种便携式激光通信设备的大动态范围数据通信方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724361A (en) * 1996-03-12 1998-03-03 Lsi Logic Corporation High performance n:1 multiplexer with overlap control of multi-phase clocks
CN102025366A (zh) * 2009-09-14 2011-04-20 炬力集成电路设计有限公司 等占空比时钟的分频时钟切换方法及分频器
TWI473113B (zh) * 2008-03-14 2015-02-11 Hynix Semiconductor Inc 工作週期校正電路及包含該電路之半導體積體電路裝置
TW201837911A (zh) * 2016-12-21 2018-10-16 韓商愛思開海力士有限公司 工作周期校正電路及方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734685A (en) * 1996-01-03 1998-03-31 Credence Systems Corporation Clock signal deskewing system
US5712882A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Signal distribution system
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6631144B1 (en) * 1999-12-21 2003-10-07 Intel Corporation Multi-rate transponder system and chip set
JP4609808B2 (ja) * 2001-09-19 2011-01-12 エルピーダメモリ株式会社 半導体集積回路装置及び遅延ロックループ装置
JP3810298B2 (ja) * 2001-10-19 2006-08-16 富士通株式会社 マルチプレクサ回路
JP2003198360A (ja) * 2001-12-28 2003-07-11 Toshiba Corp 半導体集積回路
JP2003283330A (ja) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd ライブラリ、半導体集積回路装置、および半導体集積回路装置の論理作成方法
JP2004173168A (ja) * 2002-11-22 2004-06-17 Fujitsu Ltd マルチプレクサ回路
US6809983B2 (en) * 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
JP4604627B2 (ja) * 2004-09-22 2011-01-05 ソニー株式会社 エンコーダ装置およびデコーダ装置
KR100689832B1 (ko) * 2005-06-21 2007-03-08 삼성전자주식회사 위상 동기 루프 및 방법
US20070177663A1 (en) * 2006-01-31 2007-08-02 Ibm Corporation Data-dependent jitter pre-emphasis for high-speed serial link transmitters
KR100714392B1 (ko) * 2006-02-20 2007-05-08 삼성전자주식회사 병렬 데이터 직렬 변환회로 및 방법
US7423467B1 (en) * 2006-05-30 2008-09-09 National Semiconductor Corporation Circuit for controlling duty cycle distortion
US7734944B2 (en) * 2006-06-27 2010-06-08 International Business Machines Corporation Mechanism for windaging of a double rate driver
KR100763849B1 (ko) * 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
KR100892636B1 (ko) * 2007-04-12 2009-04-09 주식회사 하이닉스반도체 반도체 집적 회로의 클럭 제어 장치 및 방법
US7864084B2 (en) * 2008-04-14 2011-01-04 Seiko Epson Corporation Serializer architecture for serial communications
US8094047B2 (en) * 2009-09-10 2012-01-10 Micron Technology, Inc. Data serializer apparatus and methods
JP5602662B2 (ja) * 2011-03-02 2014-10-08 ルネサスエレクトロニクス株式会社 信号配線システム及びジッタ抑制回路
US8624645B2 (en) * 2011-08-15 2014-01-07 Nanya Technology Corp. Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
JP5684079B2 (ja) * 2011-09-21 2015-03-11 株式会社東芝 半導体記憶装置
KR101905894B1 (ko) * 2012-08-23 2018-10-08 에스케이하이닉스 주식회사 반도체칩 및 반도체시스템
US9343126B2 (en) * 2012-09-12 2016-05-17 Intel Corporation Frequency selection granularity for integrated circuits
WO2014093878A1 (en) * 2012-12-13 2014-06-19 Coherent Logix, Incorporated Automatic selection of on-chip clock in synchronous digital systems
US9674025B2 (en) * 2014-07-01 2017-06-06 International Business Machines Corporation 4-level pulse amplitude modulation transmitter architectures utilizing quadrature clock phases
CN104811193A (zh) * 2015-04-20 2015-07-29 电子科技大学 相位可调的多路时钟信号合成装置
KR102534155B1 (ko) * 2016-05-03 2023-05-19 에스케이하이닉스 주식회사 직렬화기, 이를 포함하는 반도체 장치 및 시스템
CN109155798B (zh) * 2016-05-27 2020-08-25 华为技术有限公司 一种异步fifo电路及时延确定方法
US9912328B1 (en) 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator
KR102625821B1 (ko) * 2016-09-05 2024-01-16 에스케이하이닉스 주식회사 듀티 보정장치 및 이를 포함하는 반도체 장치
CN108038068B (zh) * 2017-11-16 2020-12-18 灿芯创智微电子技术（北京）有限公司 一种基于ddr读数据同步方法及系统
US10249354B1 (en) * 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724361A (en) * 1996-03-12 1998-03-03 Lsi Logic Corporation High performance n:1 multiplexer with overlap control of multi-phase clocks
TWI473113B (zh) * 2008-03-14 2015-02-11 Hynix Semiconductor Inc 工作週期校正電路及包含該電路之半導體積體電路裝置
CN102025366A (zh) * 2009-09-14 2011-04-20 炬力集成电路设计有限公司 等占空比时钟的分频时钟切换方法及分频器
TW201837911A (zh) * 2016-12-21 2018-10-16 韓商愛思開海力士有限公司 工作周期校正電路及方法

Also Published As

Publication number Publication date
KR20210120079A (ko) 2021-10-06
EP3909047B1 (en) 2023-10-04
KR102580172B1 (ko) 2023-09-18
EP3909047A1 (en) 2021-11-17
EP4254804A2 (en) 2023-10-04
CN110383380A (zh) 2019-10-25
KR20230131965A (ko) 2023-09-14
CN111710353B (zh) 2021-06-22
US10707851B1 (en) 2020-07-07
EP4254804A3 (en) 2023-12-13
JP2022523942A (ja) 2022-04-27
JP2023139097A (ja) 2023-10-03
CN111710353A (zh) 2020-09-25
TW202042001A (zh) 2020-11-16
JP7317981B2 (ja) 2023-07-31
EP3909047A4 (en) 2022-09-07
WO2020223844A1 (en) 2020-11-12
CN110383380B (zh) 2020-05-26

Similar Documents

Publication Publication Date Title
TWI679846B (zh) 串行發射器
JP2023139097A (ja) 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法
CA2338114C (en) Single rail domino logic for four-phase clocking scheme
US6828837B2 (en) Low power flip-flop circuit
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
US10128847B2 (en) Apparatuses and methods for level shifting
US6049236A (en) Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies
US9900014B2 (en) Frequency dividing circuit and semiconductor integrated circuit
JP2002055732A (ja) デスキュー回路を有するクロック生成器
JPH0834412B2 (ja) 同期的相補関係タイミング信号発生器
KR100336750B1 (ko) 양방향 지연을 이용한 디엘엘 회로
US7714632B2 (en) Clock control circuit and semiconductor integrated circuit using the same
US6388484B1 (en) Clock control circuit
US8542048B2 (en) Double edge triggered flip flop
US7903475B2 (en) Latch pulse delay control
KR100892685B1 (ko) Ｅａｉｃ 시스템
JP5878936B2 (ja) シフトレジスタ及び択一型シフトレジスタ
US11469747B1 (en) Shift register and electronic device including the same
US4063113A (en) Logic transfer circuit employing MOS transistors
KR20090115013A (ko) 병렬-직렬 변환회로
KR20230146858A (ko) 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치
JPH09214305A (ja) 遅延回路およびパルス発生回路
JPH0260096B2 (zh)