JPH0834412B2 - 同期的相補関係タイミング信号発生器 - Google Patents
同期的相補関係タイミング信号発生器Info
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- JPH0834412B2 JPH0834412B2 JP62024893A JP2489387A JPH0834412B2 JP H0834412 B2 JPH0834412 B2 JP H0834412B2 JP 62024893 A JP62024893 A JP 62024893A JP 2489387 A JP2489387 A JP 2489387A JP H0834412 B2 JPH0834412 B2 JP H0834412B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般にタイミング回路に関し、具体的に
は、タイミング回路を駆動させる基準クロック発振器の
周波数の２倍の周波数の相補関係の同期タイミング信号
の発生に関するものである。
は、タイミング回路を駆動させる基準クロック発振器の
周波数の２倍の周波数の相補関係の同期タイミング信号
の発生に関するものである。
B.従来技術 コンピュータ・システム及び他の比較的複雑な電子回
路では、複雑なタイミング信号を発生することはしばし
ば必要になる。水晶発振器などの基準クロック回路は、
周期がTcの２進クロック信号を発生する。比較的単純な
回路のタイミング制御には、この基準クロック信号自体
で十分だが、複雑な回路では、クロック信号を形態は異
なるが、互いに一定の位相関係を有する数個のタイミン
グ信号に変換する。
路では、複雑なタイミング信号を発生することはしばし
ば必要になる。水晶発振器などの基準クロック回路は、
周期がTcの２進クロック信号を発生する。比較的単純な
回路のタイミング制御には、この基準クロック信号自体
で十分だが、複雑な回路では、クロック信号を形態は異
なるが、互いに一定の位相関係を有する数個のタイミン
グ信号に変換する。
米国特許第3,683,415号明細書においては、基準矩形
波発振器の１つのパルスから各種の位相の制御信号を発
生するマルチプレクサ回路が開示されている。このマル
チプレクサ回路は、複数段の直列接続から成り、各段
は、トランジスタおよびインバータから成る位相シフト
手段から構成されている。各位相シフト段は、交互に、
基準矩形波発振器パルスおよびその補数信号パルスによ
り制御されて、各段の出力端に位相シフトされた制御信
号を発生する。各位相シフト段の出力端には、さらに反
転出力発生用のインバータ（NORゲート）が接続されて
おり、それにより、所定の量だけ位相シフトされた制御
信号およびインバータを経由した反転信号が、各位相シ
フト段の出力として外部利用回路に利用可能になる。各
位相シフト段から利用可能な各制御信号（すなわちタイ
ミング信号）およびその反転信号の間の相対的な位相関
係は、180度の位相差からインバータ遅延量だけ変位し
ている。このような位相ずれのため、制御信号および反
転制御信号が論理的に組み合わされる場合に、その論理
出力信号にグリッチが生じる欠点を有している。
波発振器の１つのパルスから各種の位相の制御信号を発
生するマルチプレクサ回路が開示されている。このマル
チプレクサ回路は、複数段の直列接続から成り、各段
は、トランジスタおよびインバータから成る位相シフト
手段から構成されている。各位相シフト段は、交互に、
基準矩形波発振器パルスおよびその補数信号パルスによ
り制御されて、各段の出力端に位相シフトされた制御信
号を発生する。各位相シフト段の出力端には、さらに反
転出力発生用のインバータ（NORゲート）が接続されて
おり、それにより、所定の量だけ位相シフトされた制御
信号およびインバータを経由した反転信号が、各位相シ
フト段の出力として外部利用回路に利用可能になる。各
位相シフト段から利用可能な各制御信号（すなわちタイ
ミング信号）およびその反転信号の間の相対的な位相関
係は、180度の位相差からインバータ遅延量だけ変位し
ている。このような位相ずれのため、制御信号および反
転制御信号が論理的に組み合わされる場合に、その論理
出力信号にグリッチが生じる欠点を有している。
第５図および第６図を参照しながら従来技術を、さら
に、詳述する。この第５図には、前記米国特許第3,683,
415号明細書中に開示された回路に機能的に類似した４
段クロック発生器が図示されている。この４段クロック
発生器は、各段が直列接続のMOS型トランジスタおよび
インバータから成る位相シフト段の複数段から構成され
ているカウンタを含んでいる。第５図においては、この
カウンタループは、４個のNMOSトランジスタ22、24、2
6、28と、各トランジスタに直列接続された４個のイン
バータ30、32、34、36とを含む。１つおきのトランジス
タ22および26のゲート電極は、線23A上に到来する基準
クロック（単にクロックとも呼ぶ）の真数値クロック信
号CTによって制御され、他方、他の１つおきのトランジ
スタ24および28のゲート電極は、線23B上の補数値クロ
ック信号CCによって制御される。このカウンタへの入力
回路として、先頭シフト段のトランジスタ22への入力信
号の印加およびその極性を制御するためのカウンタ制御
回路38（たとえばNANDゲート38）が設けられている。こ
のカウンタ制御回路38（以下、NANDゲート38とも呼ぶ）
の第１入力には、カウンタの最終シフト段（図では第４
シフト段）の出力がフィード・バックされて供給され、
また、その第２入力には、負のリセット信号▲
▼が供給される。この負のリセット信号を高レベル状
態にスイッチすることにより、カウンタが起動する。
に、詳述する。この第５図には、前記米国特許第3,683,
415号明細書中に開示された回路に機能的に類似した４
段クロック発生器が図示されている。この４段クロック
発生器は、各段が直列接続のMOS型トランジスタおよび
インバータから成る位相シフト段の複数段から構成され
ているカウンタを含んでいる。第５図においては、この
カウンタループは、４個のNMOSトランジスタ22、24、2
6、28と、各トランジスタに直列接続された４個のイン
バータ30、32、34、36とを含む。１つおきのトランジス
タ22および26のゲート電極は、線23A上に到来する基準
クロック（単にクロックとも呼ぶ）の真数値クロック信
号CTによって制御され、他方、他の１つおきのトランジ
スタ24および28のゲート電極は、線23B上の補数値クロ
ック信号CCによって制御される。このカウンタへの入力
回路として、先頭シフト段のトランジスタ22への入力信
号の印加およびその極性を制御するためのカウンタ制御
回路38（たとえばNANDゲート38）が設けられている。こ
のカウンタ制御回路38（以下、NANDゲート38とも呼ぶ）
の第１入力には、カウンタの最終シフト段（図では第４
シフト段）の出力がフィード・バックされて供給され、
また、その第２入力には、負のリセット信号▲
▼が供給される。この負のリセット信号を高レベル状
態にスイッチすることにより、カウンタが起動する。
NANDゲート38は、カウンタ起動時においては、リセッ
ト状態で既にセットされていたカウンタ初期化信号と呼
ばれている予め決められた一定の極性（図では負極性）
の入力信号を先頭シフト段のトランジスタ22に供給して
第１周目の走行動作を開始させる。この第１周目の走行
動作の間、先頭シフト段のインバータ30、第２シフト段
のインバータ32、第３シフト段のインバータ34および第
シフト段のインバータ36の各出力として、予め定めた位
相に従って、真数値の第１位相タイミング信号Ａ、補数
値の第２位相タイミング信号、真数値の第３位相タイ
ミング信号Ｃおよび補数値の第４位相タイミング信号
が順々に発生される。
ト状態で既にセットされていたカウンタ初期化信号と呼
ばれている予め決められた一定の極性（図では負極性）
の入力信号を先頭シフト段のトランジスタ22に供給して
第１周目の走行動作を開始させる。この第１周目の走行
動作の間、先頭シフト段のインバータ30、第２シフト段
のインバータ32、第３シフト段のインバータ34および第
シフト段のインバータ36の各出力として、予め定めた位
相に従って、真数値の第１位相タイミング信号Ａ、補数
値の第２位相タイミング信号、真数値の第３位相タイ
ミング信号Ｃおよび補数値の第４位相タイミング信号
が順々に発生される。
NANDゲート38は、また、カウンタ・ループ走行動作中
（循環動作中）においては、最終シフト段からフィード
・バックされた信号（第１周目では）を反転して先頭
シフト段の入力へ供給するインバータの機能を達成す
る。このインバータ機能のために第２周目（一般的には
愚数周目）のカウンタ走行動作においては、第１周目
（一般的には奇数周目）の走行動作中に得られたタイミ
ング信号A,,C,とは相補関係のタイミング信号,B,
,Dが発生される。カウンタがリセットされない限り、
このプロセスが続行される。これらの各タイミング信号
の各遷移が基準クロック周期の半分の時間間隔で分離さ
れていることは第６図のタイミング図から明らかであ
る。
（循環動作中）においては、最終シフト段からフィード
・バックされた信号（第１周目では）を反転して先頭
シフト段の入力へ供給するインバータの機能を達成す
る。このインバータ機能のために第２周目（一般的には
愚数周目）のカウンタ走行動作においては、第１周目
（一般的には奇数周目）の走行動作中に得られたタイミ
ング信号A,,C,とは相補関係のタイミング信号,B,
,Dが発生される。カウンタがリセットされない限り、
このプロセスが続行される。これらの各タイミング信号
の各遷移が基準クロック周期の半分の時間間隔で分離さ
れていることは第６図のタイミング図から明らかであ
る。
NANDゲート38の第２入力に印加されている高レベル状
態の負のリセット信号を低レベル状態にスイッチするこ
とにより、NANDゲート38のインバータ機能を停止してカ
ウウタをリセットする。２〜３回以上の基準クロック・
サイクルの間、負のリセット信号が低レベル状態に維持
されると、基準クロック信号CT,CCの印加にも拘らず、
カウンタは、その走行動作を完全に停止してリセット状
態になる。このリセット状態では、各シフト段からの出
力は、真数値信号A,Cが低レベルに、そして補数値信号
，が高レベル状態に維持される。カウンタの起動
は、前述のように、負のリセット信号を低レベルから高
レベルへスイッチしてNANDゲート38のインバータ機能を
回復させることにより、達成される。
態の負のリセット信号を低レベル状態にスイッチするこ
とにより、NANDゲート38のインバータ機能を停止してカ
ウウタをリセットする。２〜３回以上の基準クロック・
サイクルの間、負のリセット信号が低レベル状態に維持
されると、基準クロック信号CT,CCの印加にも拘らず、
カウンタは、その走行動作を完全に停止してリセット状
態になる。このリセット状態では、各シフト段からの出
力は、真数値信号A,Cが低レベルに、そして補数値信号
，が高レベル状態に維持される。カウンタの起動
は、前述のように、負のリセット信号を低レベルから高
レベルへスイッチしてNANDゲート38のインバータ機能を
回復させることにより、達成される。
第５図のクロック発生回路では、トランジスタ22〜28
のうちのどれかがオフになると、その後続のインバータ
30〜36の入力側が浮動状態のままになる。しかし、MOS
技術ではトランジスタとインバータ間の導線には適切な
クロック周期の間その信号を保持するのに十分な寄生容
量がある。
のうちのどれかがオフになると、その後続のインバータ
30〜36の入力側が浮動状態のままになる。しかし、MOS
技術ではトランジスタとインバータ間の導線には適切な
クロック周期の間その信号を保持するのに十分な寄生容
量がある。
これらのタイミング信号A,B,C,Dは、そのまま、利用
回路である被制御システムへ分配されてもよく、また
は、分配される信号線の数を削減するため、デコーダを
介して被制御システムへ分配されてもよい。タイミング
信号A,B,C,Dに基づいて４相クロック信号PH0,PH1,PH2,P
H3をデコーダにより発生するタイミング図を第６図に図
示する。
回路である被制御システムへ分配されてもよく、また
は、分配される信号線の数を削減するため、デコーダを
介して被制御システムへ分配されてもよい。タイミング
信号A,B,C,Dに基づいて４相クロック信号PH0,PH1,PH2,P
H3をデコーダにより発生するタイミング図を第６図に図
示する。
こうした４相クロック信号は、対応するタイミング信
号の特定の組み合わせを論理入力として受理する利用回
路の１例である論理演算回路（AND,NAND,OR,またはNOR
などのゲート）の出力から得られる。たとえば、これら
の４相クロック信号をANDゲートにより発生する場合に
は、第６図のタイミング波形図から分るように、PH0＝A
ND（A,）、PH1＝AND（B,）、PH2＝AND（,C）、PH
3＝AND（,D）の組み合わせのANDゲートが必要であ
る。これらのANDゲート機能を前記タイミング信号A,B,C
およびＤを用いて実行するためには、前記タイミング信
号の反転信号を発生するためのインバータが各シフト段
の出力側に不可欠になる。
号の特定の組み合わせを論理入力として受理する利用回
路の１例である論理演算回路（AND,NAND,OR,またはNOR
などのゲート）の出力から得られる。たとえば、これら
の４相クロック信号をANDゲートにより発生する場合に
は、第６図のタイミング波形図から分るように、PH0＝A
ND（A,）、PH1＝AND（B,）、PH2＝AND（,C）、PH
3＝AND（,D）の組み合わせのANDゲートが必要であ
る。これらのANDゲート機能を前記タイミング信号A,B,C
およびＤを用いて実行するためには、前記タイミング信
号の反転信号を発生するためのインバータが各シフト段
の出力側に不可欠になる。
周知のように、インバータは、反転を行なう際に必ず
遅延をもたらす。たとえば、AND（A,）ゲートのよう
に、ANDゲートが１つの反転入力Ｃと１つの非反転入力
Ａを必要とする場合、遅延期間中に、信号の誤った組合
せがANDゲートに入力される可能性がある。その結果、A
NDゲートの出力にグリッチが生じることがあり得る。こ
の問題が起こるのは、正および負の位相（たとえばＣお
よび）のタイミング信号が、インバータによる遅延の
ため、十分に同期されない（すなわち、180度の位相差
からずれている）からである。さらに、望ましいタイミ
ング出力信号を得るには、所定の正または負のタイミン
グ信号を論理入力として受理する利用回路の１例である
排他的OR（EXOR）ゲートが必要である。排他的ORゲート
は、さらにグリッチを生じることも知られている。
遅延をもたらす。たとえば、AND（A,）ゲートのよう
に、ANDゲートが１つの反転入力Ｃと１つの非反転入力
Ａを必要とする場合、遅延期間中に、信号の誤った組合
せがANDゲートに入力される可能性がある。その結果、A
NDゲートの出力にグリッチが生じることがあり得る。こ
の問題が起こるのは、正および負の位相（たとえばＣお
よび）のタイミング信号が、インバータによる遅延の
ため、十分に同期されない（すなわち、180度の位相差
からずれている）からである。さらに、望ましいタイミ
ング出力信号を得るには、所定の正または負のタイミン
グ信号を論理入力として受理する利用回路の１例である
排他的OR（EXOR）ゲートが必要である。排他的ORゲート
は、さらにグリッチを生じることも知られている。
C.発明が解決しようとする問題点 本発明の主な目的は、基準クロック発生器信号の周期
の半分の周期でタイミング信号を発生する、二重クロッ
ク周波数のタイミング信号発生器を提供することであ
る。
の半分の周期でタイミング信号を発生する、二重クロッ
ク周波数のタイミング信号発生器を提供することであ
る。
本発明の他の目的は、基準クロック発生器信号の制御
の下に複数の異なる位相のタイミング信号およびそれら
の正確な補数信号を発生する。同期した正負二重タイミ
ング信号の発生器を提供することである。
の下に複数の異なる位相のタイミング信号およびそれら
の正確な補数信号を発生する。同期した正負二重タイミ
ング信号の発生器を提供することである。
D.問題点を解決するための手段 本発明による同期した相補関係タイミング信号発生器
は、各々、トランジスタおよびインバータの直列結合か
ら成るシフト段の複数段を直列結合し、相互に並列走行
動作を遂行する第１および第２のカウンタと、各カウン
タの先頭シフト段のトランジスタへの入力およびカウン
タのリセット状態を制御するための第１および第２のカ
ウンタ制御回路とを具備している。さらに、このタイミ
ング信号発生器は、基準クロック信号の真数値を各カウ
ンタの奇数番目のシフト段のトランジスタの制御電極に
供給すると共にクロック信号の補数値を各カウンタの偶
数番目のシフト段のトランジスタの制御電極に供給する
ように接続されている。
は、各々、トランジスタおよびインバータの直列結合か
ら成るシフト段の複数段を直列結合し、相互に並列走行
動作を遂行する第１および第２のカウンタと、各カウン
タの先頭シフト段のトランジスタへの入力およびカウン
タのリセット状態を制御するための第１および第２のカ
ウンタ制御回路とを具備している。さらに、このタイミ
ング信号発生器は、基準クロック信号の真数値を各カウ
ンタの奇数番目のシフト段のトランジスタの制御電極に
供給すると共にクロック信号の補数値を各カウンタの偶
数番目のシフト段のトランジスタの制御電極に供給する
ように接続されている。
前記第１および第２のカウンタ制御回路は、各カウン
タの最終シフト段からのフィード・バック信号を受理す
る第１の入力およびリセット信号を受理する第２の入力
を有するNANDゲートおよびNORゲートから、各々、構成
されており、これにより、両カウンタの同期的な循環走
行動作を制御すると共に両カウンタを相互に相補関係に
初期化するリセット状態に制御することができる。
タの最終シフト段からのフィード・バック信号を受理す
る第１の入力およびリセット信号を受理する第２の入力
を有するNANDゲートおよびNORゲートから、各々、構成
されており、これにより、両カウンタの同期的な循環走
行動作を制御すると共に両カウンタを相互に相補関係に
初期化するリセット状態に制御することができる。
このような構成のタイミング信号発生器においては、
両カウンタの対応する位置の１対のシフト段の各インバ
ータ出力は、相互に相補関係の同期のタイミング信号で
あるから、各インバータ出力に直結して出力端子を設け
ることにより、利用回路の組み合わせ入力に必要なすべ
ての相補関係タイミング信号が付加的な反転回路を経由
せずに前記インバータ出力端子から直接供給できる。
両カウンタの対応する位置の１対のシフト段の各インバ
ータ出力は、相互に相補関係の同期のタイミング信号で
あるから、各インバータ出力に直結して出力端子を設け
ることにより、利用回路の組み合わせ入力に必要なすべ
ての相補関係タイミング信号が付加的な反転回路を経由
せずに前記インバータ出力端子から直接供給できる。
次に、本発明の実施例を添付図面を参照して説明す
る。
る。
E.実施例 本発明の良好な実施例である完全同期の正負二重タイ
ミング発生器を第１図に示す。この二重タイミング発生
器は、相互に相補関係の極性のタイミング信号を同期し
て発生する並列動作の第１のカウンタ40および第２のカ
ウンタ44から成る。第１カウンタ40は、カウンタ制御回
路38（たとえばNANDゲート）の第２入力へ供給される負
のリセット信号▲▼がリセット・インバータ
42への入力である正のリセット信号RESETにより供給さ
れる点を除けば、第５図に関して説明したクロック発生
器と同一の構成である。第２カウンタ44は、第１カウン
タとは、カウンタ制御回路としてNANDゲート38の代りに
NORゲート46を使用する点およびリセット信号として▲
▼信号の代りにRESET信号使用する点で相違
するだけであるので詳細な説明は省略する。
ミング発生器を第１図に示す。この二重タイミング発生
器は、相互に相補関係の極性のタイミング信号を同期し
て発生する並列動作の第１のカウンタ40および第２のカ
ウンタ44から成る。第１カウンタ40は、カウンタ制御回
路38（たとえばNANDゲート）の第２入力へ供給される負
のリセット信号▲▼がリセット・インバータ
42への入力である正のリセット信号RESETにより供給さ
れる点を除けば、第５図に関して説明したクロック発生
器と同一の構成である。第２カウンタ44は、第１カウン
タとは、カウンタ制御回路としてNANDゲート38の代りに
NORゲート46を使用する点およびリセット信号として▲
▼信号の代りにRESET信号使用する点で相違
するだけであるので詳細な説明は省略する。
RESET信号の低レベルへのスイッチにより、第１カウ
ンタ40におけるNANDゲート38の第２入力には高レベルの
リセット信号が供給されてこのカウンタが起動する。前
述のように、第１カウンタ40は、基準クロック信号CT,C
Cの制御の下に、第１周目ないし奇数周目の走行の間、
タイミング信号A,,Cを順次に各シフト段の出力から
発生し、さらに、第２周目ないし偶数周目の走行の間、
タイミング信号,B,,Dを各シフト段の出力から順次
に発生する。一方、第２カウンタ44は、低レベルのRESE
T信号をNORゲート46の第２入力に印加することにより、
カウンタ動作を開始し、第１周目ないし奇数周目の走行
の間、各シフト段の出力として、タイミング信号,B,
,Dを発生し、第２周目ないし偶数周目の走行の間、タ
イミング信号A,,C,を発生する。
ンタ40におけるNANDゲート38の第２入力には高レベルの
リセット信号が供給されてこのカウンタが起動する。前
述のように、第１カウンタ40は、基準クロック信号CT,C
Cの制御の下に、第１周目ないし奇数周目の走行の間、
タイミング信号A,,Cを順次に各シフト段の出力から
発生し、さらに、第２周目ないし偶数周目の走行の間、
タイミング信号,B,,Dを各シフト段の出力から順次
に発生する。一方、第２カウンタ44は、低レベルのRESE
T信号をNORゲート46の第２入力に印加することにより、
カウンタ動作を開始し、第１周目ないし奇数周目の走行
の間、各シフト段の出力として、タイミング信号,B,
,Dを発生し、第２周目ないし偶数周目の走行の間、タ
イミング信号A,,C,を発生する。
奇数周目のカウンタ走行の間、第１および第２のカウ
ンタ40および44の各シフト段の出力は、各々（A,,C,
）および（,B,,D）で、相互に相補関係（すなわ
ち相互に反対極性）の信号である。同様に、偶数周目カ
ウンタ走行の間、各カウンタの各シフト段の出力は
（,B,,D）および（A,,C,）で、相補関係の信号
である。各カウンタから相補関係の極性の信号を発生で
きるのは、各カウンタ制御回路38、46が各カウンタ40、
44を相互に相補関係の走行動作を開始するように初期化
するためである。さらに、両カウンタは、単一のRESET
信号に同期して各カウンタ動作を開始するので、各カウ
ンタの相補関係の各信号（Ａと,Bと,Cと，と
Ｄ）も同期して発生される（第２図参照）。
ンタ40および44の各シフト段の出力は、各々（A,,C,
）および（,B,,D）で、相互に相補関係（すなわ
ち相互に反対極性）の信号である。同様に、偶数周目カ
ウンタ走行の間、各カウンタの各シフト段の出力は
（,B,,D）および（A,,C,）で、相補関係の信号
である。各カウンタから相補関係の極性の信号を発生で
きるのは、各カウンタ制御回路38、46が各カウンタ40、
44を相互に相補関係の走行動作を開始するように初期化
するためである。さらに、両カウンタは、単一のRESET
信号に同期して各カウンタ動作を開始するので、各カウ
ンタの相補関係の各信号（Ａと,Bと,Cと，と
Ｄ）も同期して発生される（第２図参照）。
第１図のタイミング発生器のタイミング図が、第２図
に示されている。このタイミング図は、第６図のそれに
非常によく似ているが、タイミング信号のすべての真数
値および補数値が含まれている。同じタイミング信号の
真数値と補数値、たとえば、タイミング信号Ａと、の
遷移が、同時に発生する。真数と補数のタイミング信号
のタイミングに差がある場合、その差は、ゲート遅延で
はなくてゲート・スキューに関連づけられる。ゲート・
スキューは、普通ゲート遅延の10分の１である。第３図
に示した利用回路の１例であるデコーダ48によって示さ
れるように、４相クロック信号PH0〜PH3も、第２図の正
および負のタイミング信号自体を直接に受理して発生で
きる。前述のように、４相クロック信号を出力するため
のデコーダ48は、タイミング信号の異なる組み合わせを
受け取る４つのANDゲートから構成されている。しか
し、本発明では、従来技術とは異なって、追加のインバ
ータを使用することなく、ANDゲートで必要なすべての
入力信号が直接に入手できるが、それは、第１図のタイ
ミング発生器からすべてのタイミング信号の真数値と補
数値が入手できるからである。第２図の４相クロック信
号と同様に、完全に同期した真数値および補数値のタイ
ミング信号の他の組み合わせに対しても、同様のクロッ
ク信号が発生できる。さらに、負論理を使用する場合、
ANDゲートではなくてNORゲートを使用するのが容易であ
るが、それは、入力値に対する負論理出力が直接入手で
きるからである。
に示されている。このタイミング図は、第６図のそれに
非常によく似ているが、タイミング信号のすべての真数
値および補数値が含まれている。同じタイミング信号の
真数値と補数値、たとえば、タイミング信号Ａと、の
遷移が、同時に発生する。真数と補数のタイミング信号
のタイミングに差がある場合、その差は、ゲート遅延で
はなくてゲート・スキューに関連づけられる。ゲート・
スキューは、普通ゲート遅延の10分の１である。第３図
に示した利用回路の１例であるデコーダ48によって示さ
れるように、４相クロック信号PH0〜PH3も、第２図の正
および負のタイミング信号自体を直接に受理して発生で
きる。前述のように、４相クロック信号を出力するため
のデコーダ48は、タイミング信号の異なる組み合わせを
受け取る４つのANDゲートから構成されている。しか
し、本発明では、従来技術とは異なって、追加のインバ
ータを使用することなく、ANDゲートで必要なすべての
入力信号が直接に入手できるが、それは、第１図のタイ
ミング発生器からすべてのタイミング信号の真数値と補
数値が入手できるからである。第２図の４相クロック信
号と同様に、完全に同期した真数値および補数値のタイ
ミング信号の他の組み合わせに対しても、同様のクロッ
ク信号が発生できる。さらに、負論理を使用する場合、
ANDゲートではなくてNORゲートを使用するのが容易であ
るが、それは、入力値に対する負論理出力が直接入手で
きるからである。
４相クロック信号の発生に使用される論理組み合わせ
は、論理ゲート49で組み合わされる両方の入力が、真数
クロックCTによって駆動されるゲート電極を備えた２つ
のトランジスタまたは補数クロックCCによって駆動され
るゲートを備えた２つのトランジスタの出力によるもの
となるように選ばれることに注意すべきである。この選
択が重要なのは、同じ極性のクロック信号によって駆動
されるトランジスタはすべて、ゲート・スキューの範囲
内で同時に遷移するからである。しかし、真数または補
数クロック信号CTとCCのいずれもが完全な方形となるよ
うにすること、すなわち、正確に50％デューティ・サイ
クルをもつようにすることが困難なことがある。すなわ
ち、それぞれ真数および補数クロックCTとCCによって制
御される２つのタイミング信号の遷移は、クロック信号
がその２つの状態の一方にある時間の差だけ異なること
がある。したがって、第３図のデコーダ48は、クロック
信号PH1およびPH3からTc/2以外の周期だけ異なる遷移を
有するクロック信号PH0およびPH2を発生する。とはい
え、ANDゲート49への入力は、ゲート・スキューの範囲
内で同期される。ANDゲートは通常、そのようなものと
して製造されてはいないことに再度言及しておく。代わ
りに、NORまたはNANDゲートが使用できる真数および補
数タイミング信号が入手できるためである。
は、論理ゲート49で組み合わされる両方の入力が、真数
クロックCTによって駆動されるゲート電極を備えた２つ
のトランジスタまたは補数クロックCCによって駆動され
るゲートを備えた２つのトランジスタの出力によるもの
となるように選ばれることに注意すべきである。この選
択が重要なのは、同じ極性のクロック信号によって駆動
されるトランジスタはすべて、ゲート・スキューの範囲
内で同時に遷移するからである。しかし、真数または補
数クロック信号CTとCCのいずれもが完全な方形となるよ
うにすること、すなわち、正確に50％デューティ・サイ
クルをもつようにすることが困難なことがある。すなわ
ち、それぞれ真数および補数クロックCTとCCによって制
御される２つのタイミング信号の遷移は、クロック信号
がその２つの状態の一方にある時間の差だけ異なること
がある。したがって、第３図のデコーダ48は、クロック
信号PH1およびPH3からTc/2以外の周期だけ異なる遷移を
有するクロック信号PH0およびPH2を発生する。とはい
え、ANDゲート49への入力は、ゲート・スキューの範囲
内で同期される。ANDゲートは通常、そのようなものと
して製造されてはいないことに再度言及しておく。代わ
りに、NORまたはNANDゲートが使用できる真数および補
数タイミング信号が入手できるためである。
第１図のタイミング発生器のトランジスタ・レベルで
の実施形態は、CMOS技術を用いる２段クロックの例が第
４図に示されている。NANDゲート38は、２つのPMOSトラ
ンジスタ50と52および２つのNMOSトランジスタ54と56に
よって実現されている。NORゲートは、構成が異なるに
もかかわらず、同様に、２つのPMOSトランジスタ58と60
および２つのNMOSトランジスタ54と56によって実現され
る。たとえば、インバータ30は、正電源に接続されたPM
OSトランジスタ65と接地されたNMOSトランジスタ66を直
列に接続したものを備えている。それらの結合点はイン
バータ30の出力端子であり、タイミング信号Ａをもたら
す。トランジスタ65と66のゲート電極は、インバータ30
への入力によって制御される。第１カウンタ40のNMOSト
ランジスタ22と24および第２カウンタ44のそれに対応す
るNMOSトランジスタが、第１図の対応するトランジスタ
と同様に接続されており、同じ機能をもたらす。しか
し、PMOSトランジスタ68と70をNMOSトランジスタ22と24
に並列に設置し、それぞてNMOSトランジスタ22と24を制
御するクロック信号の補数によってそれらのトランジス
タ制御するのが好ましい。こうした並列トランジスタで
は、速度が増大し、クロック信号の両位相が入手でき
る。さらに、並列トランジスタではより良好な電圧振幅
がもたらされる。MOSゲートのしきい電圧は約1 1/2ボル
トである。したがって、Ｎ型ゲートの遷移は、０と3.5
ボルトの間であるが、Ｐ型ゲートの遷移は、1.5と５ボ
ルトの間である。
の実施形態は、CMOS技術を用いる２段クロックの例が第
４図に示されている。NANDゲート38は、２つのPMOSトラ
ンジスタ50と52および２つのNMOSトランジスタ54と56に
よって実現されている。NORゲートは、構成が異なるに
もかかわらず、同様に、２つのPMOSトランジスタ58と60
および２つのNMOSトランジスタ54と56によって実現され
る。たとえば、インバータ30は、正電源に接続されたPM
OSトランジスタ65と接地されたNMOSトランジスタ66を直
列に接続したものを備えている。それらの結合点はイン
バータ30の出力端子であり、タイミング信号Ａをもたら
す。トランジスタ65と66のゲート電極は、インバータ30
への入力によって制御される。第１カウンタ40のNMOSト
ランジスタ22と24および第２カウンタ44のそれに対応す
るNMOSトランジスタが、第１図の対応するトランジスタ
と同様に接続されており、同じ機能をもたらす。しか
し、PMOSトランジスタ68と70をNMOSトランジスタ22と24
に並列に設置し、それぞてNMOSトランジスタ22と24を制
御するクロック信号の補数によってそれらのトランジス
タ制御するのが好ましい。こうした並列トランジスタで
は、速度が増大し、クロック信号の両位相が入手でき
る。さらに、並列トランジスタではより良好な電圧振幅
がもたらされる。MOSゲートのしきい電圧は約1 1/2ボル
トである。したがって、Ｎ型ゲートの遷移は、０と3.5
ボルトの間であるが、Ｐ型ゲートの遷移は、1.5と５ボ
ルトの間である。
インピーダンスは、並列なＮ型とＰ型のゲートの遷移
が０と５ボルトの間となるように設定される。
が０と５ボルトの間となるように設定される。
本発明をタイミング発生器について説明してきたが、
別法として、事象カウンタまたはパルス・プログラム発
生器として使用することができる。
別法として、事象カウンタまたはパルス・プログラム発
生器として使用することができる。
事象カウンタでは、クロック信号が、事象の発生を示す
信号で置き換えられる。パルス・プログラム発生器で
は、デコーダはより複雑な論理を有し、この論理は、た
とえば、相互作用する要素の直接制御のために、タイミ
ング信号または制御信号の並列なシーケンス列を発生す
る。
信号で置き換えられる。パルス・プログラム発生器で
は、デコーダはより複雑な論理を有し、この論理は、た
とえば、相互作用する要素の直接制御のために、タイミ
ング信号または制御信号の並列なシーケンス列を発生す
る。
F.発明の効果 比較的簡単な回路構成により、一定の位相関係を有し、
完全同期の相補関係の複数個のタイミング信号を容易に
発生することが出来る。
完全同期の相補関係の複数個のタイミング信号を容易に
発生することが出来る。
【図面の簡単な説明】 第１図は、本発明の１実施例である同期した正負極性の
タイミング発生器、第２図は、第１図のタイミング発生
器のタイミング図、第３図は、正負二重極性のタイミン
グ信号を受理して４相クロック信号を発生するためのテ
コーダ型の利用回路、第４図は、第１図のタイミング発
生器の詳細回路図、第５図は、本出願人が提案した従来
技術のクロック発生器、第６図は、第５図のクロック発
生器のタイミング図である。 21……インバータ、22、24、26、28……トランジスタ、
30、32、34、36……インバータ、38……NANDゲート、46
……NORゲート。
タイミング発生器、第２図は、第１図のタイミング発生
器のタイミング図、第３図は、正負二重極性のタイミン
グ信号を受理して４相クロック信号を発生するためのテ
コーダ型の利用回路、第４図は、第１図のタイミング発
生器の詳細回路図、第５図は、本出願人が提案した従来
技術のクロック発生器、第６図は、第５図のクロック発
生器のタイミング図である。 21……インバータ、22、24、26、28……トランジスタ、
30、32、34、36……インバータ、38……NANDゲート、46
……NORゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 1/04 ３１１ Ｂ
Claims (1)
- 【請求項１】各々、トランジスタおよびインバータの直
列結合から成るシフト段を複数段直列に結合し、相互に
並列走行動作を遂行する第１および第２のカウンタと、 各カウンタの各シフト段の各インバータ出力に直結さ
れ、両カウンタの対応するシフト段から相補関係のタイ
ミング信号を導出するための複数のタイミング信号出力
端子と、 各カウンタの最終シフト段からのフィード・バック信号
を受理する第１の入力およびリセット信号を受理する第
２の入力を有し、両カウンタの同期的な循環走行動作を
制御すると共に両カウンタを相互に相補関係に初期化す
るリセット状態に制御する第１および第２のカウンタ制
御回路と、 基準クロック信号の真数値を各カウンタの奇数番目の前
記シフト段のトランジスタの制御電極に供給する一方、
前記クロック信号の補数値を前記各カウンタの偶数番目
のシフト段のトランジスタの制御電極に供給するための
回路と、 より成る相補関係タイミング信号発生器であって、 前記第１および第２カウンタ制御回路は、各々、NANDゲ
ートおよびNORゲートから構成され、各ゲートの第２入
力には相補関係のリセット信号が供給されることを特徴
とする同期的相補関係タイミング信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/843,348 US4882505A (en) | 1986-03-24 | 1986-03-24 | Fully synchronous half-frequency clock generator |
| US843348 | 1986-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62231512A JPS62231512A (ja) | 1987-10-12 |
| JPH0834412B2 true JPH0834412B2 (ja) | 1996-03-29 |
Family
ID=25289716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024893A Expired - Lifetime JPH0834412B2 (ja) | 1986-03-24 | 1987-02-06 | 同期的相補関係タイミング信号発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4882505A (ja) |
| EP (1) | EP0238874B1 (ja) |
| JP (1) | JPH0834412B2 (ja) |
| DE (1) | DE3773715D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018111A (en) * | 1988-12-27 | 1991-05-21 | Intel Corporation | Timing circuit for memory employing reset function |
| US4992676A (en) * | 1989-05-01 | 1991-02-12 | Motorola, Inc. | Output buffer having distributed stages to reduce switching noise |
| JPH0313122A (ja) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | 分周回路 |
| US5128554A (en) * | 1991-02-14 | 1992-07-07 | Motorola, Inc. | Opposite phase clock generator circuit |
| US5175753A (en) * | 1991-04-01 | 1992-12-29 | Advanced Micro Devices, Inc. | Counter cell including a latch circuit, control circuit and a pull-up circuit |
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
| DE69226627T2 (de) * | 1992-05-15 | 1998-12-24 | Sgs Thomson Microelectronics | Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen |
| DE69315010T2 (de) * | 1992-08-20 | 1998-04-16 | Koninkl Philips Electronics Nv | Oszillator mit mehrphasigen Ausgängen |
| US5359635A (en) * | 1993-04-19 | 1994-10-25 | Codex, Corp. | Programmable frequency divider in a phase lock loop |
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
| GB9615422D0 (en) * | 1996-07-23 | 1996-09-04 | 3Com Ireland | Digital phase locked loop |
| US5952863A (en) * | 1996-12-09 | 1999-09-14 | Texas Instruments Incorporated | Circuit and method for generating non-overlapping clock signals for an integrated circuit |
| TW483251B (en) * | 2000-11-23 | 2002-04-11 | Macronix Int Co Ltd | Clock generator with stable frequency |
| WO2004036734A2 (en) * | 2002-10-16 | 2004-04-29 | Koninklijke Philips Electronics N.V. | Pulse generator |
| US9520865B2 (en) * | 2014-09-04 | 2016-12-13 | Qualcomm Incorporated | Delay circuits and related systems and methods |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3290606A (en) * | 1963-09-27 | 1966-12-06 | Rca Corp | Electronic circuit producing pulse sequences of different rates |
| DE1293206B (de) * | 1966-03-12 | 1969-04-24 | Vyzk Ustav Matemat Stroju | Schaltungsanordnung zur Erzeugung von Schwingungen |
| US3322974A (en) * | 1966-03-14 | 1967-05-30 | Rca Corp | Flip-flop adaptable for counter comprising inverters and inhibitable gates and in cooperation with overlapping clocks for temporarily maintaining complementary outputs at same digital level |
| GB1305029A (ja) * | 1969-11-13 | 1973-01-31 | ||
| US3745371A (en) * | 1970-08-11 | 1973-07-10 | Tokyo Shibaura Electric Co | Shift register using insulated gate field effect transistors |
| US3657557A (en) * | 1970-10-19 | 1972-04-18 | Gen Instrument Corp | Synchronous binary counter |
| US3720841A (en) * | 1970-12-29 | 1973-03-13 | Tokyo Shibaura Electric Co | Logical circuit arrangement |
| US3704452A (en) * | 1970-12-31 | 1972-11-28 | Ibm | Shift register storage unit |
| GB1381963A (en) * | 1971-05-07 | 1975-01-29 | Tokyo Shibaura Electric Co | Counter using insulated gate field effect transistors |
| US3829713A (en) * | 1973-02-12 | 1974-08-13 | Intersil Inc | Cmos digital division network |
| US3930169A (en) * | 1973-09-27 | 1975-12-30 | Motorola Inc | Cmos odd multiple repetition rate divider circuit |
| US3838293A (en) * | 1973-10-11 | 1974-09-24 | Ncr | Three clock phase, four transistor per stage shift register |
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| JPS5331697B2 (ja) * | 1974-06-08 | 1978-09-04 | ||
| US4002926A (en) * | 1975-10-02 | 1977-01-11 | Hughes Aircraft Company | High speed divide-by-N circuit |
| US4236121A (en) * | 1978-04-05 | 1980-11-25 | Massachusetts Institute Of Technology | Oscillators including charge-flow transistor logic elements |
| US4250406A (en) * | 1978-12-21 | 1981-02-10 | Motorola, Inc. | Single clock CMOS logic circuit with selected threshold voltages |
| JPS5937611B2 (ja) * | 1979-01-17 | 1984-09-11 | 株式会社日本自動車部品総合研究所 | 抵抗容量型発振回路 |
| JPS5974724A (ja) * | 1982-10-21 | 1984-04-27 | Sony Corp | パルス発生回路 |
| JP2985484B2 (ja) * | 1992-03-19 | 1999-11-29 | 株式会社日立製作所 | 半導体装置とその製造方法 |
-
1986
- 1986-03-24 US US06/843,348 patent/US4882505A/en not_active Expired - Fee Related
-
1987
- 1987-02-06 JP JP62024893A patent/JPH0834412B2/ja not_active Expired - Lifetime
- 1987-02-24 DE DE8787102622T patent/DE3773715D1/de not_active Expired - Fee Related
- 1987-02-24 EP EP87102622A patent/EP0238874B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0238874A2 (en) | 1987-09-30 |
| US4882505A (en) | 1989-11-21 |
| EP0238874A3 (en) | 1989-02-01 |
| DE3773715D1 (de) | 1991-11-21 |
| EP0238874B1 (en) | 1991-10-16 |
| JPS62231512A (ja) | 1987-10-12 |
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