KR20090115013A - 병렬-직렬 변환회로 - Google Patents

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KR20090115013A
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Abstract

본 발명은 위상이 서로 다른 클럭신호만을 이용하여 다수의 데이터를 선택, 출력함으로써 고주파 동작시 성능을 향상시킬 수 있는 병렬-직렬 변환회로에 관한 것으로 본 발명에 따른 병렬-직렬 변환회로는 병렬로 입력되는 다수의 데이터를 데이터별로 위상이 서로 다른 다수의 클럭신호를 이용해 입력받는 데이터 입력부; 및 상기 데이터 입력부에서 사용한 다수의 클럭신호와 각각 일정 위상 차이나는 다수의 클럭신호를 이용해 상기 데이터 입력부의 출력신호를 순차적으로 선택해 출력하는 병렬-직렬 변환부를 포함한다.
데이터, 클럭신호, 위상

Description

병렬-직렬 변환회로{PARALLEL-SERIAL CONVERTER}
본 발명은 병렬-직렬 변환회로에 관한 것으로, 보다 상세하게는 위상이 서로 다른 다수의 클럭신호를 이용하여 다수의 데이터를 병렬-직렬 출력하는 병렬-직렬 변환회로에 관한 것이다.
도 1은 종래기술에 따른 4:1 병렬-직렬 변환회로이다.
도면에 도시된 바와 같이, 종래기술에 따른 4:1 병렬-직렬 변환회로는 다수의 데이터(data0, data1, data2, data3)를 클럭신호(clk)보다 주파수가 낮은 위상이 서로 다른 네 개의 클럭신호(iclk, iclkb, qclk, qclkb)의 라이징 에지에 동기시켜 출력하는 플립플롭(101, 103, 105, 109), 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)를 조합하여 만든 선택 클럭신호(clkp0/0b, clkp1/1b, clk2/2b, clk3/3b)의 인에이블 구간에 플립플롭(101, 103, 105, 109)의 출력신호(d0, d1, d2, d3)를 선택하는 패스게이트(109, 111, 113, 115)로 구성되어 있다.
여기서 플립플롭(101, 103, 105, 109)은 패스게이트(109, 111, 113, 115)가 플립플롭(101, 103, 105, 109)의 출력신호(d0, d1, d2, d3)를 선택할 때 마진을 확보하는 역할을 한다.
선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)는 병렬-직렬 변환회로가 병렬로 입력된 다수의 데이터(data0, data1, data2, data3)를 직렬로 출력할 때 패스게이트(109, 111, 113, 115)가 오버랩이 없이 데이터를 선택하여 출력할 수 있도록 만들어진다. 즉, 출력 데이터가 가져야하는 데이터의 폭에 알맞게 조절된 폭의 펄스 형태로 만들어진다.
도 1 에서 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)중에서 두개씩 iclk와 qclkb, qclk와 iclk, iclkb와 qclk, qclkb와 iclkb를 낸드 게이트 및 인버터에 입력하여 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)를 만든다. 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)는 90도의 위상차이를 갖는 클럭신호로서 낸드 게이트에 입력되는 클럭신호는 각각 90도의 위상차이를 갖는 클럭신호이다.
90도의 위상 차이를 가지므로 각각 낸드게이트 및 인버터를 통과한 클럭신호는 하이레벨 구간이 겹치는 부분이 하이레벨을 갖는 펄스 신호 형태를 갖는 선택 클럭신호(clkp0, clkp1, clkp2, clkp3)로 가공된다.
여기서 조합에 사용된 클럭신호(iclk, iclkb, qclk, qclkb)는 데이터(data0, data1, data2, data3)가 출력될 때 오버랩이 없이 출력되도록 조합한 것이며 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)는 하이레벨 구간이 인에이블 구간인 펄스 신호의 형태를 가진다. 상기 도 1에서 사용된 조합의 예로서만 조합할 필요는 없다.
도 2는 상기 도 1의 종래기술에 따른 4:1 병렬-직렬 변환회로의 타이밍 다이어그램이다.
도면에 도시된 바와 같이 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)는 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)를 조합하여 펄스 형태로 만들어진다. 이 때 만들어진 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)는 출력 데이터(a0, b0, c0, d0)의 데이터 폭에 맞추어 출력 데이터(a0, b0, c0, d0)가 오버랩없이 출력될 수 있도록 인에이블 구간이 오버랩되어 있지 않다.
다만, 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)는 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)의 하이레벨 또는 로우레벨 구간의 폭보다 작은 펄스 폭을 갖는다. 즉, 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)의 인에이블 구간을 하이레벨 또는 로우레벨 구간이라고 했을 때 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)의 인에이블 구간의 폭은 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)의 인에이블 구간보다 좁아졌음을 알 수 있다.
이 때 시스템에서 위상이 서로 다른 낮은 주파수의 클럭신호를 사용하는 이유는 고주파 클럭신호가 하이레벨 또는 로우레벨 구간의 폭이 좁아 스윙을 하는데 어려움이 있어 고주파의 클럭신호를 운용하기 어렵기 때문이다. 그런데 종래기술에 의할 때 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)를 다시 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)보다 인에이블 구간이 좁은 펄스 형태의 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)로 가공하여 사용하게 되므로 위상이 서로 다른 낮은 주파수의 클럭신호를 사용하는 것의 장점을 희석시키는 문제가 있다.
또한 위상이 서로 다른 네개의 클럭신호(iclk, iclkb, qclk, qclkb)를 펄스 형태로 가공함으로써 하이레벨 또는 로우레벨 구간의 폭이 줄어들어 선택 클럭신호(clkp0/0b, clkp1/1b, clkp2/2b, clkp3/3b)가 스윙을 하는데 제한이 따르고 듀티비가 어긋날 수 있으며 따라서 패스게이트(109, 111, 113, 115)가 데이터(d0,d1,d2,d3)를 정확하게 선택하지 못하는 문제가 있다.
또한 패스게이트(109, 111, 113, 115)를 사용하여 데이터(d0, d1, d2, d3)를 선택하므로 패스게이트(109, 111, 113, 115)의 정션 커패시턴스에 의해 출력 데이터(a0, b0, c0, d0)의 스윙 폭을 제한하고 지터를 유발하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 위상이 서로 다른 다수의 클럭신호를 상기 위상이 서로 다른 다수의 클럭신호의 하이레벨 또는 로우레벨 구간의 폭보다 작은 폭을 가진 펄스 형태로 가공함이 없이, 상기 위상이 서로 다른 다수의 클럭신호와 일정 위상 차이나는 위상이 서로 다른 다수의 클럭신호를 함께 사용하여 데이터를 선택하여 출력함으로써 상기 위상이 서로 다른 다수의 클럭신호를 사용할 때의 장점을 살려 고주파 동작에서 보다 정확하게 데이터를 선택하여 출력할 수 있는 병렬-직렬 변환회로를 제공하는데 그 목적이 있다.
또한 본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 패스게이트를 사용하지 않음으로써 상기 패스게이트의 정션 커패시턴스에 의한 지터를 감소시킬 수 있는 병렬-직렬 변환회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 병렬로 입력되는 다수의 데이터를 데이터별로 위상이 서로 다른 다수의 클럭신호를 이용해 입력받는 데이터 입력부; 및 상기 데이터 입력부에서 사용한 다수의 클럭신호와 각각 일정 위상 차이나는 다수의 클럭신호를 이용해 상기 데이터 입력부의 출력신호를 순차적으로 선택해 출력하는 병렬-직렬 변환부를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명은, 네 경로를 통해 병렬로 입력되 는 다수의 데이터를 데이터별로 90도 위상 차이나는 네개의 클럭신호의 인에이블 구간에 유효한 데이터로서 각각 입력받는 데이터 입력부; 및 상기 데이터 입력부에서 사용한 네개의 클럭신호와 각각 90도 위상 차이나는 네개의 클럭신호의 인에이블 구간동안 상기 데이터 입력부의 출력신호를 순차적으로 선택해 출력하는병렬-직렬 변환부를 포함한다.
본 발명에 따르면, 위상이 서로 다른 다수의 클럭신호를 상기 위상이 서로 다른 다수의 클럭신호의 하이레벨 또는 로우레벨 구간의 폭보다 작은 폭을 가진 펄스 형태로 가공하지 않고 상기 위상이 서로 다른 다수의 클럭신호만을 이용하여 데이터를 선택하여 출력하므로 상기 위상이 서로 다른 다수의 클럭신호를 사용할 때의 장점을 살려 고주파 동작시 보다 정확하게 데이터를 선택하여 출력할 수 있는 효과가 있다.
또한 패스게이트를 사용하지 않으므로 패스게이트의 정션 커패시턴스에 의한 지터를 줄이는데 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 병렬-직렬 변환회로의 구성도로서 네 경로를 통해 다수의 데이터가 입력되는 4:1 병렬-직렬 변환회로의 일실시예이다.
도면에 도시된 바와 같이 본 발명은, 네 경로를 통해 병렬로 입력되는 다수의 데이터(data0, data1, data2, data3)를 데이터 별로 위상이 서로 다른 네개의 클럭신호(qclkb, iclk, qclk, iclkb)의 인에이블 구간에 유효한 데이터로서 각각 입력받는 데이터 입력부(301); 및 데이터 입력부(301)에서 사용한 네개의 클럭신호(qclkb, iclk, qclk, iclkb)와 각각 90도 위상 차이나는 네개의 클럭신호(iclk, qclk, iclkb, qclkb)의 인에이블 구간동안 데이터 입력부(301)의 출력신호를 순차적으로 선택해 출력하는 병렬-직렬 변환부(303)를 포함한다.
병렬-직렬 변환부(303)는, 병렬-직렬 변환부(303에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb)의 인에이블 구간동안 다수의 데이터(data0, data1, data2, data3)를 유효한 데이터로서 선택한다.
여기서 데이터 입력부(301)에서 사용되는 네개의 클럭신호(qclkb, iclk, qclk, iclkb)는 각각 90도의 위상 차이를 가지며 병렬-직렬 변환부(303)에서 사용되는 네개의 클럭신호(iclk, qclk, iclkb, qclkb) 역시 각각 90도의 위상차이를 가진다. 또한 병렬-직렬 변환부(303)에서 사용되는 네개의 클럭신호(iclk, qclk, iclkb, qclkb)는 데이터 입력부(301)에서 사용되는 클럭신호(qclkb, iclk, qclk, iclkb)와 90도 위상 차이를 가지는데 이는 다음을 의미한다.
예컨대, 제 1 경로로 입력되는 데이터(data0)를 처리하는데 사용되는 데이 터 입력부(301)의 클럭신호(qclkb)와 데이터 입력부(301)의 유효한 데이터(d0/0b)를 처리하는데 사용되는 병렬-직렬 변환부(303)의 클럭신호(iclk)의 위상차이를 의미한다.
상기와 같이 클럭신호를 사용하는 이유는 자세히 후술되겠지만 종래기술의 단점을 보완하여 인에이블 구간이 좁은 펄스 형태의 신호로 가공함이 없이 클럭신호만을 이용하여 병렬로 입력되는 다수의 데이터(data0, data1, data2, data3)를 직렬로 출력하기 위함이다. 즉, 데이터 입력부(301)와 병렬-직렬 변환부(303)는 각각 자신이 사용하는 클럭신호를 이용하여 다수의 데이터(data0, data1, data2, data3)를 유효한 데이터로서 선택, 입력받아 출력 데이터(out)를 출력한다.
데이터 입력부(301)는 다수의 데이터(data0, data1, data2, data3)와 위상이 서로 다른 클럭신호(qclkb, iclk, qclk, iclkb)를 입력받는 낸드게이트(305, 307, 309, 311)와 낸드게이트(305, 307, 309, 311)의 출력신호를 반전시키는 인버터(313, 315, 317, 319)를 포함한다. 상기 구성에 의해 데이터 입력부(301)는 다수의 데이터(data0, data1, data2, data3)를 유효한 데이터(d0/0b, d1/1b, d2/2b, d3/3b)로서 입력받는다. 여기서 인버터(313, 315, 317, 319)를 거치지 않은 신호(d0b, d1b, d2b, d3b)도 출력이 되는데 이는 후술할 병렬-직렬 변환부(303)의 실시예에서 사용되는 것이다.
여기서 유효하다는 의미는 데이터 입력부(301)에 연속적으로 입력되는 다수의 데이터(data0, data1, data2, data3)중에서 위상이 서로 다른 다수의 클럭신호(qclkb, iclk, qclk, iclkb)의 인에이블 구간의 데이터만을 선택한다는 의미이 다.
예컨대, 위상이 서로 다른 다수의 클럭신호의 인에이블 구간에서 입력되는 데이터는 상기 데이터의 논리레벨 또는 반전된 논리레벨로 입력되고 인에이블 구간이 아닌 구간에서 입력되는 데이터는 상기 데이터의 논리레벨에 관계없이 일정한 값이 입력되게 되는 것이다.
위상이 서로 다른 네개의 클럭신호(qclkb, iclk, qclk, iclkb)의 인에이블 구간을 하이레벨 구간이라고 하면 하이레벨 구간에서는 낸드게이트(305, 307, 309, 311)와 인버터(313, 315, 317, 319)에 의해 다수의 데이터(data0, data1, data2, data3)의 논리레벨이 동일한 유효한 데이터(d0, d1, d2, d3)를 출력한다. 그리고 로우레벨 구간에서는 낸드게이트(305, 307, 309, 311)와 인버터(313, 315, 317, 319)에 의해 다수의 데이터(data0, data1, data2, data3)의 논리레벨에 무관하게 로우레벨이 출력된다.
인버터(313, 315, 317, 319)를 거치지 않은 신호도 출력이 되는데 이는 이하 후술할 병렬-직렬 변환부(303)에서 사용하기 위함이며 상기의 경우와 논리레벨만 다를 뿐 역시 유효한 데이터(d0b, d1b, d2b, d3b)이다.
즉, 상기 언급한 것처럼 위상이 서로 다른 네개의 클럭신호(qclkb, iclk, qclk, iclkb)의 인에이블 구간에서 데이터 입력부(301)는 다수의 데이터(data0, data1, data2, data3)를 유효한 데이터(d0/0b, d1/1b, d2/2b, d3/3b)로서 입력받는다.
위상이 서로 다른 다수의 클럭신호(qclkb, iclk, qclk, iclkb)의 인에이블 구간동안 다수의 데이터(data0, data1, data2, data3)를 유효한 데이터(d0/0b, d1/1b, d2/2b, d3/3b)로 입력받는 이유는 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb)와 일정 위상 차이를 이용하여 다수의 데이터(data0, data1, data2, data3)를 선택하고 직렬로 출력하기 위함이다.
병렬-직렬 변환부(303)는 제 1 레벨로 터미네이션되는 A노드; 및 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3)와 병렬-직렬 변환부(303)에서 사용되는 클럭(iclk, qclk, iclkb, qclkb)에 동시에 응답하여 A노드를 각각 제 2 레벨로 구동하는 다수의 제 1 구동부(327 내지 330)를 포함한다. 그리고 A노드의 논리레벨에 응답하여 다수의 데이터(data0, data1, data2, data3)를 직렬로 출력한다.
상기 언급한 바와 같이 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb)는 데이터 입력부(301)에서 사용되는 클럭신호(qclkb, iclk, qclk, iclkb)와 각각 90도의 위상 차이를 갖는다.
제 1 구동부(327 내지 330)는 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3) 중 하나를 입력받는 트랜지스터(T1, T3, T5, T7)와 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb) 중 하나를 입력받는 트랜지스터(T2, T4, T6, T8)가 직렬로 연결되어 있다.
제 1 구동부(327 내지 330)는 데이터 입력부(301)에서 입력받는 유효한 데이터(d0, d1, d2, d3)와 90도 위상 차이를 가지는 클럭신호(iclk, qclk, iclkb, qclkb)를 엔모스 트랜지스터(T1 내지 T8)를 통해 입력받음으로써 다수의 데이터(data0, data1, data2, data3)를 선택한다. 이 때 엔모스 트랜지스터(T1 내지 T8)는 직렬로 연결되어 있어 함께 턴온되어야 출력 데이터(out)를 출력할 수 있다.
따라서 병렬-직렬 변환부(303)의 제 1 구동부(327 내지 330)는 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb)의 인에이블 구간동안 다수의 데이터(data0, data1, data2, data3)를 데이터 입력부(301)가 입력받는 유효한 데이터(d0, d1, d2, d3)와 90도의 위상 차이를 갖는 유효한 데이터로서 선택한다.
여기서 유효하다는 의미는 데이터 입력부(301)에서 설명한 유효하다는 의미와 동일하다.
제 1 구동부(327 내지 330)는 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3)를 입력받고 직접 다수의 데이터(data0, data1, data2, data3)를 입력받는 것은 아니다. 그러나 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3) 역시 다수의 데이터(data0, data1, data2, data3)로부터 출력된 것이고 데이터 입력부(301)의 클럭신호(qclkb, iclk, qclk, iclkb)와 90도의 위상차이를 가지는 클럭신호(iclk, qclk, iclkb, qclkb)가 사용되었으므로 병렬-직렬 변환부(303)가 다수의 데이터(data0, data1, data2, data3)를 유효한 데이터로서 선택한다고 볼 수 있다.
따라서 데이터 입력부(301)에 병렬로 입력되는 다수의 데이터(data0, data1, data2, data3)는 데이터 입력부(301)를 통해 유효한 데이터(d0, d1, d2, d3)로서 입력되고, 병렬-직렬 변환부(303)를 통해 유효한 데이터로서 선택된 구간 동안에만 병렬-직렬 변환회로(303)의 출력 데이터(out)로서 출력된다.
도 5에서 유효한 데이터로서 선택되는 예를 도시하고 있다. data0의 경우를 예로 들면 데이터 입력부(301)에서 클럭(qclkb)에 의해 유효한 데이터(d0)로서 선택되며 병렬-직렬 변환부(303)에서 클럭(iclk)에 의해 유효한 데이터로서 선택된다. 도면에 도시된 바와 같이 유효한 데이터로서 선택된 구간 이외에는 데이터의 논리레벨과 상관없이 로우레벨이며 제 1 구동부(327 내지 330)를 구동하는데 아무런 영향을 미치지 않는다. 여기서 clkp0와 clkp1은 도 6에서 후술한다.
Data0가 하이레벨이라면 제 1 구동부(327 내지 330)의 엔모스 트랜지스터(T1 내지 T8)는 직렬로 연결되어 있으므로 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3)와 병렬-직렬 변환부(303)의 유효한 데이터의 공통 구간에서 제 1 구동부(327 내지 330) 중 하나에서 엔모스 트랜지스터(T1 내지 T8)는 모두 턴온된다.
즉, 데이터 입력부(301)에서 사용되는 클럭신호(qclkb, iclk, qclk, iclkb)와 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb)의 공통된 인에이블 구간에서 다수의 데이터(data0, data1, data2, data3)를 출력 데이터(out)로서 출력한다. 또한 제 1 구동부(327 내지 330)에서 둘 이상이 아닌 하나의 제 1 구동부(327 내지 330)만이 엔모스 트랜지스터(T1 내지 T8)가 함께 턴온되어 다수의 데이터(data0, data1, data2, data3)를 선택함으로써 출력 데이터(out)가 오버랩없이 출력된다.
제 1 구동부(327 내지 330)에서 로우레벨의 출력신호가 없을 때 노드 A는 전원전압(vdd)에 의해 하이레벨로 터미네이션된다. 따라서 다수의 데이터(data0, data1, data2, data3)의 논리레벨이 로우레벨인 경우 제 1 구동부(327 내지 330)는 인에이블되지 않고 노드 A는 하이레벨로 터미네이션되며 인버터(321)에 의해 출력 데이터(out)의 논리레벨은 다수의 데이터(data0, data1, data2, data3)의 논리레벨과 같아진다.
다수의 데이터(data0, data1, data2, data3)의 논리레벨이 하이레벨인 경우 제 1 구동부(327 내지 330) 중에서 하나가 인에이블되고 노드 A는 로우레벨이 된다. 인버터에 의해 출력 데이터(out)의 논리레벨은 다수의 데이터(data0, data1, data2, data3)의 논리레벨과 같아진다.
즉, 인버터(321)는 A 노드의 논리레벨에 응답하여 다수의 데이터(data0, data1, data2, data3)를 직렬로 출력한다. 인버터(321)의 역할은 출력 데이터(out)를 다수의 데이터(data0, data1, data2, data3)의 논리 레벨과 일치시키는 것이다.
종래 기술에 의할 때, 위상이 서로 다른 다수의 클럭신호를 가공한 펄스신호에 의해 다수의 데이터를 선택하고 출력 데이터의 데이터 폭이 결정되고 다수의 데이터를 직렬로 출력하였지만 본 발명은 위상이 서로 다른 다수의 클럭신호를 이용하여 다수의 데이터를 선택하고 출력 데이터의 데이터 폭을 결정하고 다수의 데이터를 직렬로 출력한다.
결국, 본 발명에 의할 때 위상이 서로 다른 다수의 클럭신호를 상기 위상이 서로 다른 다수의 클럭신호의 하이레벨 또는 로우레벨의 구간 폭보다 작은 폭을 가진 펄스 형태의 신호로 가공할 필요없이 상기 위상이 서로 다른 다수의 클럭신호만을 이용하여 종래의 병렬-직렬 변환회로의 기능을 다할 수 있으며 본 발명의 목적 을 달성할 수 있는 것이다.
제 2 신호 선택부(327)는 데이터 입력부(301)의 반전된 유효한 데이터(d0b, d1b, d2b, d3b)를 입력받는다. 그 이유는 다수의 데이터(data0, data1, data2, data3)의 로우레벨 구간에서 모스 트랜지스터단(331내지 334)의 모스 트랜지스터를 턴온시키고 이것이 제 1 신호 출력부(325)의 모스 트랜지스터(337)도 턴온시켜 다수의 데이터(data0, data1, data2, data3)의 로우레벨 구간에 대응되는 출력신호를 발생시키기 위함이다. 제 1 신호 선택부(321)와 마찬가지로 모스 트랜지스터단(331 내지 334)의 모스 트랜지스터가 함께 턴온되었을 때 제 1 신호 출력부(325)의 모스 트랜지스터(337)를 턴온시킨다.
인버터(335)는 제 1 신호 선택부(321)의 출력신호와 제 1 신호 출력부(325)의 출력신호를 반전하여 출력한다. 인버터(335)의 역할은 출력 데이터(out)를 다수의 데이터(data0, data1, data2, data3)의 논리 레벨과 일치시키는 것이다.
도 4는 병렬-직렬 변환부(303)에 대한 다른 실시예이다.
도면에 도시된 바와 같이 병렬-직렬 변환부(303)는 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3)와 병렬-직렬 변환부(303)에서 사용되는 클럭(iclk, qclk, iclkb, qclkb)에 동시에 응답하여 A노드를 각각 제 1 레벨로 구동하는 다수의 제 1 구동부(401 내지 404); 데이터 입력부(301)의 반전된 유효한 데이터(d0b, d1b, d2b, d3b)와 병렬-직렬 변환부(303)에서 사용되는 클럭(iclk, qclk, iclkb, qclkb)에 동시에 응답하여 B노드를 각각 제 2 레벨로 구동하는 다수의 제 2 구동부(405 내지 408); A, B노드의 논리레벨에 응답하여 A, B노드를 서로 다른 논리레 벨로 구동하는 제 3 구동부(409)를 포함한다.
상기 도 3에서의 병렬-직렬 변환부(303)와는 구성상의 차이가 있는데 제 2 구동부(405 내지 408)가 추가 구성되어 있다. 이는 상기 도 3에서처럼 노드 A를 하이레벨로 터미네이션 시키지 않고 다수의 데이터(data0, data1, data2, data3)의 논리레벨이 로우레벨인 경우 직접 다수의 데이터(data0, data1, data2, data3)를 선택하여 출력하기 위함이다. 따라서 데이터 입력부(301)의 반전된 유효한 데이터(d0b, d1b, d2b, d3b)를 입력받으며 도 4의 일실시예에서 사용하기 위하여 상기 도 3에서 반전된 유효한 데이터(d0b, d1b, d2b, d3b)를 발생시킨 것이다.
제 1 구동부(401 내지 404)는 상기 도 3의 제 1 구동부(327 내지 330)와 같이 데이터 입력부(301)의 유효한 데이터(d0, d1, d2, d3) 중 하나를 입력받는 트랜지스터(T9, T11, T13, T15)와 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb) 중 하나를 입력받는 트랜지스터(T10, T12, T14, T16)가 직렬로 연결되어 있다. 상기 제 2 구동부(405 내지 408)는 데이터 입력부(301)의 반전되 유효한 데이터(d0b, d1b, d2b, d3b) 중 하나를 입력받는 트랜지스터(T17, T19, T21, T23)와 병렬-직렬 변환부(303)에서 사용되는 클럭신호(iclk, qclk, iclkb, qclkb) 중 하나를 입력받는 트랜지스터(T18, T20, T22, T24)가 직렬로 연결되어 있다
상기 도 3의 병렬-직렬 변환부(303)와 차이점을 중심으로 설명하면, 다수의 데이터가 하이레벨인 경우 노드 A는 로우레벨이 되고 다수의 데이터가 로우레벨인 경우 노드 B가 로우레벨이 된다. 노드 A가 로우레벨인 경우 인버터(411)를 거쳐 출 력 데이터(out)는 하이레벨이 되며 노드 B가 로우레벨인 경우 제 3 구동부(409)의 피모스 트랜지스터(T25)를 턴온시킨다. 따라서 피모스 트랜지스터(T25)는 전원전압(vdd)를 패스시켜 출력 데이터(out)는 인버터(411)에 의해 로우레벨이 된다. 즉, 제 3 구동부(409)는 노드 B의 로우레벨에 응답하여 노드 A를 하이레벨로 구동한다.
여기서 인버터(411)의 역할은 상기 도 3에서와 같이 출력 데이터(out)를 다수의 데이터(data0, data1, data2, data3)의 논리 레벨과 일치시키는 것이다.
도 6은 상기 도 4의 병렬-직렬 변환부(303)에 지연부(302)가 추가된 도면이다.
지연부(302)는 도 4의 병렬-직렬 변환부(303)에서 사용되는 네개의 클럭신호(iclk, qclk, iclkb, qclkb)와 전원전압(VDD)을 입력받아 도 4의 병렬-직렬 변환부(303)에서 사용되는 네개의 클럭신호(iclk, qclk, iclkb, qclkb)를 각각 일정량 지연시키는 낸드게이트와 인버터를 포한한다. 지연부(302)는 데이터 입력부(301)에서 사용되는 클럭(qclkb, iclk, qclk, iclkb)과 병렬-직렬 변환부(303)에서 사용되는 클럭(iclk, qclk, iclkb, qclkb)간에 마진을 확보한다.
상기 도 5를 참조하여 설명하면 data0을 선택하는 경우에 있어서, 데이터 입력부(301)에서 클럭(qclkb)에 의해 유효한 데이터(d0)로서 선택되며 병렬-직렬 변환부(303)에서 클럭(iclk)에 의해 유효한 데이터로서 선택된다. Data1을 선택하는 경우에 있어서, 데이터 입력부(301)에서 클럭(iclk)에 의해 유효한 데이터(d1)로서 선택되며 병렬-직렬 변환부(303)에서 클럭(qclk)에 의해 유효한 데이터로서 선택된다.
이 때 도 4의 병렬-직렬 변환부(303)에서 사용되는 네개의 클럭신호(iclk, qclk, iclkb, qclkb)를 각각 일정량 지연시킨 클럭신호(clkp0, clkp1, clkp2, clkp3)를 병렬-직렬 변환부(303)에서 사용한다. 즉, iclk는 clkp0 에 대응하며 qclk는 clkp1, ilkcb는 clkp2, qclkb는 clkp3에 대응한다. 그러면 각각 상기 일정량 지연된 클럭신호(clkp0, clkp1, clkp2, clkp3)에 의해 유효한 데이터로서 선택된 데이터간에 상기 일정량에 대응하는 소정의 구간(lth), 예컨대 데이터 입력부(301)의 qclkb의 폴링 에지에서 병렬-직렬 변환부(303)의 clkp1의 라이징 에지 사이의 구간(lth)이 발생한다.
소정의 구간(lth)은 병렬-직렬 변환부(303)의 트랜지스터가 모두 턴오프되는 상태의 구간으로서 병렬-직렬 변환부(303)는 이전 데이터를 출력 데이터(out_c)로서 출력한다. 즉, 상기의 경우 data0를 출력 데이터(out_c)로서 출력한다.
결국, 지연부(302)는 다수의 데이터(data0, data1, data2, data3)가 출력 데이터(out_c)로서 출력될 때 데이터 간 마진을 확보하여, 다수의 데이터(data0, data1, data2, data3)가 오버랩되어 출력 데이터(out_c)로서 충돌하는 것을 방지함으로써 본 발명의 성능을 더욱 향상시킬 수 있다. 여기서 상기 일정량은 다수의 데이터(data0, data1, data2, data3)가 오버랩되어 출력 데이터(out_c)로서 충돌하는 것을 방지할 수 있을 정도면 충분하다.
도 7은 본 발명의 전체 동작을 도시한 타이밍 다이어그램이다.
데이터 입력부(301)에서 제 2 데이터(data1)를 처리하는데 사용하는 클럭신호는 iclk이며 병렬-직렬 변환부(303)에서 제 2 유효한 데이터(d1)를 처리하는데 사용하는 클럭신호는 위상이 90도 뒤지는 qclk이다. 데이터 입력부(301)에서 제 3 데이터(data2)를 처리하는데 사용하는 클럭신호는 qclk이며 병렬-직렬 변환부(303)에서 제 3 유효한 데이터(d2)를 처리하는데 사용하는 클럭신호는 위상이 90도 뒤지는 iclkb이다. 나머지 두 데이터 (data0, data3)역시 상기와 같이 나머지 클럭신호를 사용한다.
제 2 데이터(data1)를 예로 들어 상기 도 3의 일실시예의 동작을 타이밍상으로 설명하기로 한다.
상세 실시예에서 데이터 입력부(301)에서 사용되는 위상이 서로 다른 네개의 클럭신호(qclkb, iclk, qclk, iclkb)의 인에이블 구간을 하이레벨 구간으로 선택하였기 때문에 데이터 입력부(301)에서 iclk 클럭신호의 하이레벨 구간에 제 2 데이터(data1)로부터 제 2 유효한 데이터(d1)를 입력받는다.
병렬-직렬 변환부(303)에서 사용되는 위상이 서로 다른 네개의 클럭신호(iclk, qclk, iclkb, qclkb) 역시 인에이블 구간을 모스 트랜지스터단(327 내지 334)의 엔모스 트랜지스터를 사용하여 하이레벨 구간으로 선택하였기 때문에 제 2 유효한 데이터(d1)의 구간중에 qclk의 하이레벨 구간만큼 출력 데이터(b0)로서 출력되게 된다.
도 8은 본 발명의 일실시예에 따른 클럭신호를 도시한 도면이다.
6:1 병렬-직렬 변환회로에서는 위상이 서로 다른 클럭신호(clk0 내지 clk5)가 어떻게 데이터를 선택, 출력하는지 도시하고 있다. 상기 도 3의 실시예에서는 네 경로를 통해서 병렬로 다수의 데이터(data0, data1, data2, data3)를 입력받으 므로 데이터 입력부(301)에서 90도의 위상차이가 나는 클럭신호(qclkb, iclk, qclk, iclkb)를 이용하고 병렬-직렬 변환부(303)에서 데이터 입력부(301)에서 사용된 클럭신호(qclkb, iclk, qclk, iclkb)와 각각 90도의 위상차이가 나는 클럭신호(iclk, qclk, iclkb, qclkb)를 이용하였다.
그러나 본 발명은 다수의 경로를 통해서 병렬로 다수의 데이터를 입력받는 경우에도 적용이 가능하다. 예컨대, 여섯 경로를 통해서 병렬로 다수의 데이터(data0 내지 data5)를 입력받는 경우에는 도 8에 도시된 것처럼 60도의 위상차이가 나는 클럭신호(clk0 내지 clk5)를 이용할 수 있다.
위상이 서로 다른 여섯개의 클럭신호(clk0 내지 clk5)는 각각 60도의 위상차이를 가지고 있다. 하이레벨 구간을 인에이블 구간으로 설정하고 병렬-직렬 변환부(303)에서 사용할 클럭신호(clk0 내지 clk5)를 데이터 입력부에서 사용되는 클럭신호(clk0 내지 clk5)와 일정 위상 차이가 120도를 가지는 클럭신호(clk0 내지 clk5)와 대응시키면 데이터를 선택하여 출력할 수 있다.
즉, clk0신호는 clk2신호와, clk1신호는 clk3신호와, clk2신호는 clk4신호와, clk3신호는 clk5신호와 clk4신호는 clk0신호와, clk5신호는 clk1신호와 대응시키면 6:1 병렬-직렬 변환회로에서 위상이 서로 다른 클럭신호(clk0 내지 clk5)만을 이용하여 출력 데이터(a0, b0, c0, d0, e0, f0)를 선택, 출력할 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래기술에 따른 병렬-직렬 변환회로 구성도,
도 2는 종래기술에 따른 타이밍도,
도 3은 본 발명의 일실시예에 따른 병렬-직렬 변환회로 구성도,
도 4는 본 발명의 일실시예에 따른 병렬-직렬 변환부의 구성도,
도 5는 유효한 데이터를 선택하는 도면,
도 6은 도 4의 병렬-직렬 변환회로에 지연부가 추가된 도면
도 7은 본 발명의 전체 동작을 도시한 타이밍도,
도 8은 본 발명의 일실시예에 따른 클럭신호를 도시한 도면이다.

Claims (14)

  1. 병렬로 입력되는 다수의 데이터를 데이터별로 위상이 서로 다른 다수의 클럭신호를 이용해 입력받는 데이터 입력부; 및
    상기 데이터 입력부에서 사용한 다수의 클럭신호와 각각 일정 위상 차이나는 다수의 클럭신호를 이용해 상기 데이터 입력부의 출력신호를 순차적으로 선택해 출력하는 병렬-직렬 변환부
    를 포함하는 병렬-직렬 변환회로.
  2. 제 1항에 있어서,
    상기 데이터 입력부는
    상기 데이터 입력부에 사용되는 상기 클럭신호의 인에이블 구간 동안 상기 다수의 데이터를 유효한 데이터로서 입력받는
    병렬-직렬 변환회로.
  3. 제 2항에 있어서,
    상기 병렬-직렬 변환부는
    상기 병렬-직렬 변환부에서 사용되는 상기 클럭신호의 인에이블 구간동안 상기 다수의 데이터를 유효한 데이터로서 선택하는
    병렬-직렬 변환회로.
  4. 제 3항에 있어서,
    상기 데이터 입력부에 병렬로 입력되는 다수의 데이터는,
    상기 데이터 입력부를 통해 유효한 데이터로서 입력되고, 상기 병렬-직렬 변환부를 통해 유효한 데이터로서 선택된 구간 동안에만 상기 병렬-직렬 변환회로의 유효한 출력 데이터로서 출력되는
    병렬-직렬 변환회로.
  5. 제 1항에 있어서,
    상기 일정 위상은,
    상기 병렬-직렬 변환회로의 출력 데이터가 오버랩되지 않는 데이터 폭을 갖도록 조절된
    병렬-직렬 변환회로.
  6. 제 1항에 있어서,
    상기 병렬-직렬 변환회로는,
    상기 병렬-직렬 변환부에서 사용되는 상기 클럭신호를 일정량 지연시키는 지연부
    를 더 포함하며
    상기 지연부의 출력신호를 이용하여, 출력되는 상기 다수의 데이터간 마진을 확보하는
    병렬-직렬 변환회로.
  7. 제 1항에 있어서,
    상기 병렬-직렬 변환부는,
    제 1 레벨로 터미네이션되는 A노드; 및
    상기 입력받은 상기 다수의 데이터와 상기 병렬-직렬 변환부에서 사용되는 클럭에 동시에 응답하여 상기 A노드를 각각 제 2 레벨로 구동하는 다수의 제 1 구동부
    를 포함하며
    상기 A노드의 논리레벨에 응답하여 상기 다수의 데이터를 직렬로 출력하는
    병렬-직렬 변환회로.
  8. 제 7항에 있어서,
    상기 제 1 구동부는,
    상기 입력받은 상기 다수의 데이터 중 하나를 입력받는 트랜지스터와 상기 트랜지스터와 직렬로 연결되며 병렬-직렬 변환부에서 사용되는 클럭 중 하나를 입력받는 트랜지스터
    를 포함하는 병렬-직렬 변환회로.
  9. 제 1항에 있어서,
    상기 병렬-직렬 변환부는,
    상기 입력받은 상기 다수의 데이터와 상기 병렬-직렬 변환부에서 사용되는 클럭에 동시에 응답하여 각각 상기 A노드를 제 1 레벨로 구동하는 다수의 제 1 구동부;
    상기 입력받은 상기 다수의 데이터를 반전시킨 신호와 상기 병렬-직렬 변환부에서 사용되는 클럭에 동시에 응답하여 각각 상기 B노드를 제 2 레벨로 구동하는 다수의 제 2 구동부; 및
    상기 A, B노드의 논리레벨에 응답하여 상기 A, B노드를 서로 다른 논리레벨로 구동하는 제 3 구동부
    를 포함하는 병렬-직렬 변환회로.
  10. 제 9항에 있어서,
    상기 제 1 구동부는,
    상기 입력받은 상기 다수의 데이터 중 하나를 입력받는 트랜지스터와 상기 트랜지스터와 직렬로 연결되어 있으며 상기 병렬-직렬 변환부에서 사용되는 클럭 중 하나를 입력받는 트랜지스터
    를 포함하며
    상기 제 2 구동부는,
    상기 입력받은 상기 다수의 데이터를 반전시킨 신호 중 하나를 입력받는 트랜지스터와 상기 트랜지스터와 직렬로 연결되어 있으며 상기 병렬-직렬 변환부에서 사용되는 클럭 중 하나를 입력받는 트랜지스터
    를 포함하는 병렬-직렬 변환회로.
  11. 네 경로를 통해 병렬로 입력되는 다수의 데이터를 데이터별로 90도 위상 차이나는 네개의 클럭신호의 인에이블 구간에 유효한 데이터로서 각각 입력받는 데이터 입력부; 및
    상기 데이터 입력부에서 사용한 네개의 클럭신호와 각각 90도 위상 차이나는 네개의 클럭신호의 인에이블 구간동안 상기 데이터 입력부의 출력신호를 순차적으로 선택해 출력하는 병렬-직렬 변환부
    를 포함하는 병렬-직렬 변환회로.
  12. 제 11항에 있어서,
    상기 병렬-직렬 변환부는,
    상기 병렬-직렬 변환부에서 사용되는 상기 클럭신호의 인에이블 구간동안 상기 다수의 데이터를 유효한 데이터로서 선택하는
    병렬-직렬 변환회로.
  13. 제 12항에 있어서,
    상기 데이터 입력부에 병렬로 입력되는 다수의 데이터는,
    상기 데이터 입력부를 통해 유효한 데이터로서 입력되고, 상기 병렬-직렬 변환부를 통해 유효한 데이터로서 선택된 구간 동안에만 상기 병렬-직렬 변환회로의 유효한 출력 데이터로서 출력되는
    병렬-직렬 변환회로.
  14. 제 11항에 있어서,
    상기 병렬-직렬 변환회로는,
    상기 병렬-직렬 변환부에서 사용되는 상기 클럭신호를 일정량 지연시키는 지연부
    를 더 포함하며
    상기 지연부의 출력신호를 이용하여, 출력되는 상기 다수의 데이터간 마진을 확보하는
    병렬-직렬 변환회로.
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